JPH0289339A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH0289339A
JPH0289339A JP24136088A JP24136088A JPH0289339A JP H0289339 A JPH0289339 A JP H0289339A JP 24136088 A JP24136088 A JP 24136088A JP 24136088 A JP24136088 A JP 24136088A JP H0289339 A JPH0289339 A JP H0289339A
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JP
Japan
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block
wiring
blocks
integrated circuit
semiconductor integrated
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Application number
JP24136088A
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English (en)
Inventor
Katsuichi Kuramitsu
倉満　勝一
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路装置において、コンピュータ
による自動配置配線を行ったチップ面積を最小化するの
に関するものである。
従来の技術 アナログ回路における半導体集積回路装置は、各種ブロ
ックを１チツプ化することにより、集積度が高まり、基
板構造は、第３図のようになっている。
第３図は、従来の半導体集積回路装置の基板構造を示す
ものである。第３図において、２，８゜２２．２３．２
４，２５，２６，２７．２８．２９は列方向配線領域、
９，１０．１１，１２．１３゜１４．１５．１６，１７
．１８，１９．２０はブロック、２１はブロック間配線
である。
発明が解決しようとする課題 従来の基板構造においては、ブロック間配線のために、
ブロック間に配線領域を設けることによって列方向のブ
ロック間配線をしていた。また、行方向の配線のために
も配線領域を設けていた。上記したように行９列両方向
に配線領域を設けることにより、容易に配線することが
できた。
また、ゲートアレイ構造においては、第３図のように列
方向の配線領域を設けていないが、配線がブロック内を
通過する場合、配線の下にある素子は利用不可となって
いる。従って、実質的には、配線領域を設けているのと
同じ構造になる。　しかしながら、上記従来の構成では
、配線領域にムダな領域ができ、チップ面積が大きくな
るという問題点を有していた。
課題を解決するための手段 この問題を解決するために、本発明は、ブロック行とい
う概念を導入して、列方向の配線領域をチップの両端の
２つにすることにより、行方向のブロックの集まりであ
るブロック行を生成し、列方向配線領域９行方向配線領
域、ブロック行の構成として、コンピュータによる自動
配置配線を行えるようにしたものである。
作用 この構成によって、列方向の配線領域が減り、配線領域
でまかなえない配線は、各ブロック内の素子の間を捜し
て配線している。この方法は、アナログ回路においては
ブロック間配線がディジタルの大規模集積回路装置に比
して極端に少ないため、実用化することができ有効であ
る。また本発明を用いることにより、コンピュータを用
いて行なうアナログ回路の自動化を容易に行なうことが
できるようになる。
実施例 第１図は本発明の一実施例における半導体集積回路装置
の基板構造であり、第２図は本発明の一実施例を示すブ
ロックのパターン図であり、第３図と同一のものには、
同一番号を付してする。
まず第１図で、ブロック９．ブロック１０．ブロック１
１は、ブロック行を形成しており、この９．１０．１１
のブロック間には、配線領域を含まない。ブロック１２
．ブロック１３．ブロック１４、ブロック１５．ブロッ
ク１６．ブロック１７゜ブロック１８．ブロック１９．
ブロック２０も同様である。このブロック行を形成する
ことにより、列方向には配線領域２および同８が２つだ
けになり、配線領域が減少し、チップ面積が最小になる
。また、ブロック間配線は、列方向配線領域２、同８で
まかなえない配線で、各ブロック間の素子の間を使って
配線されている。行方向配線領域３，４．５．６．７は
従来通りである。また、第２図では、３０，３１．３２
．３３はブロック内部の障害物（２層配線）である。ブ
ロック間配線は、この障害物をさけて、配線径路を捜し
出している。
発明の効果 以上のように本発明によれば、列方向の配線領域が２つ
に限定され、コンピュータによるアナログ回路の自動化
でのチップ面積は最小になる。
【図面の簡単な説明】
第１図は本発明の一実施例の基板構造図、第２図は本発
明の一実施例を示すブロックのパターン図、第３図は従
来例の基板構造図である。 ｌ・・・・・・半導体集積回路基板、２，８．２２．２
３゜２４．２５．２６．２７，２８．２９・・・・・・
列方向配線領域、３，４．５．６．７・・・・・・行方
向配線領域、９．１０，１１，１２．１３．１４．１５
゜１６．１７．１８，１９．２０・・・・・・ブロック
、２１・・・・・・ブロック間配線、３０，３１．３２
．３３・・・・・・ブロック内部障害物（２層配線）。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図 ２、８−７１１方向の配線傾埴

Claims (1)

    【特許請求の範囲】
  1. 回路配置をブロック化し、それら各種ブロックからなる
    ブロック行と行、列両方向からなる配線領域とを持ち、
    かつ列方向の配線領域は、チップの両端の２つしか持た
    ず、同列方向配線領域の下には前記回路の素子を持たな
    い半導体集積回路装置。
JP24136088A 1988-09-27 1988-09-27 半導体集積回路装置 Pending JPH0289339A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0485853A (ja) * 1990-07-26 1992-03-18 Matsushita Electron Corp 半導体集積回路装置

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JPS58194355A (ja) * 1982-05-07 1983-11-12 Hitachi Ltd 半導体集積回路装置
JPS60189240A (ja) * 1984-03-08 1985-09-26 Toshiba Corp 半導体集積回路装置
JPS6354744A (ja) * 1986-08-25 1988-03-09 Mitsubishi Electric Corp 論理回路装置の自動配置配線方法

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