JPS6354744A - 論理回路装置の自動配置配線方法 - Google Patents
論理回路装置の自動配置配線方法Info
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- JPS6354744A JPS6354744A JP61199732A JP19973286A JPS6354744A JP S6354744 A JPS6354744 A JP S6354744A JP 61199732 A JP61199732 A JP 61199732A JP 19973286 A JP19973286 A JP 19973286A JP S6354744 A JPS6354744 A JP S6354744A
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 230000008685 targeting Effects 0.000 abstract 2
- 238000003491 array Methods 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は論理回路装置の自動配置配線方法に関するも
のである。
のである。
以下、従来の論理回路装置の自動配置配線方法に関し、
半導体集積回路装置の例について第２図詔よび第３図に
より説明する。
半導体集積回路装置の例について第２図詔よび第３図に
より説明する。
第３図は一般に、ポリセル方式とよばれるチップ構造の
例である。図において、（９）はある論理回路機能を持
ち、レイアウト設計の基本単位となシレイアウト基本セ
ルと呼ぶ、これが横に並べられた幾つかの基本セル列段
が配線領域（１０ｂ）をはさんでおかれている。（１１
）は入出力バッファセルであり、（１０ａ）はチップ両
側の配線領域（以下チャネルと称する）である。
例である。図において、（９）はある論理回路機能を持
ち、レイアウト設計の基本単位となシレイアウト基本セ
ルと呼ぶ、これが横に並べられた幾つかの基本セル列段
が配線領域（１０ｂ）をはさんでおかれている。（１１
）は入出力バッファセルであり、（１０ａ）はチップ両
側の配線領域（以下チャネルと称する）である。
次に第２図に基ずいて従来の配置配線方法を説明する。
まず、レイアウト基本単位間の接続情報、ならびにレイ
アウト基本単位の境界条件（大きさ、ピンの位置等）な
どの情報から、（３）では各レイアウト基本単位の位置
を設定し、（６）では各エレメシト間を結ぶ配線（第４
図のαつ）を行う。尚、配線領域（１０ｂ） （１０ａ
）の大きさの制限がないため、前記の配線の際に配線領
域（１０ｂ） （１０ａ）は配線に必要なだけの幅まで
広げる。
アウト基本単位の境界条件（大きさ、ピンの位置等）な
どの情報から、（３）では各レイアウト基本単位の位置
を設定し、（６）では各エレメシト間を結ぶ配線（第４
図のαつ）を行う。尚、配線領域（１０ｂ） （１０ａ
）の大きさの制限がないため、前記の配線の際に配線領
域（１０ｂ） （１０ａ）は配線に必要なだけの幅まで
広げる。
従来の半導体装置の配線領域設計手法は以上のように行
われるので配線を実施する際、必要に応じて配線を広げ
るのでチップサイズが大きくなるという問題点があった
。
われるので配線を実施する際、必要に応じて配線を広げ
るのでチップサイズが大きくなるという問題点があった
。
この発明の目的は上記のような問題点を解決するために
なされたもので、高密度の配線で効率よく設計すること
のできる論理装置の自動配置配線方法を示すものである
。
なされたもので、高密度の配線で効率よく設計すること
のできる論理装置の自動配置配線方法を示すものである
。
この発明に係る論理装置の自動配線方法はあらかじめ概
略の必要面積を設定し、それを目標に自動配置配線する
ものである。
略の必要面積を設定し、それを目標に自動配置配線する
ものである。
〔作用〕
この発明による論理装置の自動配置配線方法はあらかじ
め面積を決めそれを目標にその後、レイアウト基本単位
を配置し、レイアウト基本単位間を結ぶための配線を行
うようにし配線チャネルが目標をクリアするようくする
ことにより論理装置の高集積、高性能化が達成できる。
め面積を決めそれを目標にその後、レイアウト基本単位
を配置し、レイアウト基本単位間を結ぶための配線を行
うようにし配線チャネルが目標をクリアするようくする
ことにより論理装置の高集積、高性能化が達成できる。
第１図は、この発明の一実施例を示すフロー図であり図
に示すように、＋１１は予め作成されたレイアウト基本
単位境界条件等の接続情報のデータ、（２１は１１＋を
基にして必要面積の予測を行い、次に、（３）ではレイ
アウト基本素子の配置される位置を決定し、次に（４）
ではそれぞれのレイアウト基本素子を結ぶ配線が実施さ
れ、（５）は（４）の配線の結果、余分な隙間が生じた
場合にこれを取り除くという後処理を行うものである。
に示すように、＋１１は予め作成されたレイアウト基本
単位境界条件等の接続情報のデータ、（２１は１１＋を
基にして必要面積の予測を行い、次に、（３）ではレイ
アウト基本素子の配置される位置を決定し、次に（４）
ではそれぞれのレイアウト基本素子を結ぶ配線が実施さ
れ、（５）は（４）の配線の結果、余分な隙間が生じた
場合にこれを取り除くという後処理を行うものである。
但し、（４）の配線において、従来技術と違い、許され
る配線用の領域は決められているので、それを満足する
まで何回か配線を試行することが特徴である。一般にこ
の試行は従来方法でもやられるが、目標が設定されてい
るか否かの違いがある。
る配線用の領域は決められているので、それを満足する
まで何回か配線を試行することが特徴である。一般にこ
の試行は従来方法でもやられるが、目標が設定されてい
るか否かの違いがある。
第５図は本発明の実施例において、ポイントとなる面積
構造を予測する方法の一例を示すフロー図である。
構造を予測する方法の一例を示すフロー図である。
仮に、論理装置がポリセル方式の半導体集積回路を例に
とり、チップ構造が第４図に示すようになっているとす
る。第４図において、Ｃ１３はレイアウト基本単位を横
一列に並べることのできるセル列領域、（９）はこのセ
ル列領域に置かれたレイアウト基本単位である。σ荀は
レイアウト基本単位１９＋の信号ピンである。Ｕωは各
レイアウト基本単位間を結ぶ配線である。
とり、チップ構造が第４図に示すようになっているとす
る。第４図において、Ｃ１３はレイアウト基本単位を横
一列に並べることのできるセル列領域、（９）はこのセ
ル列領域に置かれたレイアウト基本単位である。σ荀は
レイアウト基本単位１９＋の信号ピンである。Ｕωは各
レイアウト基本単位間を結ぶ配線である。
一般に配線は横方向と縦方向で異なる配線層を用い、横
方向と縦方向の配線間は、一般に層間絶縁膜で絶縁され
必要に応じて穴を開穴し、横方向と縦方向の配線を結線
している。この図かられかるように横方向の結線はセル
列間に配線チャネルを必要とし、縦方向はレイアウト基
本単位上を横切る事も可能な場合がある。
方向と縦方向の配線間は、一般に層間絶縁膜で絶縁され
必要に応じて穴を開穴し、横方向と縦方向の配線を結線
している。この図かられかるように横方向の結線はセル
列間に配線チャネルを必要とし、縦方向はレイアウト基
本単位上を横切る事も可能な場合がある。
従って、チップ面積は、横方向と縦方向の配線に必要な
面積とセル列領域の面積でもとまり、特に横方向の配線
用に何本の配線用格子を設ければよいかを求めることに
帰着する。
面積とセル列領域の面積でもとまり、特に横方向の配線
用に何本の配線用格子を設ければよいかを求めることに
帰着する。
第５図ではこのことを説明している。
まず、予め与えられたレイアウト基本単位の境界情報と
接続情報から、レイアウト基本単位の合計面積、レイア
ウト基本単位の合計面積、レイアウト基本単位の個数、
信号数等を抽出する。これより縦横合計の必要格子数が
算出可能である（ｌη。
接続情報から、レイアウト基本単位の合計面積、レイア
ウト基本単位の合計面積、レイアウト基本単位の個数、
信号数等を抽出する。これより縦横合計の必要格子数が
算出可能である（ｌη。
次に、必要な全セル列の合計数を求めこれよりどれくら
いの長さのセル列を何段配置するかが決まるαε。これ
により縦方向の配線格子数も自動的に決められる。
いの長さのセル列を何段配置するかが決まるαε。これ
により縦方向の配線格子数も自動的に決められる。
従って、次に合計の必要格子数から縦配線用格子数を引
いたものが横配線用格子数として求まるα＆。
いたものが横配線用格子数として求まるα＆。
これでセル列段の面積、配線段の面積が求まるのでチッ
プサイズが算出される。
プサイズが算出される。
また、これまでの実施例ではポリセル方式の半導体集積
回路の例について述べてきたが、これはＴＴＬをレイア
ウト基本単位とした。プリント基盤の自動配置配線方法
でもよい、ポイントは、予め概略の面積を予測し、それ
を目標に自動配置配線を実施することにより、自動配置
配線において面積改善のための試行に際し目標を明確に
することにある。
回路の例について述べてきたが、これはＴＴＬをレイア
ウト基本単位とした。プリント基盤の自動配置配線方法
でもよい、ポイントは、予め概略の面積を予測し、それ
を目標に自動配置配線を実施することにより、自動配置
配線において面積改善のための試行に際し目標を明確に
することにある。
以上のように、この発明は予め目標とする面積を設定す
るようにしたので自動配置配線の際の面積改善の目標が
明確になり、論理回路装置の集積度、性能を向上するこ
とが可能となるという効果を有する。
るようにしたので自動配置配線の際の面積改善の目標が
明確になり、論理回路装置の集積度、性能を向上するこ
とが可能となるという効果を有する。
第１図は本発明の一実施例を示すフロー図、第２図は従
来の方法を示すフロー図、第３図は従来の方法における
チップ構成図、第４図はこの発明におけるチップ構成図
、第５図は本発明におけるチップ構造予測方法のフロー
図である。 図において、（９）はエレン〉ト、（１０ａ）は縦方向
の配線領域、（１０ｋ））は横方向の配線領域、αυは
入出力バッファ、ＱＥはセル列、（１４）はピン、（１
目は配線である。 なお、図中同一符号は同一または相当部分を示す。 第１１！！ 第２図 第３図 ヲ：エレメνＦ ｌｏＱ 縦方向の配線領域 ｔｏｂ ： 横力向Ω面乙ｆ泉ぐしく １１：入出力バッファ 第４図 １３：ｔｆル列 １４−じン １５：配線
来の方法を示すフロー図、第３図は従来の方法における
チップ構成図、第４図はこの発明におけるチップ構成図
、第５図は本発明におけるチップ構造予測方法のフロー
図である。 図において、（９）はエレン〉ト、（１０ａ）は縦方向
の配線領域、（１０ｋ））は横方向の配線領域、αυは
入出力バッファ、ＱＥはセル列、（１４）はピン、（１
目は配線である。 なお、図中同一符号は同一または相当部分を示す。 第１１！！ 第２図 第３図 ヲ：エレメνＦ ｌｏＱ 縦方向の配線領域 ｔｏｂ ： 横力向Ω面乙ｆ泉ぐしく １１：入出力バッファ 第４図 １３：ｔｆル列 １４−じン １５：配線
Claims (2)
- （１）複数のレイアウト基本セルが横一列に並べられる
セル列を複数段設けて、これらのレイアウト基本セル間
を相互に接続し所望の論理回路の配置配線を自動的に達
成する方法において、あらかじめ必要な面積ならびにセ
ル列段数を概略予測し、その結果を目標に自動配置配線
を実施し、そののち不要な領域を削除し、面積を縮小す
ることを特徴とする自動配置配線方法。 - （２）必要な面積を予測する方法として、信号配線数、
レイアウト基本セル数、レイアウト基本の合計面積を用
いて算出することを特徴とする特許請求範囲第１項記載
の自動配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199732A JPS6354744A (ja) | 1986-08-25 | 1986-08-25 | 論理回路装置の自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61199732A JPS6354744A (ja) | 1986-08-25 | 1986-08-25 | 論理回路装置の自動配置配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354744A true JPS6354744A (ja) | 1988-03-09 |
Family
ID=16412700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61199732A Pending JPS6354744A (ja) | 1986-08-25 | 1986-08-25 | 論理回路装置の自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289339A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JP2005251836A (ja) * | 2004-03-02 | 2005-09-15 | Toshiba Corp | スタンダードセルを含む半導体集積回路、スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体 |
-
1986
- 1986-08-25 JP JP61199732A patent/JPS6354744A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289339A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JP2005251836A (ja) * | 2004-03-02 | 2005-09-15 | Toshiba Corp | スタンダードセルを含む半導体集積回路、スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体 |
| JP4533645B2 (ja) * | 2004-03-02 | 2010-09-01 | 株式会社東芝 | スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体 |
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