JPH0669339A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ３層以上の金属配線層を備える論理集積回路
装置等における非隣接配線層間結合を効率的に実現す
る。これにより、論理集積回路装置等の配線経路を簡素
化し、配線レイアウトに必要な処理ステップ数を削減し
て、その配線効率を高める。 【構成】 電子計算機によるＤＡ技術を用いてその配置
設計が自動的に行われる３層以上の金属配線層を備える
論理集積回路装置等のセルライブラリに、第１層の金属
配線層Ｍ１と第４層の金属配線層Ｍ４とを結合するため
のスルーホールセルＴＨＣ１〜ＴＨＣ３のように、非隣
接配線層のすべての組み合わせに対応して設けられかつ
それぞれのパターンがプロセスルールを満たす範囲で最
適化された複数の非隣接配線層間結合用スルーホールセ
ルを用意し、電子計算機による自動配線設計に供する。
これにより、非隣接配線層間の結合を、スルーホールセ
ルの選択のみにより容易に実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、３層以上の金属配線層を備える論理集積回路装置
等に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】複数層の金属配線層を備えるマイクロコ
ンピュータ等の論理集積回路装置がある。これらの論理
集積回路装置では、配線等のマスクパターンを作製する
ための配置設計に際して、電子計算機によるＤＡ（Ｄｅ
ｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）技術を用いた自動配
線設計が行われる。このとき、各金属配線層は最小配線
ピッチを単位とする配線格子によって表され、与えられ
た論理条件と予め設定された配線アルゴリズムとに従っ
た所定の配置設計が施される。

【０００３】配線格子による配線アルゴリズムについ
て、例えば、１９８６年、ノース・ホーランド（Ｎｏｒ
ｔｈ・Ｈｏｌｌａｎｄ）社発行の『レイアウト デザイ
ン アンド ベリフィケイション（Ｌａｙｏｕｔ Ｄｅ
ｓｉｇｎ ａｎｄ Ｖｅｒｉｆｉｃａｔｉｏｎ）』第１
０３頁〜第１１０頁に記載されている。

【０００４】

【発明が解決しようとする課題】配線格子による従来の
配線アルゴリズムにおいて、異なる金属配線層間の結合
は、予めセルライブラリに用意された隣接層間結合用ス
ルーホールセルを介して行われる。したがって、例えば
隣接しない第１層の金属配線層Ｍ１と第４層の金属配線
層Ｍ４との結合が必要となった場合には、隣接層間結合
用スルーホールセルを用いてまず隣接する第１層の金属
配線層Ｍ１と第２層の金属配線層Ｍ２との結合を行った
後、やはり隣接する第２層の金属配線層Ｍ２と第３層の
金属配線層Ｍ３との結合を行い、最後に隣接する第３層
の金属配線層Ｍ３と第４層の金属配線層Ｍ４との結合を
行うことによって実現される。

【０００５】周知のように、２点間を結合するための配
線経路には無数の組み合わせが存在し、すでにレイアウ
トが決定された他の信号配線やその配線距離等を考慮し
て言わば機械的な配線経路の選択が行われる。このた
め、周囲の状況によっては、例えば図５に示されるよう
に、単に第１層の金属配線層Ｍ１からなる出力端子ＯＴ
１〜ＯＴ３と第４層の金属配線層Ｍ４とを結合するだけ
であるにもかかわらず、複雑な配線経路を選択せざるを
得なくなる場合が生じ、配線距離が長くなるとともに、
これらの配線経路の選択に多数の処理ステップが必要と
なり、これによって論理集積回路装置の配線効率が低下
するという問題が生じる。

【０００６】この発明の目的は、３層以上の金属配線層
を備える論理集積回路装置等における非隣接配線層間結
合を効率的に実現することにある。この発明の他の目的
は、論理集積回路装置等の配線経路を簡素化し、配線レ
イアウトに必要な処理ステップ数を削減して、その配線
効率を高めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、電子計算機によるＤＡ技術を
用いてその配置設計が自動的に行われる３層以上の配線
層を備える論理集積回路装置等のセルライブラリに、非
隣接配線層のすべての組み合わせに対応して設けられか
つそれぞれのパターンがプロセスルールを満たす範囲で
最適化された複数の非隣接層間結合用スルーホールセル
を用意し、配線の自動配線設計に供する。

【０００９】

【作用】上記手段によれば、非隣接配線層間の結合をス
ルーホールセルの選択のみで容易に実現できるととも
に、非隣接配線層間結合を含む信号配線の配線経路を簡
素化し、その配線距離を短縮することができる。この結
果、３層以上の配線層を備える論理集積回路装置等の配
線レイアウトに必要な処理ステップ数を削減し、論理集
積回路装置等の配線効率を高めることができる。

【００１０】

【実施例】図１には、この発明が適用された論理集積回
路装置の一実施例の部分的な配線配置図が示されてい
る。また、図２には、図１の論理集積回路装置のＥＸ１
部の一実施例の拡大配置図が示され、図３には、図２の
論理集積回路装置のＥＸ１部に含まれるスルーホールセ
ルＴＨＣ１の一実施例の斜視図が示されている。さら
に、図４には、図１の論理集積回路装置のＥＸ２部の一
実施例の拡大配置図が示されている。これらの図をもと
に、この実施例の論理集積回路装置の配線レイアウトの
概要ならびにその特徴について説明する。なお、図１の
回路素子及び信号配線等は、特に制限されないが、図示
されない他の回路素子及び信号配線等とともに、単結晶
シリコンのような１個の半導体基板上に形成される。ま
た、以下の説明では、図１ないし図４の位置関係をもっ
て半導体基板面ならびに各論理セル及び配線等の上下左
右が表される。さらに、図１では、煩雑を避けるため、
論理セル列ＣＧ１〜ＣＧ４を構成する論理セルの番号が
飛び飛びに示されているが、各論理セルには論理セル列
ごとに左から順次番号が付与されている。

【００１１】図１において、この実施例の論理集積回路
装置は、特に制限されないが、それぞれ所定数の論理セ
ルＣ１１〜Ｃ１５，Ｃ２１〜Ｃ２５，Ｃ３１〜Ｃ３６あ
るいはＣ４１〜Ｃ４５からなる４個の論理セル列ＣＧ１
〜ＣＧ４を備える。これらの論理セル列は、同図の水平
方向に配置される電源電圧供給配線ＳＶＣ１及び接地電
位供給配線ＳＶＳ１と垂直方向に配置される電源電圧供
給配線ＳＶＣ２及び接地電位供給配線ＳＶＳ２とにより
その周囲を囲まれる形で、一つの論理セル列群を構成す
る。論理集積回路装置は、この論理セル列群とともに図
示されない同様な多数の論理セル列群を備え、これらの
論理セル列群を構成する多数の論理セルが所定の組み合
わせで論理結合されることによって、マイクロコンピュ
ータ等のような所定の論理演算装置を構成する。以下、
論理セル列ＣＧ１〜ＣＧ４からなる論理セル列群を例
に、論理集積回路装置の説明を進める。

【００１２】この実施例において、論理セル列ＣＧ１〜
ＣＧ４を構成する論理セルＣ１１〜Ｃ１５ないしＣ４１
〜Ｃ４５のそれぞれは、Ｐチャンネル及びＮチャンネル
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）が組み合わされて
なるいわゆるＣＭＯＳ（相補型ＭＯＳ）論理ゲートから
なり、その上部及び下部には、各論理セルのＰチャンネ
ル及びＮチャンネルＭＯＳＦＥＴのゲートが共通結合さ
れてなる入力端子がそれぞれ配置され、その中央部に
は、各論理セルのＰチャンネル及びＮチャンネルＭＯＳ
ＦＥＴのドレインが共通結合されてなる出力端子がそれ
ぞれ配置される。論理集積回路装置の半導体基板面にお
いて、論理セル列ＣＧ１〜ＣＧ４等が形成される領域
は、いわゆる素子領域とされ、各論理セル列間に意図的
に設けられる空間は、論理セル間の結合配線を配置する
ためのいわゆる配線領域として使用される。

【００１３】一方、この実施例の論理集積回路装置は、
電子計算機によるＤＡ技術を用いてその配置設計が自動
的に行われる５層の金属配線層Ｍ１〜Ｍ５を備える。こ
のうち、最下層の金属配線層Ｍ１は、各論理セルを構成
するＰチャンネル及びＮチャンネルＭＯＳＦＥＴ等のい
わゆる素子間結合に供され、その入力端子となるゲート
間の共通結合配線や出力端子となるドレイン間の共通結
合配線等として用いられる。また、第２層の金属配線層
Ｍ２及び第３層の金属配線層Ｍ３は、図１の信号配線Ｓ
１，Ｓ２，Ｓ４，Ｓ７ならびにＳ１０に代表されるよう
に、比較的短い距離にわたって配置されるいわゆるロー
カル配線として使用され、論理セル列群内あるいは論理
セル列内の論理セルの結合等に供される。さらに、第４
層の金属配線層Ｍ４と第５層の金属配線層Ｍ５は、図１
の信号配線Ｓ６，Ｓ８ならびにＳ９に代表されるよう
に、第２層の金属配線層Ｍ２及び第３層の金属配線層Ｍ
３と同様に論理セル列群内あるいは論理セル列内の論理
セルの結合に供されるとともに、図１の信号配線Ｓ３，
Ｓ５ならびにＳ１１に代表されるように、比較的長い距
離にわたって配置されるいわゆるグローバル配線として
使用され、異なる論理セル列群に含まれる論理セル間の
結合等に供される。

【００１４】ここで、ローカル配線として使用される金
属配線層Ｍ２及びＭ３の高さを含む配線幅は、各金属配
線層の１チャンネル分とされ、その配線抵抗は比較的大
きくなるものの高密度配置が可能となる。また、グロー
バル配線として使用される金属配線層Ｍ４及びＭ５の配
線幅は、各金属配線層の２チャンネル分とされ、配線密
度は低くなるもののその配線抵抗が低減される。このよ
うに、複数の金属配線層の用途をローカル配線として使
用されるものとグローバル配線として使用されるものと
に分離指定することで、論理集積回路装置の高速化・高
性能化を図りつつ、その高信頼化及び高集積化を推進で
きるものとなる。

【００１５】なお、各素子領域において素子間結合配線
に供される第１層の金属配線層Ｍ１は、各配線領域にお
いて論理セル間の結合配線としても使用される。第１層
の金属配線層Ｍ１が素子領域における素子間結合に供さ
れるとき、その配置設計は人手によって行われ、素子及
び配線レイアウトの最適化が図られる。また、第１層の
金属配線層Ｍ１が配線領域における論理セル間結合に供
されるとき、その配置設計は、第２層ないし第５層の金
属配線層とともに、電子計算機によるＤＡ技術を用いて
自動的に行われる。このとき、奇数層の金属配線層Ｍ１
及びＭ３ならびにＭ５は、図１の水平方向にその配線格
子が想定され、偶数層の金属配線層Ｍ２及びＭ４は、図
２の垂直方向にその配線格子が想定される。

【００１６】第１層の金属配線層Ｍ１は、さらに、各論
理セル列を構成する複数の論理セルに対して電源電圧及
び接地電位をそれぞれ供給するための前記電源電圧供給
配線ＳＶＣ１及び接地電位供給配線ＳＶＳ１としても使
用される。また、第２層の金属配線層Ｍ２は、これらの
電源電圧供給配線ＳＶＣ１及び接地電位供給配線ＳＶＳ
１を共通結合するための電源電圧供給配線ＳＶＣ２及び
接地電位供給配線ＳＶＳ２としても使用され、第３層の
金属配線層Ｍ３は、電源電圧供給配線ＳＶＣ２及び接地
電位供給配線ＳＶＳ２を共通結合するためのいわゆる電
源バスとしても使用される。これらの電源電圧供給配線
及び接地電位供給配線に関する配置設計は、特に制限さ
れないが、その電流供給能力や電流配分等を考慮しなが
ら人手によって行われる。また、隣接層となる電源電圧
供給配線ＳＶＣ１とＳＶＣ２，ＳＶＣ２とＳＶＣ３なら
びに接地電位供給配線ＳＶＳ１とＳＶＳ２，ＳＶＳ２と
ＳＶＳ３は、それぞれ対応するスルーホールを介して結
合される。

【００１７】ここで、図１のＥＸ１部及びＥＸ２部に着
目して、この実施例の論理集積回路装置における非隣接
配線層間の結合方法とその特徴について説明する。

【００１８】まず、図１のＥＸ１部において、論理セル
Ｃ３３ないしＣ３５の出力端子は、前述のように、第１
層の金属配線層Ｍ１を用いて形成され、これらの出力端
子と対応する信号配線Ｓ８及びＳ６ならびにＳ９との結
合には、第１層の金属配線層Ｍ１と非隣接配線層である
第４層の金属配線層Ｍ４との結合が必要となる。しかる
に、この実施例の論理集積回路装置では、ＤＡ技術によ
る配線配置設計のためのセルライブラリの一部として、
図２のスルーホールセルＴＨＣ１〜ＴＨＣ３に代表され
るような非隣接配線層間のスルーホールセルが用意され
る。

【００１９】すなわち、スルーホールセルＴＨＣ１は、
図３からも明らかなように、スルーホールＴＨ１２ａを
介して論理セルＣ３４の出力端子ＯＴ１に結合される第
２層の金属配線層Ｍ２ａと、この金属配線層Ｍ２ａにス
ルーホールＴＨ２３ａを介して結合される第３層の金属
配線層Ｍ３ａと、この金属配線層Ｍ３ａを信号配線Ｓ６
となる第４層の金属配線層Ｍ４ａに結合するためのスル
ーホールＴＨ３４ａとを含む。同様に、スルーホールセ
ルＴＨＣ２は、スルーホールＴＨ１２ｂを介して論理セ
ルＣ３３の出力端子ＯＴ２に結合される第２層の金属配
線層Ｍ２ｂと、この金属配線層Ｍ２ｂにスルーホールＴ
Ｈ２３ｂを介して結合される第３層の金属配線層Ｍ３ｂ
と、この金属配線層Ｍ３ｂを信号配線Ｓ８となる第４層
の金属配線層Ｍ４ｂに結合するためのスルーホールＴＨ
３４ｂとを含む。また、スルーホールセルＴＨＣ３は、
スルーホールＴＨ１２ｃを介して論理セルＣ３５の出力
端子ＯＴ３に結合される第２層の金属配線層Ｍ２ｃと、
この金属配線層Ｍ２ｃにスルーホールＴＨ２３ｃを介し
て結合される第３層の金属配線層Ｍ３ｃと、この金属配
線層Ｍ３ｃを信号配線Ｓ９となる第４層の金属配線層Ｍ
４ｃに結合するためのスルーホールＴＨ３４ｃとを含
む。

【００２０】この実施例において、スルーホールセルＴ
ＨＣ１〜ＴＨＣ３を構成する金属配線層及びスルーホー
ルは、論理集積回路装置の製造に供される配線形成技術
のプロセスルールを満たす範囲で、最も小さくかつ効率
良く形成される。また、これらのスルーホールセルは、
図２に示されるもの以外に、非隣接配線層のすべての組
み合わせつまりは第１層の金属配線層と第３層及び第４
層ならびに第５層の金属配線層との間、第２層の金属配
線層と第４層及び第５層の金属配線層との間、第３層の
金属配線層と第５層の金属配線層との間の結合につい
て、しかも結合される二つの配線層の延長方向のすべて
の組み合わせについてそれぞれ用意され、ＤＡ技術を用
いた自動配線設計を行う電子計算機によって択一的に選
択される。言い換えるならば、この実施例の論理集積回
路装置における非隣接配線層間結合は、セルライブラリ
に登録された複数のスルーホールセルの中から結合すべ
き二つの配線層の層数と延長方向に応じたスルーホール
セルを択一的に選択することで容易に実現されるものと
なり、これによって得られる結合配線は、最小の所要レ
イアウト面積と配線距離とを持つものとなる。これらの
結果、非隣接配線層間結合を含む信号配線の配線経路を
簡素化できるとともに、３層以上の配線層を備える論理
集積回路装置の配線レイアウトに必要な処理ステップ数
を削減し、論理集積回路装置の配線効率を高めることが
できるものである。

【００２１】次に、図１の論理集積回路装置のＥＸ２部
において、論理セルＣ４２の出力端子が結合される信号
配線Ｓ１１は、前述のように、第４層の金属配線層Ｍ４
と第５層の金属配線層Ｍ５とからなりかつ２チャンネル
分の配線幅を有するグローバル配線であって、図示され
ない異なる論理セル列群に含まれる他の論理セルの入力
端子に結合される。また、論理セルＣ４２の出力端子と
信号配線Ｓ１１を構成する第４層の金属配線層Ｍ４は、
配線経路としての抵抗値を充分に小さくするため、少な
くとも２個のスルーホールを介して結合する必要があ
る。しかるに、この実施例の論理集積回路装置では、Ｄ
Ａ技術による配線配置設計のためのセルライブラリの一
部として、図４のスルーホールセルＴＨＣ４に代表され
るようなグローバル配線用の非隣接配線層間スルーホー
ルセルが用意される。

【００２２】すなわち、スルーホールセルＴＨＣ４は、
４個のスルーホールＴＨ１２ｄ〜ＴＨ１２ｇを介して論
理セルＣ４２の出力端子ＯＴ４ｄ〜ＯＴ４ｇに結合され
る第２層の金属配線層Ｍ２ｄと、この金属配線層Ｍ２ｄ
に２個のスルーホールＴＨ２３ｄ及びＴＨ２３ｅを介し
て結合される第３層の金属配線層Ｍ３ｄと、この金属配
線層Ｍ３ｄを信号配線Ｓ１１となる第４層の金属配線層
Ｍ４ｄに結合するための２個のスルーホールＴＨ３４ｄ
及びＴＨ３４ｅとを含む。

【００２３】この実施例において、スルーホールセルＴ
ＨＣ４を構成する金属配線層及びスルーホールは、論理
集積回路装置の製造に供される配線形成技術のプロセス
ルールを満たす範囲で、最も小さくかつ効率良く形成さ
れる。また、これらのスルーホールセルは、図４に示さ
れるもの以外に、非隣接配線層のすべての組み合わせに
ついて、しかも結合される二つの配線層の延長方向のす
べての組み合わせについてそれぞれ用意され、ＤＡ技術
を用いた自動配線設計を行う電子計算機によって択一的
に選択される。言い換えるならば、この実施例の論理集
積回路装置における非隣接配線層間結合は、セルライブ
ラリに登録された複数のスルーホールセルの中から結合
すべき二つの配線層の層数と延長方向に応じたものを択
一的に選択することで容易に実現されるものとなる。

【００２４】この発明に先立って本願発明者等が開発し
た論理集積回路装置において、大きな配線幅を持つ信号
配線の結合は、図６に例示されるように、２チャンネル
幅を持つ第２層の金属配線層Ｍ２ｄ及び第３層の金属配
線層Ｍ３ｄと、隣接する２層の金属配線層間をそれぞれ
結合するための４個のスルーホールＴＨ１２ｄ〜ＴＨ１
２ｇ，ＴＨ２３ｄ〜ＴＨ２３ｇならびにＴＨ３４ｄ〜Ｔ
Ｈ３４ｇとを介して行われる。上記のように、自動配線
設計のためのセルライブラリの一部として、グローバル
配線用のスルーホールセルＴＨＣ４等を用意すること
で、配線経路の抵抗値を所定値内に抑えつつ、比較的大
きな配線幅を有する非隣接配線層間の結合を容易に実現
することができる。この結果、非隣接配線層間結合を含
む信号配線の配線経路をさらに簡素化し、３層以上の配
線層を備える論理集積回路装置の配線効率をさらに高め
ることができるものとなる。

【００２５】以上の本実施例に示されるように、この発
明を３層以上の金属配線層を備える論理集積回路装置等
の半導体装置に適用することで、次のような作用効果を
得ることができる。すなわち、 （１）電子計算機によるＤＡ技術を用いてその配置設計
が自動的に行われる３層以上の配線層を備える論理集積
回路装置等のセルライブラリに、非隣接配線層のすべて
の組み合わせに対応して設けられかつそれぞれのパター
ンがプロセスルールを満たす範囲で最適化された複数の
非隣接層間結合用スルーホールセルを用意し、配線の自
動配線設計に供することで、非隣接配線層間の結合をス
ルーホールセルの選択のみで容易に実現できるという効
果が得られる。

【００２６】（２）上記（１）項により、非隣接配線層
間結合を含む信号配線の配線経路を簡素化し、その配線
距離を短縮できるという効果が得られる。 （３）上記（１）項及び（２）項により、３層以上の配
線層を備える論理集積回路装置等の配線レイアウトに必
要な処理ステップ数を削減し、論理集積回路装置等の配
線効率を高めることができるという効果が得られる。 （４）複数層の配線層を備える論理集積回路装置等おい
て、最上層を含む上層の配線層を比較的長い距離にわた
って配置される幅広のグローバル配線として使用し、最
下層を含む下層の配線層を比較的短い距離にわたって配
置されるローカル配線として使用することで、論理集積
回路装置の高速化及び高性能化を図りつつその高信頼化
及び高集積化を推進できるという効果が得られる。

【００２７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理集積回路装置に用意される金属
配線層の数は、３層以上であることつまりは非隣接配線
層が存在することを条件に、任意に設定できる。また、
信号配線に供される配線層は、金属配線層であることを
必須条件とせず、例えば同等の分布抵抗を有する他の配
線材料からなるものであってもよい。スルーホールセル
は、非隣接配線層の一部の組み合わせに対応してのみ設
けてもよいし、グローバル配線及びローカル配線として
使用される配線層の組み合わせも任意に設定できる。Ｄ
Ａ技術による自動配線設計は、電子計算機に代えて専用
の自動配線設計装置を用いてもよい。さらに、充分な配
線スペースが得られる場合には、特別に配線領域を設け
る必要はないし、半導体基板面における素子及び配線等
の具体的なレイアウトならびに配線格子の構成方法等
は、種々の実施形態を採りうる。

【００２８】図２ないし図４において、スルーホールセ
ルＴＨＣ１〜ＴＨＣ４の具体的な構成は、これらの実施
例による制約を受けない。

【００２９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ論理ゲートを基本構成とする論理集積回路装置に適
用した場合について説明したが、それに限定されるもの
ではなく、例えば、バイポーラ論理ゲートやバイポーラ
・ＣＭＯＳ論理ゲートを基本構成とする同様な論理集積
回路装置やゲートアレイ集積回路装置等にも適用でき
る。この発明は、少なくともその配置設計の一部又は全
部がＤＡ技術を用いて自動的に行われる３層以上の配線
層を備える半導体装置に広く適用できる。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電子計算機によるＤＡ技術
を用いてその配置設計が自動的に行われる３層以上の配
線層を備える論理集積回路装置等のセルライブラリに、
非隣接配線層のすべての組み合わせに対応して設けられ
かつそれぞれのパターンがプロセスルールを満たす範囲
で最適化された複数の非隣接層間結合用スルーホールセ
ルを用意し、論理集積回路装置等の配線の自動配線設計
に供することで、非隣接配線層間の結合をスルーホール
セルの選択のみで容易に実現できるとともに、非隣接配
線層間結合を含む信号配線の配線経路を簡素化し、その
配線距離を短縮することができる。この結果、３層以上
の配線層を備える論理集積回路装置等の配線レイアウト
に必要な処理ステップ数を削減し、論理集積回路装置等
の配線効率を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された論理集積回路装置の一実
施例を示す部分的な配線配置図である。

【図２】図１の論理集積回路装置のＥＸ１部の一実施例
を示す拡大配置図である。

【図３】図２の論理集積回路装置のＥＸ１部に含まれる
スルーホールセルの一実施例を示す斜視図である。

【図４】図１の論理集積回路装置のＥＸ２部の一実施例
を示す拡大配置図である。

【図５】この発明に先立って本願発明者等が開発した論
理集積回路装置のＥＸ１部の一例を示す拡大配置図であ
る。

【図６】この発明に先立って本願発明者等が開発した論
理集積回路装置のＥＸ２部の一例を示す拡大配置図であ
る。

【符号の説明】

Ｍ１〜Ｍ５，Ｍ２ａ〜Ｍ２ｄ，Ｍ３ａ〜Ｍ３ｄ，Ｍ４ａ
〜Ｍ４ｄ，・・・金属配線層、ＣＧ１〜ＣＧ４・・・論
理セル列、Ｃ１１〜Ｃ１５，Ｃ２１〜Ｃ２５，Ｃ３１〜
Ｃ３６，Ｃ４１〜Ｃ４５・・・・論理セル、Ｓ１〜Ｓ１
１・・・信号配線、ＳＶＣ１〜ＳＶＣ３・・・電源電圧
供給配線、ＳＶＳ１〜ＳＶＳ３・・・接地電位供給配
線。ＴＨＣ１〜ＴＨＣ４・・・スルーホールセル、ＴＨ
１２ａ〜ＴＨ１２ｇ，ＴＨ２３ａ〜ＴＨ２３ｇ，ＴＨ３
４ａ〜ＴＨ３４ｇ・・・スルーホール、ＯＴ１〜ＯＴ
３，ＯＴ４ｄ〜ＯＴ４ｇ・・・出力端子。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＤＡ技術を用いてその配置設計の一部又
   は全部が自動的に行われる３層以上の配線層を備え、か
   つ上記配置設計に際して非隣接配線層間の結合に供され
   るスルーホールセルを備えることを特徴とする半導体装
   置。
2. 【請求項２】 上記スルーホールセルは、非隣接配線層
   のすべての組み合わせについてそれぞれ用意されること
   を特徴とする請求項１の半導体装置。
3. 【請求項３】 複数の配線層を備え、かつ上記複数の配
   線層のうち所定の配線層が比較的長い距離にわたって配
   置されるグローバル配線として使用され、他の所定の配
   線層が比較的短い距離にわたって配置されるローカル配
   線として使用されることを特徴とする半導体装置。
4. 【請求項４】 上記グローバル配線として使用される配
   線層は、最上層の配線層を含む上層の配線層であり、上
   記ローカル配線として使用される配線層は、最下層の配
   線層を含む下層の配線層であって、上記グローバル配線
   として使用される配線層は、上記ローカル配線として使
   用される配線層に比較して広い配線幅を有するものであ
   ることを特徴とする請求項３の半導体装置。