JPS60123042A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60123042A JPS60123042A JP58231881A JP23188183A JPS60123042A JP S60123042 A JPS60123042 A JP S60123042A JP 58231881 A JP58231881 A JP 58231881A JP 23188183 A JP23188183 A JP 23188183A JP S60123042 A JPS60123042 A JP S60123042A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マスタースライス方式の半導体集積回路に係
シ、特にＣＭＯ８構造の基本セル配列を用いてダートア
レイを構′成する半導体集積回路に関する。
シ、特にＣＭＯ８構造の基本セル配列を用いてダートア
レイを構′成する半導体集積回路に関する。
近年の半導体集積回路（ＬＳＩ）技術の進歩は目覚しく
、メモリやマイコンに代表される論理用ＬＳＩは急激な
大規模化をとげている。この結果、各種電子機器システ
ムのＬＳＩ化が進められ、電子機器システムの高性能化
、低価格化、軽量小型化、高信頼性化をもたらしている
。各種機器システムのＬＳＩ化の要求は高まる一方であ
シ、この要求に応えるためにはメモリやマイコン等の汎
用品の大規模化だけでなく、各種機器システムに特有の
機能をもつ電子回路部のＬＳＩ化も同時に重要になって
きている。このような機器システムに特有の電子回路部
は当然のことながら汎用のＬＳＩでは実現が困難なもの
で、実現できたとしてもＬＳＩの利点を発揮しにくい。
、メモリやマイコンに代表される論理用ＬＳＩは急激な
大規模化をとげている。この結果、各種電子機器システ
ムのＬＳＩ化が進められ、電子機器システムの高性能化
、低価格化、軽量小型化、高信頼性化をもたらしている
。各種機器システムのＬＳＩ化の要求は高まる一方であ
シ、この要求に応えるためにはメモリやマイコン等の汎
用品の大規模化だけでなく、各種機器システムに特有の
機能をもつ電子回路部のＬＳＩ化も同時に重要になって
きている。このような機器システムに特有の電子回路部
は当然のことながら汎用のＬＳＩでは実現が困難なもの
で、実現できたとしてもＬＳＩの利点を発揮しにくい。
このため、機器システム産業を発展させるためにシステ
ムに専用な部分のＬＳＩ化の要求は強く、これに応える
のも半導体企業の重要な役割であった。
ムに専用な部分のＬＳＩ化の要求は強く、これに応える
のも半導体企業の重要な役割であった。
しかし周知のように、半導体素子特にＬＳＩは量産化に
よって低価格化を実現できるものである。各種機器シス
テムに特有の部分のＬＳＩ化は当然のことながら少量多
品種製品を作ることになシ、ＬＳＩ開発に必要な膨大な
開発費を少量のＬＳＩで負担する結果、専用ＬＳＩの高
価格化を招いていた。
よって低価格化を実現できるものである。各種機器シス
テムに特有の部分のＬＳＩ化は当然のことながら少量多
品種製品を作ることになシ、ＬＳＩ開発に必要な膨大な
開発費を少量のＬＳＩで負担する結果、専用ＬＳＩの高
価格化を招いていた。
このような状況で生まれたのがいわゆるマスタースライ
ス方式によるダートアレイである。
ス方式によるダートアレイである。
ダートアレイの製造工程はマスター工程とパーソナライ
ズ工程の２つに分かれる。
ズ工程の２つに分かれる。
第１図はマスター工程を終えた半導体チップ（マスター
チップ）の表面を示す概略図である。
チップ）の表面を示す概略図である。
チップ中央部には複数のセル列１ （’７１ ｔ １ｇ
＋・・・、Ｉｎ）が配列形成されていて、これが論理
回路を構成する主要素である。各セル列１はそれぞれ複
数の基本セルの配列からなる。各セル列１の間には、後
のパーソナライズ工程で回路を特化するための配線を施
す配線領域２が設けられている。またチップ周辺には外
部からの入力信号を受け入れるだめの入力回路と外部へ
出力信号を出すための出力回路を構成するＩ１０セル３
がセル列１を取υ囲むように配°列形成され、更にその
外側に？ンディング・パッド４が配列形成されている。
＋・・・、Ｉｎ）が配列形成されていて、これが論理
回路を構成する主要素である。各セル列１はそれぞれ複
数の基本セルの配列からなる。各セル列１の間には、後
のパーソナライズ工程で回路を特化するための配線を施
す配線領域２が設けられている。またチップ周辺には外
部からの入力信号を受け入れるだめの入力回路と外部へ
出力信号を出すための出力回路を構成するＩ１０セル３
がセル列１を取υ囲むように配°列形成され、更にその
外側に？ンディング・パッド４が配列形成されている。
セル列１を構成する基本セルはまた複数の素子からなる
ものであシ、その構成法にはいくつかの方法がある。０
ＭＯ８構造を用いた基本セルのパターン例を第２図に示
し、その等何回路を第３図に示す。この基本セルは、ｎ
型ＳＩ基板に形成したｐウェル１１内にｎ＋層１２１〜
１２３とポリＳｔダート電極Ｚ ３１．１３．からなる
２個のｎチャネルＭＯ８ＦＥＴ−Ｑｎｌ ＊Ｑｎｚを形
成し、ｐウェル１１に隣接してｐ＋層１４□〜１４３と
ポリｓｉダート電極１５１．１５□からなる２個のｐチ
ャネルＭＯ８ＦＥＴ−Ｑｐ工ＩＱＰ！を形成して構成さ
れている。図から明らかなように、基本セルはこのまま
では具体的な論理機能を果すものでは寿ぐ、論理機能を
実現する母体となるものである。
ものであシ、その構成法にはいくつかの方法がある。０
ＭＯ８構造を用いた基本セルのパターン例を第２図に示
し、その等何回路を第３図に示す。この基本セルは、ｎ
型ＳＩ基板に形成したｐウェル１１内にｎ＋層１２１〜
１２３とポリＳｔダート電極Ｚ ３１．１３．からなる
２個のｎチャネルＭＯ８ＦＥＴ−Ｑｎｌ ＊Ｑｎｚを形
成し、ｐウェル１１に隣接してｐ＋層１４□〜１４３と
ポリｓｉダート電極１５１．１５□からなる２個のｐチ
ャネルＭＯ８ＦＥＴ−Ｑｐ工ＩＱＰ！を形成して構成さ
れている。図から明らかなように、基本セルはこのまま
では具体的な論理機能を果すものでは寿ぐ、論理機能を
実現する母体となるものである。
以上のマスター工程を終えた半導体ウェハを用いて、こ
の上に金属配線を施してＬＳＩ回路を特化する工程がノ
４−ンナライズ工程である。ゲートアレイでは、顧客の
注文を受けてからの製作期間がこのパーンナジイズ工程
だけであることが、ＬＳＩ開発期間の短縮につながるわ
けである。この場合、もう一つ重要なことは、設計期間
が短かいことである。このためには次のような方法が採
られている。前述した基本セルを用いて論理回路を構成
するために必要な各種のダート（例えばＮＯＲ、ＮＡＮ
Ｄ 、 Ｆ／Ｆなど基本的な回路５０〜１５０種）が設
計され、その−・データはコンピュータにライブラリと
して登録されている。ダートアレイの場合、この用意さ
れた？−）をマクロセルと称する。顧客の要求が決まる
と、マクロセルを用いて全体回路を設計し、それらをＣ
ＡＤシステムを用いて自動的に配置し、マクロセル間の
配線を施す。この配線のために第１図に示す配線領域２
が設けられている。現在の一般的なゲートアレイでは二
層の金属配線が用いられている。このような方法で顧客
の要求する機能を設計するため、設計期間の短縮が図ら
れることになる。
の上に金属配線を施してＬＳＩ回路を特化する工程がノ
４−ンナライズ工程である。ゲートアレイでは、顧客の
注文を受けてからの製作期間がこのパーンナジイズ工程
だけであることが、ＬＳＩ開発期間の短縮につながるわ
けである。この場合、もう一つ重要なことは、設計期間
が短かいことである。このためには次のような方法が採
られている。前述した基本セルを用いて論理回路を構成
するために必要な各種のダート（例えばＮＯＲ、ＮＡＮ
Ｄ 、 Ｆ／Ｆなど基本的な回路５０〜１５０種）が設
計され、その−・データはコンピュータにライブラリと
して登録されている。ダートアレイの場合、この用意さ
れた？−）をマクロセルと称する。顧客の要求が決まる
と、マクロセルを用いて全体回路を設計し、それらをＣ
ＡＤシステムを用いて自動的に配置し、マクロセル間の
配線を施す。この配線のために第１図に示す配線領域２
が設けられている。現在の一般的なゲートアレイでは二
層の金属配線が用いられている。このような方法で顧客
の要求する機能を設計するため、設計期間の短縮が図ら
れることになる。
基本セルを用いてマクロセルを構成するためには通常、
複数個の基本セルが用いられる。この場合、第１図のセ
ル列１の縦方向に並んだ複数の基本セルを用いるのが普
通である。簡単な例として、第２図および第３図に示し
だ０ＭＯ８構造の基本セル１個を用いて２人カＮＯＲダ
ートを設計した例を第４図および第５図に示す。
複数個の基本セルが用いられる。この場合、第１図のセ
ル列１の縦方向に並んだ複数の基本セルを用いるのが普
通である。簡単な例として、第２図および第３図に示し
だ０ＭＯ８構造の基本セル１個を用いて２人カＮＯＲダ
ートを設計した例を第４図および第５図に示す。
１６□〜１６４は第１層金属配線であって、１６１＃１
６、がそれぞれ電源線である■ＤＤ（通常正電源）線、
Ｖ８Ｉｌ（通常接地）線であシ、１６３ 。
６、がそれぞれ電源線である■ＤＤ（通常正電源）線、
Ｖ８Ｉｌ（通常接地）線であシ、１６３ 。
１６４はセル内配線である。１７１およヒ１７゜はそれ
ぞれ信号入力端子となる第２層金属配線である。二層の
金属配線を用いるのは、セル列１の外側の配線領域２に
は多数の第１層金属配線を設けてをき、セル間接続のた
めに各セルの端子と配線領域２にある第１層金属配線と
の間の接続を第２層金属配線で行うためである。なお第
４図で黒丸はコンタクト位置を示している。
ぞれ信号入力端子となる第２層金属配線である。二層の
金属配線を用いるのは、セル列１の外側の配線領域２に
は多数の第１層金属配線を設けてをき、セル間接続のた
めに各セルの端子と配線領域２にある第１層金属配線と
の間の接続を第２層金属配線で行うためである。なお第
４図で黒丸はコンタクト位置を示している。
以下の図面でも同じである。
以上のようにｆ−）アレイは、マス夛一工程士は半製品
ではあるがいわば汎用品としてのマスターチップを大量
に作ることができ、パーソナライズ工程ではＣＡＤシス
テムを利用して顧客の要求に合致した論理回路を短かい
設計期間で実現することができる。このため、各種電子
機器システムの専用ＬＳＩを短かい納期でしかも安価に
供給できるものとして注目されている。
ではあるがいわば汎用品としてのマスターチップを大量
に作ることができ、パーソナライズ工程ではＣＡＤシス
テムを利用して顧客の要求に合致した論理回路を短かい
設計期間で実現することができる。このため、各種電子
機器システムの専用ＬＳＩを短かい納期でしかも安価に
供給できるものとして注目されている。
しかしながら、機器システムのＬＳＩ化の傾向が一層強
まるにつれて、ダートアレイの更なる大規模化、高性能
化、低価格化が要求されてきている。
まるにつれて、ダートアレイの更なる大規模化、高性能
化、低価格化が要求されてきている。
例えば第１図に示すように、従来のダートアレイでは基
本セル列１の部分と配線領域２とはほぼ同じ面積となっ
ておｆｉ、ＬＳＩとしては配線部分の占有面積が非常に
大きい。また基本セル中の素子も大きい。これは次のよ
うな理由による。通常の論理ＬＳＩでは、特性上および
チップ面積の縮小の要請から大小さまざまなトランジス
タが用いられる。これに対しゲートアレイでは、基本セ
ル内のトランジスタは同じ大きさによることが必要なた
め、中間的大きさが採られるからである。
本セル列１の部分と配線領域２とはほぼ同じ面積となっ
ておｆｉ、ＬＳＩとしては配線部分の占有面積が非常に
大きい。また基本セル中の素子も大きい。これは次のよ
うな理由による。通常の論理ＬＳＩでは、特性上および
チップ面積の縮小の要請から大小さまざまなトランジス
タが用いられる。これに対しゲートアレイでは、基本セ
ル内のトランジスタは同じ大きさによることが必要なた
め、中間的大きさが採られるからである。
このような二つの理由、即ち配線部分の面積が大きいこ
と、トランジスタが大きいこと、によシダードアレイの
規模は通常の論理ＬＳＩのそれの約ＩＡに抑えられてい
る。このように顧客の要求する規模を、タートアレイで
は、技術面の制約から十分満足してい沓いのが現状であ
る。
と、トランジスタが大きいこと、によシダードアレイの
規模は通常の論理ＬＳＩのそれの約ＩＡに抑えられてい
る。このように顧客の要求する規模を、タートアレイで
は、技術面の制約から十分満足してい沓いのが現状であ
る。
そしてｒ−）アレイの大規模化のためには、配線領域を
含むセルアレイ部の高密度化が特に重要となる。
含むセルアレイ部の高密度化が特に重要となる。
またｆ−）アレイでは前述のように、６ＭＯ８構造を用
いたものが主流になシつつあるが、この場合大規模化の
要求にｌえるために解決すべき大きな問題として、第１
に素子の微細化に伴うラッチアップ現象があシ、第２に
高集積化のだめの配線技術がある。
いたものが主流になシつつあるが、この場合大規模化の
要求にｌえるために解決すべき大きな問題として、第１
に素子の微細化に伴うラッチアップ現象があシ、第２に
高集積化のだめの配線技術がある。
ラッチアップ現象は周知のように、０ＭＯ８における寄
生トランジスタ効果である。この現象を簡単に説明する
。第６図に示すように、ｎ型Ｓｔ基板２ノにｐウェル２
２を形成し、このｐウェル２２内にｎチャネルＭＯ８Ｆ
ＥＴを、これに隣接するｎ型Ｓｔ基板にｐチャネルＭＯ
８ＦＥＴをそれぞれ形成して０ＭＯ８が得られる。図で
はソースとなるｉ層２３．ｐ＋層２５のみ示しである。
生トランジスタ効果である。この現象を簡単に説明する
。第６図に示すように、ｎ型Ｓｔ基板２ノにｐウェル２
２を形成し、このｐウェル２２内にｎチャネルＭＯ８Ｆ
ＥＴを、これに隣接するｎ型Ｓｔ基板にｐチャネルＭＯ
８ＦＥＴをそれぞれ形成して０ＭＯ８が得られる。図で
はソースとなるｉ層２３．ｐ＋層２５のみ示しである。
このとき各素子領域にはｐ＋層２４．ｎ＋層２６を設け
てそれぞれ電源■ｓ８．■ＤＤに接続する。このような
０ＭＯ８において、図示のように１）ｎＰ ）ランジス
タＴｐとｎｐｎ ）ランジスタＴｎとが寄生する。Ｒｐ
。
てそれぞれ電源■ｓ８．■ＤＤに接続する。このような
０ＭＯ８において、図示のように１）ｎＰ ）ランジス
タＴｐとｎｐｎ ）ランジスタＴｎとが寄生する。Ｒｐ
。
Ｒｎはそれぞれｐウェル２２およびｎ型基板２１内の横
方向抵抗を示している。この寄生トランジスタ回路を等
何回路で示すと第７図のようになる。いま、第７図のノ
ードＡ１即ちｐウェル２２に雑音電流が注、入され、ト
ランジスタＴｎがオンしたとすると、そのコレクタ電流
によって抵抗Ｒｎに電圧降下が発生し、これがトランジ
スタ’ｒｐをオンにする方向に働く。これによシトラン
ジスタＴｐがオンしてコレクタ電流が流れると、抵抗Ｒ
ｐに電圧降下が発生し、これはトランジスタＴｎをオン
にする方向に働く。こうして正帰還がかかる結果、この
帰還利得が１以上であると、トランジスタＴｐ 、 Ｔ
ｎ共にオンして電源ＶＤＤ。
方向抵抗を示している。この寄生トランジスタ回路を等
何回路で示すと第７図のようになる。いま、第７図のノ
ードＡ１即ちｐウェル２２に雑音電流が注、入され、ト
ランジスタＴｎがオンしたとすると、そのコレクタ電流
によって抵抗Ｒｎに電圧降下が発生し、これがトランジ
スタ’ｒｐをオンにする方向に働く。これによシトラン
ジスタＴｐがオンしてコレクタ電流が流れると、抵抗Ｒ
ｐに電圧降下が発生し、これはトランジスタＴｎをオン
にする方向に働く。こうして正帰還がかかる結果、この
帰還利得が１以上であると、トランジスタＴｐ 、 Ｔ
ｎ共にオンして電源ＶＤＤ。
Ｖｌｌｓの間に大電流が流れ、雑音電流がなくなった後
にもこの大電流が維持されるため、０ＭＯ８が破壊に至
る。このようなラッチアップ現象を生ずる外部雑音電流
としては、例えばｐウェル２２内のれチャネルＭＯ８Ｆ
ＥＴのドレイン近傍からｐウェル２２に流れ込む正孔電
流がある。これは、素子の微細化が進み、ドレイン近傍
の電界が強くなる程問題となる。
にもこの大電流が維持されるため、０ＭＯ８が破壊に至
る。このようなラッチアップ現象を生ずる外部雑音電流
としては、例えばｐウェル２２内のれチャネルＭＯ８Ｆ
ＥＴのドレイン近傍からｐウェル２２に流れ込む正孔電
流がある。これは、素子の微細化が進み、ドレイン近傍
の電界が強くなる程問題となる。
第２の問題点である配線技術上の問題は、第１図で説明
したように、セル列１の間にセル列１と同程度の占有面
積で配線領域２を設けているために素子の上り一層の高
集積化が妨げられているというととにある。
したように、セル列１の間にセル列１と同程度の占有面
積で配線領域２を設けているために素子の上り一層の高
集積化が妨げられているというととにある。
本発明は上記した問題を解決し、設計の自由。
度を高くしてよシ一層の大規模集積化と高性能化を図っ
た、０ＭＯ８構造をもつマスタースライス方式の半導体
集積回路を提供することを目的とする。
た、０ＭＯ８構造をもつマスタースライス方式の半導体
集積回路を提供することを目的とする。
本発明においてはまず、大規模集積化のために、隣接す
るセル列間で基本セルが対称／４’ターンとなるように
し、かつセル列間に配線領域を残さず複数のセル列を密
に配列する。そして配線は電源線を含めて三層以上の多
層構造としてセル列上に配設する。更にまた本発明では
、配線領域をなくしてセル列を密に配列する結果、マク
ロセルを１つのセル列ｉ内でのみ構成しなければ々らな
いという制約がなくなることから、互いに隣接するセル
列の間で基本セルを組合せて構成したマクロセルを含ま
せることを特徴とする。又、ラッチアップ現象防止のた
めに、（ＭＯ８構造の基本セルに電源線（接地線を含む
）を配設するに当って、これを基本セルのｎチャネル素
子領域とｐチャネル素子領域の境界近傍で各領域の基板
層にコンタクトするように、基本セルの中央部を２横切
ってセル列方向に配設することができる。
るセル列間で基本セルが対称／４’ターンとなるように
し、かつセル列間に配線領域を残さず複数のセル列を密
に配列する。そして配線は電源線を含めて三層以上の多
層構造としてセル列上に配設する。更にまた本発明では
、配線領域をなくしてセル列を密に配列する結果、マク
ロセルを１つのセル列ｉ内でのみ構成しなければ々らな
いという制約がなくなることから、互いに隣接するセル
列の間で基本セルを組合せて構成したマクロセルを含ま
せることを特徴とする。又、ラッチアップ現象防止のた
めに、（ＭＯ８構造の基本セルに電源線（接地線を含む
）を配設するに当って、これを基本セルのｎチャネル素
子領域とｐチャネル素子領域の境界近傍で各領域の基板
層にコンタクトするように、基本セルの中央部を２横切
ってセル列方向に配設することができる。
本発明によれば、隣接する基本セルを背中合せとして、
従来のような配線領域をなくし三層以上の多層配線構造
とすることで従来に比べて大幅な高集積化が図られる。
従来のような配線領域をなくし三層以上の多層配線構造
とすることで従来に比べて大幅な高集積化が図られる。
この場合、背中合せにした基本セルの間でｐウェル又は
ｎウェルを共用することも高集積化に寄与することにな
る。また本発明ではセル列の間に配線領域が々＜、ｖ４
接するセル列間で基本セルを組合せたマクロセルを含ま
せることによシ、従来に比べて設計の自由度が増し、こ
れも高集積化に寄与する。
ｎウェルを共用することも高集積化に寄与することにな
る。また本発明ではセル列の間に配線領域が々＜、ｖ４
接するセル列間で基本セルを組合せたマクロセルを含ま
せることによシ、従来に比べて設計の自由度が増し、こ
れも高集積化に寄与する。
従って本発明によれば、従来に比べ、て大幅に高性能化
、高集積化を図ったｒ−）アレイを実現することができ
る。又、電−原線を中央部を横切って配線すれば寄生ト
ランジスタがオンしたときのコレクタ電流が各素子領域
内を横方向に長いノヤスをもりて流れることなく、電源
線に流出するため、正帰還量が小さくなシ、従って微細
化した０ＭＯ８構造であってもラッチアップ現象が効果
的に防止される。また基本セルを背中合せの配置するこ
とで、セル列の２本の電源線のうち一方のみをセル列方
向に連続的に配設し、隣接するセル列の電源線からセル
列と直交する方向に導出した枝配線をもう一方の電源線
として利用することができ、これも高集積化に寄与する
。
、高集積化を図ったｒ−）アレイを実現することができ
る。又、電−原線を中央部を横切って配線すれば寄生ト
ランジスタがオンしたときのコレクタ電流が各素子領域
内を横方向に長いノヤスをもりて流れることなく、電源
線に流出するため、正帰還量が小さくなシ、従って微細
化した０ＭＯ８構造であってもラッチアップ現象が効果
的に防止される。また基本セルを背中合せの配置するこ
とで、セル列の２本の電源線のうち一方のみをセル列方
向に連続的に配設し、隣接するセル列の電源線からセル
列と直交する方向に導出した枝配線をもう一方の電源線
として利用することができ、これも高集積化に寄与する
。
以下本発明の詳細な説明する。
第８図は一実施例の基本セルにおける０ＭＯ８構造を示
している。ｎ型ｓｉ基板３１にｐウェル３２を形成し、
ｐウェル３２内にｎチャネルＭＯ８ＦＥＴを、これに隣
接してｎ型８３基板３１内にｐチャネルＭＯ８ＦＥＴを
それぞれ形成することは従来と変らない。図ではそれぞ
れのソースとなるｎ＋層３３と２層３５のみを示しであ
る。従来の第６図と異なるのは、ｐウェル３２およびｎ
型ｓｌ基板３１をそれぞれ電源線ｖ０および■。に接続
するためのｐ＋層３４および計層３６を、図示のように
各素子領域の境界近傍に設けていることである。
している。ｎ型ｓｉ基板３１にｐウェル３２を形成し、
ｐウェル３２内にｎチャネルＭＯ８ＦＥＴを、これに隣
接してｎ型８３基板３１内にｐチャネルＭＯ８ＦＥＴを
それぞれ形成することは従来と変らない。図ではそれぞ
れのソースとなるｎ＋層３３と２層３５のみを示しであ
る。従来の第６図と異なるのは、ｐウェル３２およびｎ
型ｓｌ基板３１をそれぞれ電源線ｖ０および■。に接続
するためのｐ＋層３４および計層３６を、図示のように
各素子領域の境界近傍に設けていることである。
この０ＭＯ８構造によシ、ラッチアップ現象が効果的に
防止される理由は次のとおりである。図示のように寄生
トランジスタＴｎ 、 Ｔｐが発生し、それぞれのペー
スに横方向抵抗Ｒｐ 、 Ｒｎが入ることは従来と同じ
である。いま、トランジスタＴｎが外部雑音電流によジ
オンした場合、そのコレクタ電流はｎ型Ｓｔ基板３１内
を流れるが、この電流はｐウェル３２に隣接して設けら
れた層層３６から効果的に供給される。従って第６図の
場合に比べ、横方向抵抗Ｒｎによる電圧降下が小さり、
トランジスタＴｐへの順バイアスは小さい。同様に、ト
ランジスタＴｐがオンした場合、そのコレクタ電流はｐ
ウェル３２内を流れるが、ｐチャネル素子領域に近い２
層３４に吸収される結果、横方向抵抗Ｒｐでの電圧降下
は小さく、トランジスタＴｎへの顔バイアスは小さい。
防止される理由は次のとおりである。図示のように寄生
トランジスタＴｎ 、 Ｔｐが発生し、それぞれのペー
スに横方向抵抗Ｒｐ 、 Ｒｎが入ることは従来と同じ
である。いま、トランジスタＴｎが外部雑音電流によジ
オンした場合、そのコレクタ電流はｎ型Ｓｔ基板３１内
を流れるが、この電流はｐウェル３２に隣接して設けら
れた層層３６から効果的に供給される。従って第６図の
場合に比べ、横方向抵抗Ｒｎによる電圧降下が小さり、
トランジスタＴｐへの順バイアスは小さい。同様に、ト
ランジスタＴｐがオンした場合、そのコレクタ電流はｐ
ウェル３２内を流れるが、ｐチャネル素子領域に近い２
層３４に吸収される結果、横方向抵抗Ｒｐでの電圧降下
は小さく、トランジスタＴｎへの顔バイアスは小さい。
以上の理由で寄生トランジスタ回路の正帰還利得が小さ
いため、ラッチアップ現象は生じにくくなる。
いため、ラッチアップ現象は生じにくくなる。
次に基本セル配列と配線構造について説明する。第９図
は従来構造の基本セルのセル列４ノ（４１１ｅ４１２
ｒ・・・）をその間の配線領域を詰めて配列した様子を
示している。即ち各セル列４１の基本セルは例えば第２
図に示す如きＣＭＯ８構造であシ、図中のｎ−ｃｈｏｐ
−ａｈはそれぞれｎチャネル素子領域、ｐチャネル素子
領域を表示している。以下の図でも同様である。
は従来構造の基本セルのセル列４ノ（４１１ｅ４１２
ｒ・・・）をその間の配線領域を詰めて配列した様子を
示している。即ち各セル列４１の基本セルは例えば第２
図に示す如きＣＭＯ８構造であシ、図中のｎ−ｃｈｏｐ
−ａｈはそれぞれｎチャネル素子領域、ｐチャネル素子
領域を表示している。以下の図でも同様である。
ｖＩＩ８電源線４２（４２□ 、 ４２．、−）および
ＶＤＤ電源線４３（４３１１４３！？・・・）は基本セ
ルの両端側で各基板層にコンタクトさせてセル列方向に
配設している。このようにセル列の間を詰めるだけでも
高集積化に一定の効果が期待できる。この考え方を本実
施例のセル構造を用いた場合に適用すると第１０図のよ
うになる。
ＶＤＤ電源線４３（４３１１４３！？・・・）は基本セ
ルの両端側で各基板層にコンタクトさせてセル列方向に
配設している。このようにセル列の間を詰めるだけでも
高集積化に一定の効果が期待できる。この考え方を本実
施例のセル構造を用いた場合に適用すると第１０図のよ
うになる。
セル列５１（５１１ｚ ５１２ ｔ・・・）に対してｖ
８ｇ電源線ｓ２（ｓ２．、５ｔ、、・ ）およびｖＤＤ
電源線５ｓ（ｓｓｌ 、ｓｓ□ 、・・・）はそれぞれ
基本セルのｎチャネル素子領域とｐチャネル素子領域の
境界（破線で示す）近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
８ｇ電源線ｓ２（ｓ２．、５ｔ、、・ ）およびｖＤＤ
電源線５ｓ（ｓｓｌ 、ｓｓ□ 、・・・）はそれぞれ
基本セルのｎチャネル素子領域とｐチャネル素子領域の
境界（破線で示す）近傍で各基板層にコンタクトさせ、
基本セルの中央部を横切るように配設している。
しかしこれだけでは、未だ高集積化は十分ではない。そ
こで本実施例では、第１１図に示すように、セル列６１
（６１１ｙ ６１２ ＋・・・）を隣接するものが背
中合せに対称的配置として密に配列する。■ｓｓ電源線
６２（６２１，６２２゜・・・）オヨびｖＤＤ電源線６
．９（６３，，６３，。
こで本実施例では、第１１図に示すように、セル列６１
（６１１ｙ ６１２ ＋・・・）を隣接するものが背
中合せに対称的配置として密に配列する。■ｓｓ電源線
６２（６２１，６２２゜・・・）オヨびｖＤＤ電源線６
．９（６３，，６３，。
・・・）は第１０図と同様、基本セルの中央部を横切る
ように配設する。
ように配設する。
基本セルとして第２図および第３図に示した構造を用い
た場合のより具体的な実施例について、第１１図のセル
列６１２と６１３の隣接する２つの基本セル部分の構造
を第１２図に示す。
た場合のより具体的な実施例について、第１１図のセル
列６１２と６１３の隣接する２つの基本セル部分の構造
を第１２図に示す。
隣接する基本セルは１つのｐウェル６４を共有し、との
ｐウェル６４内に４個のｎチャネルｙＤｓ ＦＥＴを形
成し、その両側にそれぞれ２個ずつｐチャネルＭＯ８Ｆ
ＥＴを形成して、第３図に示す回路が２個背中合わせに
並設されている。また第１２図では、右側の基本セルで
第４図、第５図によシ説明した２人力ＮＯＲｆｆ −）
に相当するマクロセルを構成した例の配線を示している
。
ｐウェル６４内に４個のｎチャネルｙＤｓ ＦＥＴを形
成し、その両側にそれぞれ２個ずつｐチャネルＭＯ８Ｆ
ＥＴを形成して、第３図に示す回路が２個背中合わせに
並設されている。また第１２図では、右側の基本セルで
第４図、第５図によシ説明した２人力ＮＯＲｆｆ −）
に相当するマクロセルを構成した例の配線を示している
。
例えば、電源線４２ 、６３およびセル内のダート電極
を接続する配線６５を第１層金属配線とし、出力端とな
る配線６６と入力端となる配線６７、。
を接続する配線６５を第１層金属配線とし、出力端とな
る配線６６と入力端となる配線６７、。
６７！を第２層金属配線とする。そしてこのようなマク
ロセル間の配線を、第３層以上の金属配線で行う。これ
によシ、セル列上をそのまま配線領域として所望の論理
機能を実現することができる。
ロセル間の配線を、第３層以上の金属配線で行う。これ
によシ、セル列上をそのまま配線領域として所望の論理
機能を実現することができる。
次にこの実施例において２個以上の基本セルを用いるマ
クロセルの構成部分を説明する。前述のように従来は、
セル列間に配線領域があるため、マクロセルの回路が大
きい場合、１つのセル列内の２以上の基本セルを用いて
マクロセルを構成している。しかし本発明では、第１１
図に示すようにセル列を密に配置していることから、隣
接するセル列の間で基本セルを複数個用いてマクロセル
を構成することができる。即ち、同じ数の基本セルを用
いて同じ回路を設計する場合、基本セルの組合せの自由
度が高くなっている。この考え方は更に発展させること
ができる。例えば６個の基本セルを用いるマクロセルで
は、列方向に６個の基本セルを用いる場合、行方向に６
個の基本セルを用いる場合の他、２列３行あるいは３列
２行の基本セルを用いる場合も存在する。更に次のよう
な場合も存在する。第４図、第５図に示す２人力ＮＯＲ
ｒ −トでは１つの基本セル中の４個のトランジスタを
用いている。この場合、２つのｎチャネルＭＯ８トラン
ジスタは並列に、２つのｐチャネルＭＯ８トランジスタ
は直接に接続される。したがってｐチャネルＭＯ８）ラ
ンジスタの直列接続部分の抵抗が高くなり、この結果出
力電圧が高レベルに上がる速度が遅くなる。これを避け
るためには、第１３図に示すように、ｐチャネルＭＯ８
）ランジスタを４個用いる方法がある。即ちｐチャネル
ＭＯ８）ランソスタＱｐｔｔ ｒＱｐｓｘを並列接続し
）同様にＱｐｚｔ ｔ Ｑｐｚｔを並列接続してとれら
を直列接続する。このようなＮＯＲゲートを第２図に示
す基本セル構造を用い、１つのセル列内で２つの基本セ
ルを用いて構成すると第１４図のようになる。第１４図
中のトランジスタ表示は第１３図のそれと対応する。こ
の場合第１４図においてＭＯＳトランジスタＱｎｌ□
＋Ｑｎ２１が未使用となる。
クロセルの構成部分を説明する。前述のように従来は、
セル列間に配線領域があるため、マクロセルの回路が大
きい場合、１つのセル列内の２以上の基本セルを用いて
マクロセルを構成している。しかし本発明では、第１１
図に示すようにセル列を密に配置していることから、隣
接するセル列の間で基本セルを複数個用いてマクロセル
を構成することができる。即ち、同じ数の基本セルを用
いて同じ回路を設計する場合、基本セルの組合せの自由
度が高くなっている。この考え方は更に発展させること
ができる。例えば６個の基本セルを用いるマクロセルで
は、列方向に６個の基本セルを用いる場合、行方向に６
個の基本セルを用いる場合の他、２列３行あるいは３列
２行の基本セルを用いる場合も存在する。更に次のよう
な場合も存在する。第４図、第５図に示す２人力ＮＯＲ
ｒ −トでは１つの基本セル中の４個のトランジスタを
用いている。この場合、２つのｎチャネルＭＯ８トラン
ジスタは並列に、２つのｐチャネルＭＯ８トランジスタ
は直接に接続される。したがってｐチャネルＭＯ８）ラ
ンジスタの直列接続部分の抵抗が高くなり、この結果出
力電圧が高レベルに上がる速度が遅くなる。これを避け
るためには、第１３図に示すように、ｐチャネルＭＯ８
）ランジスタを４個用いる方法がある。即ちｐチャネル
ＭＯ８）ランソスタＱｐｔｔ ｒＱｐｓｘを並列接続し
）同様にＱｐｚｔ ｔ Ｑｐｚｔを並列接続してとれら
を直列接続する。このようなＮＯＲゲートを第２図に示
す基本セル構造を用い、１つのセル列内で２つの基本セ
ルを用いて構成すると第１４図のようになる。第１４図
中のトランジスタ表示は第１３図のそれと対応する。こ
の場合第１４図においてＭＯＳトランジスタＱｎｌ□
＋Ｑｎ２１が未使用となる。
これに対し、同様のＮＯＲゲートを隣接するセル列の２
つの基本セルを用いて構成した本発明の実施例を第１５
図に示す。ここでもトランジスタ表示は第１３図のそれ
と対応させている。
つの基本セルを用いて構成した本発明の実施例を第１５
図に示す。ここでもトランジスタ表示は第１３図のそれ
と対応させている。
この第１５図の実施例でもｎチャネルＭＯ８）ランジス
タＱｎ１２ ｒ Ｑｎｔｘは未使用のまま残る。
タＱｎ１２ ｒ Ｑｎｔｘは未使用のまま残る。
第１４図と第１５図のマクロセル構成における使用トラ
ンジスタと未使用トランジスタの配置関係をわかシ易く
尽すと、それぞれ第１６図と第１７図のようになる。第
１６図と第１７図において斜線を施した部分のれチャネ
ルＭＯ８）ランジヌタＱｎ１□ ｔ Ｑｎ２ｇが未使用
である。これらを比較すると、１つのセル列内でマクロ
セルを構成する従来方式による第１６図の場合、ｎチャ
ネルＭＯ８）ランジスタＱｎｌ！はもはや使い道がない
。ところが本実施例による第１７図の構成では、未使用
のトランジスタＱｎ１□ １Ｑｎ２２はいずれも他のマ
クロセルの構成に有効に利用することが可能である。例
えば、２人力ＮＯＲゲートを構成する場合を考える。通
常、２人力ＮＡＮＤダートはｎチャネルＭ’Ｏ８トラン
ジスタが２個直列接続され、ｐチャネルＭＯＳトランジ
スタが２個並列接続される。この場合、ｎチャネルＭＯ
Ｓトランジスタが２個直列接続されることによる抵抗増
大を避けるために、先の第１３図のＮＯＲダートと同様
の考え方に従ってｎチャネルＭＯＳトランジスタを４個
用いる。そしてこのようなＮＡＮＤダートを隣接する２
つの基本セルにより構成しようとすると、第１７図に示
すＮＯＲダートの場合と対称的に、内側の２個のｐチャ
ネルＭＯ８）ランジスタが未使用となる。そこでこの２
人力ＮＡＮＤダートと先の２人力ＮＯＲダートを接触さ
せて、２列２行の基本セルを用いて配置すると、第１８
図に示すようＶＣＮＯＲダートＧ□とＮＡＮＤダートＧ
、とを、４角形を維持しながら３個の基本セル面積分で
全゛く無駄なく設計することが可能となる。
ンジスタと未使用トランジスタの配置関係をわかシ易く
尽すと、それぞれ第１６図と第１７図のようになる。第
１６図と第１７図において斜線を施した部分のれチャネ
ルＭＯ８）ランジヌタＱｎ１□ ｔ Ｑｎ２ｇが未使用
である。これらを比較すると、１つのセル列内でマクロ
セルを構成する従来方式による第１６図の場合、ｎチャ
ネルＭＯ８）ランジスタＱｎｌ！はもはや使い道がない
。ところが本実施例による第１７図の構成では、未使用
のトランジスタＱｎ１□ １Ｑｎ２２はいずれも他のマ
クロセルの構成に有効に利用することが可能である。例
えば、２人力ＮＯＲゲートを構成する場合を考える。通
常、２人力ＮＡＮＤダートはｎチャネルＭ’Ｏ８トラン
ジスタが２個直列接続され、ｐチャネルＭＯＳトランジ
スタが２個並列接続される。この場合、ｎチャネルＭＯ
Ｓトランジスタが２個直列接続されることによる抵抗増
大を避けるために、先の第１３図のＮＯＲダートと同様
の考え方に従ってｎチャネルＭＯＳトランジスタを４個
用いる。そしてこのようなＮＡＮＤダートを隣接する２
つの基本セルにより構成しようとすると、第１７図に示
すＮＯＲダートの場合と対称的に、内側の２個のｐチャ
ネルＭＯ８）ランジスタが未使用となる。そこでこの２
人力ＮＡＮＤダートと先の２人力ＮＯＲダートを接触さ
せて、２列２行の基本セルを用いて配置すると、第１８
図に示すようＶＣＮＯＲダートＧ□とＮＡＮＤダートＧ
、とを、４角形を維持しながら３個の基本セル面積分で
全゛く無駄なく設計することが可能となる。
以上説明した上りにこの実施例によれば、ＣＭＯ８構造
の基本セルでの電源線コンタクト位置を改良することで
、素子を微細化したときにもラッチアップ現象を効果的
に防止することができ、また基本セルの配列を改良し三
層以上の金属配線層を施すことにより、ダートアレイの
高性能化、高集積化を図ることができる。
の基本セルでの電源線コンタクト位置を改良することで
、素子を微細化したときにもラッチアップ現象を効果的
に防止することができ、また基本セルの配列を改良し三
層以上の金属配線層を施すことにより、ダートアレイの
高性能化、高集積化を図ることができる。
また、この実施例によれば、従来のような配線領域をな
くして、隣接するセル列の基本セルを組合せたマクロセ
ルを構成することによシ、設計の自由度の増大、基本セ
ルの高効率利用が可能となシ、ゲートアレイの大規模化
に大きく寄与することができる。
くして、隣接するセル列の基本セルを組合せたマクロセ
ルを構成することによシ、設計の自由度の増大、基本セ
ルの高効率利用が可能となシ、ゲートアレイの大規模化
に大きく寄与することができる。
なお、第１１図に示す電源線６２．６３の配設ノ４ター
ンは更に改良することができる。例えば第１９図に示す
ように、セル列方向に走る電源線は各セル列に一本とす
る。即ち、セル列６１１．６１３ 、・・・には”ＤＤ
側電源線６３□ 。
ンは更に改良することができる。例えば第１９図に示す
ように、セル列方向に走る電源線は各セル列に一本とす
る。即ち、セル列６１１．６１３ 、・・・には”ＤＤ
側電源線６３□ 。
６３８．・・・を、これらと左右対称ノぐターンのセル
列６１２ｐ”４’・・・にはｖ８Ｂ側電源線６２□。
列６１２ｐ”４’・・・にはｖ８Ｂ側電源線６２□。
６２４ 、・・・をそれぞれセル列方向に走らせ、とれ
らの電源線から横方向に導出させた枝配線によシそれぞ
れ隣接するセル列の必要な基本セルに電源を供給する。
らの電源線から横方向に導出させた枝配線によシそれぞ
れ隣接するセル列の必要な基本セルに電源を供給する。
第２０図は更に第１９図の変形例であシ、横方向に導出
する枝配線をセル列の上下に隣接する基本セルの境界上
をはわせ、一つの枝配線から上下の基本セルに同時に電
源を供給するようにしたものである。これを更に発展さ
せれば、第２１図に示すように横方向に導出する枝配線
を半分に減らすことも可能である。
する枝配線をセル列の上下に隣接する基本セルの境界上
をはわせ、一つの枝配線から上下の基本セルに同時に電
源を供給するようにしたものである。これを更に発展さ
せれば、第２１図に示すように横方向に導出する枝配線
を半分に減らすことも可能である。
また以上の説明では、ｐウェル方式のＣＭＯ８を専ら例
示したが、本発明はｎウェル方式やツィンタゾ方式のＣ
ＭＯ８を用いた場合にも同様に適用することができる。
示したが、本発明はｎウェル方式やツィンタゾ方式のＣ
ＭＯ８を用いた場合にも同様に適用することができる。
第１図は従来のダートアレイにおけるマスターチップの
概略パターンを示す図、第２図はＣＭＯＳを用いた基本
セルの構成例を示す図、第３図はその基本セルの等価回
路図、第４図は同じくその基本セルを用いて２人力ＮＯ
Ｒダートを構成したマクロセルの配線を示す図、第５図
はそのマクロセルの等価回路図、第６図は従来の基本セ
ルでのＣＭＯＳ構造を示す図、第７図はそのＣＭＯ８構
造のラッチアップ現象を説明するだめの寄生トランジス
タ回路を示す図、第８図は本発明の一実施例の基本セル
におけるＣＭＯ８構造を示す図、第９図は従来の基本セ
ル構造でセル列間を詰めたセル列の配置を示す図、第１
０図は本発明の実施例に用いる基本セル構造でセル列間
を詰めだセル列の配置を示す図、第１１図は本発明の一
実施例におけるセル列の配置を示す図、第１２図はその
隣接するセル列間の二つの基本セル部分の具体的なパタ
ーン例を示す図、第１３図はこの実施例で用いる２人力
ＮＯＲダートの等価回路図、第１４図はこのＮＯＲゲー
トを従来方式によ多構成したパターンを示す図、第１５
図はこの実施例によ多構成したパターンを示す図、第１
６図と第１７図は上記第１４図と第１５図の使用トラン
ジスタ分布を示す図、第１８図はこの実施例によ尋ＮＯ
ＲダートとＮＡＮＤゲートを隣接配置したときの使用ト
ランジスタ分布を示す図、第１９図〜第２１図は第１１
図の電源配線を変形した実施例を示す図である。 ３１・・・ｎ型Ｓｔ基板、３２・・・ｐウェル、３３・
・・層層（ソース）、３４・・・ｐ＋層（電源線コンタ
クト領域）、３５・・・ｐ＋層（ソース）、３６・・・
層層（電源線コンタクト領域） 、６１ （６１１）
６１２＋・・・）・・・セル列、θ２ （６２１＋ ６
２２ ＋・・・）・・・電源ａ（Ｖ８８）、６３ （６
３１，６３□、’・）・・・電源線（ｖＤＤ）、６４・
・・ｐウェル、６５・・・第１層金属配線、６６・・・
第２層金属配線、６７□ 。 ６７□・・・第３層金属配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 １ζ 第５図 ＶＳＳ ＶＤＤ ｏｕｔ 第６図 第７図 第８図 第１６図 第１７図 第１９図 第２０図 第２１図
概略パターンを示す図、第２図はＣＭＯＳを用いた基本
セルの構成例を示す図、第３図はその基本セルの等価回
路図、第４図は同じくその基本セルを用いて２人力ＮＯ
Ｒダートを構成したマクロセルの配線を示す図、第５図
はそのマクロセルの等価回路図、第６図は従来の基本セ
ルでのＣＭＯＳ構造を示す図、第７図はそのＣＭＯ８構
造のラッチアップ現象を説明するだめの寄生トランジス
タ回路を示す図、第８図は本発明の一実施例の基本セル
におけるＣＭＯ８構造を示す図、第９図は従来の基本セ
ル構造でセル列間を詰めたセル列の配置を示す図、第１
０図は本発明の実施例に用いる基本セル構造でセル列間
を詰めだセル列の配置を示す図、第１１図は本発明の一
実施例におけるセル列の配置を示す図、第１２図はその
隣接するセル列間の二つの基本セル部分の具体的なパタ
ーン例を示す図、第１３図はこの実施例で用いる２人力
ＮＯＲダートの等価回路図、第１４図はこのＮＯＲゲー
トを従来方式によ多構成したパターンを示す図、第１５
図はこの実施例によ多構成したパターンを示す図、第１
６図と第１７図は上記第１４図と第１５図の使用トラン
ジスタ分布を示す図、第１８図はこの実施例によ尋ＮＯ
ＲダートとＮＡＮＤゲートを隣接配置したときの使用ト
ランジスタ分布を示す図、第１９図〜第２１図は第１１
図の電源配線を変形した実施例を示す図である。 ３１・・・ｎ型Ｓｔ基板、３２・・・ｐウェル、３３・
・・層層（ソース）、３４・・・ｐ＋層（電源線コンタ
クト領域）、３５・・・ｐ＋層（ソース）、３６・・・
層層（電源線コンタクト領域） 、６１ （６１１）
６１２＋・・・）・・・セル列、θ２ （６２１＋ ６
２２ ＋・・・）・・・電源ａ（Ｖ８８）、６３ （６
３１，６３□、’・）・・・電源線（ｖＤＤ）、６４・
・・ｐウェル、６５・・・第１層金属配線、６６・・・
第２層金属配線、６７□ 。 ６７□・・・第３層金属配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 １ζ 第５図 ＶＳＳ ＶＤＤ ｏｕｔ 第６図 第７図 第８図 第１６図 第１７図 第１９図 第２０図 第２１図
Claims (1)
- （１）半導体基板にＣＭＯ８構造の複数の基本セルから
なるセル列を複数個配列形成してマスターチップとし、
必要な配線を施して所望の機能回路を構成する半導体集
積回路において、隣接するセル列間で基本セルを対称的
／４ターンとして複数個のセル列を密に配列し、電源線
を前記セル列方向に配設し、この電源線を含めて配線層
を三層以上の多層構造とすると共に、互いに隣接するセ
ル列の間で基本セルを組合せて構成したマクロセルを含
むことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231881A JPH073863B2 (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
| DE8484301523T DE3474485D1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
| EP19840301523 EP0119059B1 (en) | 1983-03-09 | 1984-03-07 | Semiconductor integrated circuit with gate-array arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231881A JPH073863B2 (ja) | 1983-12-08 | 1983-12-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123042A true JPS60123042A (ja) | 1985-07-01 |
| JPH073863B2 JPH073863B2 (ja) | 1995-01-18 |
Family
ID=16930482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231881A Expired - Lifetime JPH073863B2 (ja) | 1983-03-09 | 1983-12-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073863B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272157A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体集積回路 |
| JPH01144670A (ja) * | 1987-08-04 | 1989-06-06 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JPH0536912A (ja) * | 1991-07-26 | 1993-02-12 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP2008078508A (ja) * | 2006-09-22 | 2008-04-03 | Toshiba Corp | 半導体集積回路及び半導体集積回路の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 | ||
| JPS58137230A (ja) * | 1982-02-09 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓマスタ・スライスｌｓｉ |
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-12-08 JP JP58231881A patent/JPH073863B2/ja not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
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| JPH073863B2 (ja) | 1995-01-18 |
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