JPH0114704B2 - - Google Patents
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- JPH0114704B2 JPH0114704B2 JP57019895A JP1989582A JPH0114704B2 JP H0114704 B2 JPH0114704 B2 JP H0114704B2 JP 57019895 A JP57019895 A JP 57019895A JP 1989582 A JP1989582 A JP 1989582A JP H0114704 B2 JPH0114704 B2 JP H0114704B2
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000011295 pitch Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、大規模論理LSIの階層的なレイアウ
ト設計に好適な半導体装置に関するものである。
ト設計に好適な半導体装置に関するものである。
従来、半導体装置の配置・配線設計は人手に頼
つて行なわれて来たが、素子技術の微細化が進む
に従い、１チツプに搭載し得るゲート規模が年々
増加の一途をたどつているために、設計期間の著
しい増大を招来している。ランダムロジツクを構
成する数万〜数十万のトラジスタを１点の誤りも
なく相互に接続し、所望の電気特性を満たし、か
つチツプ面積を最小化するように配置・配線設計
することは、人手主体では天文学的な設計工数を
要し、最早事実上不可能といえる。
つて行なわれて来たが、素子技術の微細化が進む
に従い、１チツプに搭載し得るゲート規模が年々
増加の一途をたどつているために、設計期間の著
しい増大を招来している。ランダムロジツクを構
成する数万〜数十万のトラジスタを１点の誤りも
なく相互に接続し、所望の電気特性を満たし、か
つチツプ面積を最小化するように配置・配線設計
することは、人手主体では天文学的な設計工数を
要し、最早事実上不可能といえる。
このため、PLA、ROMなどレギユラな論理構
造、図形構造を有するロジツクの流入がはかられ
ているが、冗長性が大きいことおよび適用範囲が
限られること等の欠点がある。他方、別の解決法
として配置・配線設計の自動化が進められている
が、集積度その他の設計品質面で極めて不十分で
ある。
造、図形構造を有するロジツクの流入がはかられ
ているが、冗長性が大きいことおよび適用範囲が
限られること等の欠点がある。他方、別の解決法
として配置・配線設計の自動化が進められている
が、集積度その他の設計品質面で極めて不十分で
ある。
本発明はこのような状況に鑑みてなされたもの
であり、その目的は、高性能・高集積度の半導体
装置の設計を短い期間で行なうために、配置・配
線の自動設計に好適なブロツク分割および構成法
を適用した半導体装置を提供することにある。
であり、その目的は、高性能・高集積度の半導体
装置の設計を短い期間で行なうために、配置・配
線の自動設計に好適なブロツク分割および構成法
を適用した半導体装置を提供することにある。
このような目的を達成するために、本発明は、
単位論理セルを１次元的に直接連ねてなるセル列
を同数含むブロツクを上記セル列と同方向に連ね
たブロツク列を設けたものである。
単位論理セルを１次元的に直接連ねてなるセル列
を同数含むブロツクを上記セル列と同方向に連ね
たブロツク列を設けたものである。
即ち、論理機能の異なる複数の単位論理セルの
集合体によつて構成される論理回路を集積化半導
体装置として実現する際、これをｎ個のブロツク
に分割後、当該ブロツク群を合成する手法による
いわゆる階層的設計法の適用において、セル列数
の等しい一連のブロツクからなるブロツク列を配
置したものである。以下、実施例を用いて本発明
を詳細に説明する。
集合体によつて構成される論理回路を集積化半導
体装置として実現する際、これをｎ個のブロツク
に分割後、当該ブロツク群を合成する手法による
いわゆる階層的設計法の適用において、セル列数
の等しい一連のブロツクからなるブロツク列を配
置したものである。以下、実施例を用いて本発明
を詳細に説明する。
第１図は、本発明の第１の実施例を示す平面構
成図である。同図において、半導体チツプ１は、
それぞれ複数の単位論理セルｃからなるブロツク
b1〜b14を１次的に連れてなる複数（この場合３
列）のブロツク列B1〜B3によつて構成される。
各ブロツクb1〜b14において、前記単位論理セル
ｃは、それぞれ上記ブロツク列と同方向に延在す
る複数のセル列Ｃを構成し、かつそのセル列Ｃが
各ブロツクについてすべて等しいｉ列となるよう
に配列してある。
成図である。同図において、半導体チツプ１は、
それぞれ複数の単位論理セルｃからなるブロツク
b1〜b14を１次的に連れてなる複数（この場合３
列）のブロツク列B1〜B3によつて構成される。
各ブロツクb1〜b14において、前記単位論理セル
ｃは、それぞれ上記ブロツク列と同方向に延在す
る複数のセル列Ｃを構成し、かつそのセル列Ｃが
各ブロツクについてすべて等しいｉ列となるよう
に配列してある。
ここで、各セル列を構成するセルとしては、例
えば相補型MOS回路では、第２図に示すように
ｎチヤンネルトランジスタ２およびｐチヤンネル
トランジスタ３をゲート金属４が共通になるよう
に連ねて配置し、かつゲート幅を規格化長にした
ものを用い、電源線VDDおよびVSSを各セルにつ
いて共通な座標位置に設定しておく。こうするこ
とにより、各セルを横に連ねて第１図に示すよう
なセル列Ｃを構成した場合、電源線は自動的に接
続されることとなる。
えば相補型MOS回路では、第２図に示すように
ｎチヤンネルトランジスタ２およびｐチヤンネル
トランジスタ３をゲート金属４が共通になるよう
に連ねて配置し、かつゲート幅を規格化長にした
ものを用い、電源線VDDおよびVSSを各セルにつ
いて共通な座標位置に設定しておく。こうするこ
とにより、各セルを横に連ねて第１図に示すよう
なセル列Ｃを構成した場合、電源線は自動的に接
続されることとなる。
また、各セルの横幅は、製造プロセスによつて
規定される設計規則の単位であるピツチの概念で
律則できるように構成できる。例えば、インバー
タ回路は２ピツチ、２入力NAND回路は３ピツ
チで表わせる。第２図は４入力NAND回路で４
ピツチである。半導体チツプ１に搭載される論理
回路を構成するセル列の横方向のピツチ数をＮ
（１以上の整数）とすると、これをピツチ数が互
にほぼ等しいnB個の一連のブロツクに分割したと
すれば、１個のブロツク当りに含まれるセルの全
ピツチ数はＮ／nB（１以上の整数）で表わされ、
更に、各ブロツク内のセル列数を踏しくｉ列とす
れば１セル列当りのピツチ数はＮ／ｉ×nBとな
る。
規定される設計規則の単位であるピツチの概念で
律則できるように構成できる。例えば、インバー
タ回路は２ピツチ、２入力NAND回路は３ピツ
チで表わせる。第２図は４入力NAND回路で４
ピツチである。半導体チツプ１に搭載される論理
回路を構成するセル列の横方向のピツチ数をＮ
（１以上の整数）とすると、これをピツチ数が互
にほぼ等しいnB個の一連のブロツクに分割したと
すれば、１個のブロツク当りに含まれるセルの全
ピツチ数はＮ／nB（１以上の整数）で表わされ、
更に、各ブロツク内のセル列数を踏しくｉ列とす
れば１セル列当りのピツチ数はＮ／ｉ×nBとな
る。
このように配列した同数のセル列によつて構成
された各ブロツクは、図形上ほぼ等価な関係にあ
るため、接続関係が最適になるように各ブロツク
の位置関係を決め、また自由に相互入替を行なう
ことができ、面積の最小化ないしは論理上のクリ
テイカルパスの最小化による動作の改善が容易に
行なえる。また、１次元割当アルゴリズムに基本
を置く自動配置・配線設計に容易に適用し得る。
された各ブロツクは、図形上ほぼ等価な関係にあ
るため、接続関係が最適になるように各ブロツク
の位置関係を決め、また自由に相互入替を行なう
ことができ、面積の最小化ないしは論理上のクリ
テイカルパスの最小化による動作の改善が容易に
行なえる。また、１次元割当アルゴリズムに基本
を置く自動配置・配線設計に容易に適用し得る。
第３図は、本発明の第２の実施例を示す平面構
成図である。この例では各ブロツクを構成するセ
ル列は、各ブロツク列ごとに等しくなるように配
列してある。即ち、ブロツク列B1を構成するブ
ロツクb1〜b4においては各ブロツクのセル列数は
ｉであり、ブロツク列B2を構成するブロツクb5
〜b10においてはｊ、ブロツク列B3を構成するブ
ロツクb11〜b15においてはｋである。この場合に
は、各ブロツク列においては各ブロツクはほぼ等
価な関係にあるため、各ブロツク列内での配置お
よび入替えが自由に行なえ、その範囲内において
前述した実施例と同様の効果を得ることができ
る。例えば機能上近くに置きたいブロツクによつ
て各ブロツク列を構成するような場合に有効であ
る。
成図である。この例では各ブロツクを構成するセ
ル列は、各ブロツク列ごとに等しくなるように配
列してある。即ち、ブロツク列B1を構成するブ
ロツクb1〜b4においては各ブロツクのセル列数は
ｉであり、ブロツク列B2を構成するブロツクb5
〜b10においてはｊ、ブロツク列B3を構成するブ
ロツクb11〜b15においてはｋである。この場合に
は、各ブロツク列においては各ブロツクはほぼ等
価な関係にあるため、各ブロツク列内での配置お
よび入替えが自由に行なえ、その範囲内において
前述した実施例と同様の効果を得ることができ
る。例えば機能上近くに置きたいブロツクによつ
て各ブロツク列を構成するような場合に有効であ
る。
第４図は本発明の第３の実施例を示す平面構成
図である。この例においても、チツプ１はそれぞ
れ同数のセル列Ｃからなる一連のブロツクb3〜
b5，b6〜b10，b12〜b15によつて構成されるブロツ
ク列B1，B2，B3を有しているが、更にこれらの
ブロツク列に含まれないブロツクをも有してい
る。即ち、上記ブロツク列B1を上下に２分割す
る形でブロツクb1，b2が、また、ブロツク列B2
およびB3にまたがる形でブロツクb11が配設され
ている。ここで、上記ブロツクb1およびb2のセル
列数の総和は、ブロツク列B1を構成する他のブ
ロツクのセル列数に等しいｉ列であり、また、ブ
ロツクb11のセル列数はブロツク列B2およびB3を
構成するブロツクのセル列数の総和ｊ＋ｋ列に等
しい。このように対象とする全配置・配線領域に
対してセル列数の過不足が生じないことを条件に
個々のブロツクを構成するセル列数に更に自由度
を持たせることにより、面積最小化、論理上のク
リテイカルパス最小化に一層大きな効果を発揮す
る。
図である。この例においても、チツプ１はそれぞ
れ同数のセル列Ｃからなる一連のブロツクb3〜
b5，b6〜b10，b12〜b15によつて構成されるブロツ
ク列B1，B2，B3を有しているが、更にこれらの
ブロツク列に含まれないブロツクをも有してい
る。即ち、上記ブロツク列B1を上下に２分割す
る形でブロツクb1，b2が、また、ブロツク列B2
およびB3にまたがる形でブロツクb11が配設され
ている。ここで、上記ブロツクb1およびb2のセル
列数の総和は、ブロツク列B1を構成する他のブ
ロツクのセル列数に等しいｉ列であり、また、ブ
ロツクb11のセル列数はブロツク列B2およびB3を
構成するブロツクのセル列数の総和ｊ＋ｋ列に等
しい。このように対象とする全配置・配線領域に
対してセル列数の過不足が生じないことを条件に
個々のブロツクを構成するセル列数に更に自由度
を持たせることにより、面積最小化、論理上のク
リテイカルパス最小化に一層大きな効果を発揮す
る。
更に第５図は、本発明の第４の実施例を示す平
面構成図である。この例では、一部にRAM、
ROM、PLA等のレギユラ構造を有するブロツク
b6，b12を含んでいる。このようにランダムロジ
ツクからなるブロツクと異なり、セル列数を一義
的に定義できないブロツクを含む場合でも、これ
らを他のランダムロジツクによつて構成されたブ
ロツクと同列に配置することは一向に差支えな
い。
面構成図である。この例では、一部にRAM、
ROM、PLA等のレギユラ構造を有するブロツク
b6，b12を含んでいる。このようにランダムロジ
ツクからなるブロツクと異なり、セル列数を一義
的に定義できないブロツクを含む場合でも、これ
らを他のランダムロジツクによつて構成されたブ
ロツクと同列に配置することは一向に差支えな
い。
なお、上述した第１〜第４の実施例において
は、いずれもそれぞれ一連のブロツクからなる複
数のブロツク列を備え、かつ各ブロツクを構成す
るセル列を上記ブロツク列を構成する各ブロツク
にまたがつて横方向に揃えて設けている。従つ
て、各ブロツク列内において、最適化したブロツ
クを初期値としてブロツク間の接続の最適化が容
易に行なえると共に、その場合、ブロツク間配線
をブロツク内配線と区別せずに一括して行なうこ
とができる。即ち、トータルとしての最適化が行
なえるため、自動配置・配線でも容易に集積度を
向上させることができる。
は、いずれもそれぞれ一連のブロツクからなる複
数のブロツク列を備え、かつ各ブロツクを構成す
るセル列を上記ブロツク列を構成する各ブロツク
にまたがつて横方向に揃えて設けている。従つ
て、各ブロツク列内において、最適化したブロツ
クを初期値としてブロツク間の接続の最適化が容
易に行なえると共に、その場合、ブロツク間配線
をブロツク内配線と区別せずに一括して行なうこ
とができる。即ち、トータルとしての最適化が行
なえるため、自動配置・配線でも容易に集積度を
向上させることができる。
以上説明したように、本発明によれば、階層的
なレイアウト設計手法の適用において、ブロツク
配置上の柔軟性が高く、かつブロツク構成が容易
となり、自動設計への適合性が大きいため、高集
積度・高品質の大規模論理LSIの設計が容易に行
なえるという優れた効果を有する。
なレイアウト設計手法の適用において、ブロツク
配置上の柔軟性が高く、かつブロツク構成が容易
となり、自動設計への適合性が大きいため、高集
積度・高品質の大規模論理LSIの設計が容易に行
なえるという優れた効果を有する。
第１図は本発明の一実施例を示す平面構成図、
第２図はそのセルの一例を示す平面構成図、第３
図〜第５図はそれぞれ本発明の他の実施例を示す
平面構成図である。 １……半導体チツプ、b1〜b15……ブロツク、
B1〜B3……ブロツク列、ｃ……セル、Ｃ……セ
ル列。
第２図はそのセルの一例を示す平面構成図、第３
図〜第５図はそれぞれ本発明の他の実施例を示す
平面構成図である。 １……半導体チツプ、b1〜b15……ブロツク、
B1〜B3……ブロツク列、ｃ……セル、Ｃ……セ
ル列。
Claims (1)
- 【特許請求の範囲】 １ それぞれ複数の単位論理セルからなるブロツ
クを１次元的に直接連ねてなるブロツク列を複数
備え、前記各ブロツクを構成する単位論理セルは
前記ブロツク列と同方向に延在する複数のセル列
を構成し、かつ当該セル列の数は同一ブロツク列
に属するすべてのブロツクについて等しいことを
特徴とする半導体装置。 ２ セル列の数は各ブロツク列に属するすべての
ブロツクについて等しいことを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989582A JPS58137229A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989582A JPS58137229A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137229A JPS58137229A (ja) | 1983-08-15 |
| JPH0114704B2 true JPH0114704B2 (ja) | 1989-03-14 |
Family
ID=12011928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989582A Granted JPS58137229A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137229A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182041A3 (en) * | 1984-11-15 | 1988-08-03 | International Business Machines Corporation | Integrated circuit chip with "bit-stacked" functional blocks |
| JPS6314465A (ja) * | 1986-07-04 | 1988-01-21 | Matsushita Electronics Corp | 集積回路のレイアウト処理方法 |
| US5045913A (en) * | 1990-01-29 | 1991-09-03 | International Business Machines Corp. | Bit stack compatible input/output circuits |
| US4988636A (en) * | 1990-01-29 | 1991-01-29 | International Business Machines Corporation | Method of making bit stack compatible input/output circuits |
| US5073729A (en) * | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
| JPS57192061A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-02-09 JP JP1989582A patent/JPS58137229A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112062A (en) * | 1980-12-05 | 1982-07-12 | Cii | High density integrated circuit device |
| JPS57192061A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137229A (ja) | 1983-08-15 |
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