JPH0358540B2 - - Google Patents

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JPH0358540B2
JPH0358540B2 JP58210274A JP21027483A JPH0358540B2 JP H0358540 B2 JPH0358540 B2 JP H0358540B2 JP 58210274 A JP58210274 A JP 58210274A JP 21027483 A JP21027483 A JP 21027483A JP H0358540 B2 JPH0358540 B2 JP H0358540B2
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JP
Japan
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power supply
basic cell
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output
ground
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JP58210274A
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JPS60101951A (ja
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Juji Kitamura
Ichiro Nakamu
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Sanyo Electric Co Ltd
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Sanyo Electric Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
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Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は半導体構成のゲートアレイに関する。
(ロ) 従来技術 一般にゲートアレイは製造面に於いてセミカス
タム方式のLSIであつて、一定数のトランジスタ
からなる多数の基本セルおよび入力出力セルが未
結線の状態で規則正しく並べられたマスタチツプ
の上に、ロジツクを実現するための配線パターン
とコンタクトパターンを形成して、ユーザ専用の
LSIを実現するものである。
第１図ａ，ｂに斯様なゲートアレイチツプの平
面模式図、及びそのＢ箇所の要部拡大図を示す。
第１図ａに於いて、１は一定数のトランジスタか
らなる基本セルであり、該基本セル１…を数十個
水平方向に配置した基本セル列１０が複数本並列
配置されている。２は特定数のトランジスタから
なる入出力セルであり、該入出力セル２はチツプ
の周辺部に沿つて上記基本セル列１０を取り囲ん
で垂直方向及び水平方向に夫々密接に配列されて
おり、垂直列の各入出力セル２…と各基本セル列
１０…とが同一ピツチで配列されている。而し
て、各基本セル１，１…への電源の供給は、同図
ｂに示す如く、電源電圧から外部から給電されて
いる垂直方向の各入出力セル２…に設けられた電
源端子PDDとアース端子PSSとから夫々水平方
向に電源線VDDとアース線VSSとが基本セル列
１０上に延在されており、この電源線VDD及び
アース線VSSが電源電圧を必要とする基本セル
１′，１′に電源コンタクトＤ及びアースコンタク
トＳにて結線されいる。
斯様なゲートアレイは、総ゲート数が増加する
と、チツプサイズが異なるばかりか、基本セル列
１０間の接続配線数が多くなる事が予想される為
に基本セル列１０間の間隔Ｗを広く設定しなけれ
ばならない。ところが、電源線VDD及びアース
線VSSがコンピユータの自動配線により設計さ
れることから、基本セル列と入出力セルとが第１
図の如く１対１或いは簡単な整数比で対応するよ
うに構成されるので、基本セル列１０間の間隔Ｗ
を大きくすると、第２図に示す如くこの各基本セ
ル列１０に対応する入出力セル２…間に不要なス
ペースＸが生じ、結果的にチツプサイズを無駄に
大型化する欠点があつた。又、逆に、総ゲート数
が減少すると、基本セル列１０間の接続配線数が
少なくなる事が予想されるにもかかわらず、入出
力セル２の垂直方向の巾が固定である為に、上記
基本セル列１０間の間隔Ｗを狭く設定する事がで
きず、やはり、無駄なスペースが生じる欠点があ
つた。
(ハ) 発明の目的 本発明は上述の欠点を解消する事を目的とし、
総ゲート数に依らず、無駄なスペースの低減を図
つたゲートアレイを提供するものである。
(ニ) 発明の構成 本発明のゲートアレイは、電源電圧が給電され
ている各入出力セルと基本セル列の端部との間隔
に電源母線及びアース母線を延在せしめ、各入出
力セルからこれ等電源母線及びアース母線を介し
て基本セル列に給電するものである。
(ホ) 実施例 第３図に本発明のゲートアレイの一実施例を示
す。尚、本実施例に於いては説明の簡略化の為に
28ゲートを例示している。また図中の黒丸はコン
タクトを示している。同図に於いて、１…，２
…，１０…は、第１図と同様に基本セル、入出力
セル、及び基本セル列を示しており、本実施例の
ゲートアレイが従来のそれと異なる所は、複数本
の基本セル列１０の周囲を取り囲む入出力セル２
…と、この基本セル列１０…との間にやはりこの
複数本の基本セル列１０…取り囲む電源母線３と
アース母線４とを並設した点にある。
即ち、本実施例のゲートアレイに於いては、４
本の基本セル列１０…の上下左右の各水平垂直辺
には夫々密接配列した３個の入出力セル２，２，
２からなる垂直列が設けられており、この垂直列
の各入出力セル２，２，２の電源端子PDDから
上記電源母線３に水平方向に延在した電源線
VDDを接続すると共に、そのアース端子PSSか
ら上記アース母線４に水平方向に延在したアース
線VSSを接続している。一方、水平方向の各入
出力セル２，２，２の電源端子PDD及びアース
端子PSSからも上記電源母線３、及びアース母線
４に垂直方向に延在した電源線VDD及びアース
線VSSが接続されている。そして、各基本セル
列１０…上に水平方向に延在して電源電圧を必要
とする基本セル１′の電源コンタクトＤにて接続
された水平電源線V′DD両端が左右両側の垂直方
向の上記電源母線３にコンタクト結合され、同じ
く該水平電源線V′DDと並行に各基本セル列１０
…上に水平方向に延在して電源電圧を必要とする
基本セル１′のアークコンタクトＳにて接続され
た水平アース電源線V′SSの両端が左右両側の垂
直方向の上記アース母線４にコンタクト結合され
ている。
斯る構成のゲートアレイに於いては、各入出力
セル２，２…からの電源電圧が一担電源母線３、
アース母線４間に供給された上で、各水平電源線
V′DD及び水平アース線V′SSを介して各基本セル
列１０…の基本セル１′…に給電される事となる
ので、基本セル列１０のピツチＬを入出力セル２
の垂直方向の幅Ｍに対して任意の比率で設定する
ことができ、例えば第３図の実施例の如く、基本
セル列１０を幅Ｍより狭いピツチで配置するとが
できる。従つて、ゲート数の比較的少ない小規模
のゲートアレイに於いても、配線領域となる基本
セル列１０の間の領域に無駄なスペースが生じる
事はない。
(ヘ) 発明の効果 本発明のゲートアレイは、電源電圧が給電され
ている各入出力セルと基本セル列の端部との間隔
に電源母線及びアース母線を延在せしめ、各入出
力セルからこれ等電源母線及びアース母線を介し
て基本セル列に給電するものであるので、各入出
力セルから直接各基本セル列への給電を行なつて
いた従来のゲートアレイとは異なり、入出力セル
を密接配置しておきながら総ゲート数に応じて基
本セル列間の配線領域の間隔を可変設定する事が
できる。従つて、予じめ固定されたパターンの入
出力セルと基本セルとを用いて、無駄なスペース
を設ける事なく小規模から大規模までの各種のゲ
ートアレイを実現する事が可能となり、ゲートア
レイの設計の大巾な簡略化が図れる。
【図面の簡単な説明】
第１図ａ，ｂは従来のゲートアレイの平面模式
図、及び要部拡大図、第２図は従来の他のゲート
アレイの要部拡大図、第３図は本発明のゲートア
レイの一実施例の平面図である。 １……基本セル、２……入出力セル、３……電
源母線、４……アース母線、１０……基本セル
列。

Claims (1)

    【特許請求の範囲】
  1. １ 一定数のトランジスタからなる基本セルを複
    数個水平方向に配列した基本セル列を複数本並列
    配設すると共に、各基本セルに電源電圧を供給す
    るための電源端子及びアース端子を有する入出力
    セルを上記基本セル列の配列方向に対応して複数
    個垂直方向に配置してなる半導体構成のゲートア
    レイに於いて、上記基本セル列の端部と上記入出
    力セルとの間に垂直方向に延在する電源母線及び
    アース母線を並設し、この電源母線及びアース母
    線を介して上記入出力セルの電源端子及びアース
    端子から上記入出力セルの幅とは異なるピツチで
    配列された基本セル列に電源電位を供給すること
    を特徴とするゲートアレイ。
JP58210274A 1983-11-08 1983-11-08 ゲ−トアレイ Granted JPS60101951A (ja)

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US07/183,426 US4811073A (en) 1983-11-08 1988-04-18 Gate array arrangement

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JP24774890A Division JPH063828B2 (ja) 1990-09-17 1990-09-17 ゲートアレイ

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JPS60101951A JPS60101951A (ja) 1985-06-06
JPH0358540B2 true JPH0358540B2 (ja) 1991-09-05

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