JPS6221240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6221240A JPS6221240A JP60159854A JP15985485A JPS6221240A JP S6221240 A JPS6221240 A JP S6221240A JP 60159854 A JP60159854 A JP 60159854A JP 15985485 A JP15985485 A JP 15985485A JP S6221240 A JPS6221240 A JP S6221240A
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- JP
- Japan
- Prior art keywords
- ram
- macro
- gate array
- logic
- holes
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＲＡＭとロジックのゲートアレイに使用しないＲＡＭマ
クロが存在する場合に、Ｉ？ＡＭマクロの電源を切り、
消費電力の節減を可能にする。
クロが存在する場合に、Ｉ？ＡＭマクロの電源を切り、
消費電力の節減を可能にする。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、ＲＡＭとロジックによって構成さ・れる
ゲートアレイにおいて、使用しないＲＡＭマクロへの電
源線の接続を形成することなく、それによって消費電力
の節減を図り、かつ、特別のノイズ対策をなす必要を省
くものである。
詳しく言えば、ＲＡＭとロジックによって構成さ・れる
ゲートアレイにおいて、使用しないＲＡＭマクロへの電
源線の接続を形成することなく、それによって消費電力
の節減を図り、かつ、特別のノイズ対策をなす必要を省
くものである。
マスタースライス方式は製造工程の一部を変えて別品種
のカスタムＬＳＩを作る方式で、ゲートアレイは品種ご
とに異なる工程として配線工程を採用して、回路形成の
自由度が大きく、プロセスのほぼ最終工程で能率が良い
などの利点を生かしたセミカスタムＬＳＩである。ゲー
トア・レイなる名称は、最も簡単な論理回路であるＮＡ
ＮＤ−？） ＮＯＲを基本ゲートとし、これらが半導体
チップ上に配列（アレイ）されていることによるもので
あり、基本ゲートを相互に配線することにより、顧客（
カスタマ）専用のランダム論理ＬＳＩを作るものである
。
のカスタムＬＳＩを作る方式で、ゲートアレイは品種ご
とに異なる工程として配線工程を採用して、回路形成の
自由度が大きく、プロセスのほぼ最終工程で能率が良い
などの利点を生かしたセミカスタムＬＳＩである。ゲー
トア・レイなる名称は、最も簡単な論理回路であるＮＡ
ＮＤ−？） ＮＯＲを基本ゲートとし、これらが半導体
チップ上に配列（アレイ）されていることによるもので
あり、基本ゲートを相互に配線することにより、顧客（
カスタマ）専用のランダム論理ＬＳＩを作るものである
。
本発明は、かかるゲートアレイがＲＡＭとロジックで第
１図に示す如く構成されたものに関する。なお第１図に
おいて、１２ａ、 １２ｂ、 １２ｃ、 １２ｄはＲＡ
Ｍ ７クロｆｌ）、 ｌ？ＡＭマクロ（２）、Ｉ？ＡＭ
マクロ（３１，ＲＡＭマクロ（４）、１３はゲートマク
ロを示す。
１図に示す如く構成されたものに関する。なお第１図に
おいて、１２ａ、 １２ｂ、 １２ｃ、 １２ｄはＲＡ
Ｍ ７クロｆｌ）、 ｌ？ＡＭマクロ（２）、Ｉ？ＡＭ
マクロ（３１，ＲＡＭマクロ（４）、１３はゲートマク
ロを示す。
第１図に示すＩ？ＡＭ ／ロジック構成は前記したゲー
トアレイの大規模になったもので、ロジックの内にＲＡ
Ｍを配置し、周辺のゲートと結合して所望の操作をなす
ものである。
トアレイの大規模になったもので、ロジックの内にＲＡ
Ｍを配置し、周辺のゲートと結合して所望の操作をなす
ものである。
第１図のＲＡＭ ／ロジックにおいて、従来はＲＡＭが
使用されているか否かにかかわりな（電流を流し放しに
してＲＡＭに電流を供給してきた。
使用されているか否かにかかわりな（電流を流し放しに
してＲＡＭに電流を供給してきた。
図において、１４は電源パッド、１５は接地用パッドで
あって、これらのパッドから電源線１６と接地線１７が
延びる状態が模式的に示される。
あって、これらのパッドから電源線１６と接地線１７が
延びる状態が模式的に示される。
第２図に第１図の装置の一部が断面図で示され、図にお
いて、１８は内部配線層（素子相互接続配線）であって
、それは半導体チップのバルクに形成されたトランジス
タ１９を相互接続するための配線である。
いて、１８は内部配線層（素子相互接続配線）であって
、それは半導体チップのバルクに形成されたトランジス
タ１９を相互接続するための配線である。
従来、デー１−アレイの配線は第２図に示される如く多
層配線構造となっていて、電源線１６、接地線１７と内
部配線層とは眉間絶縁膜２０で絶縁されている。そして
、電源線１６と接地線Ｉ７とを内部配線層１８に接続す
るにはスルーホール２Ｉを用いるが、そのためにはマス
クを用いて眉間絶縁膜２０にスルーホールを作り、この
スルーホールを埋める如くに電源線１６、接地線１７を
形成しこれらの線と内部配線層とを接続する。
層配線構造となっていて、電源線１６、接地線１７と内
部配線層とは眉間絶縁膜２０で絶縁されている。そして
、電源線１６と接地線Ｉ７とを内部配線層１８に接続す
るにはスルーホール２Ｉを用いるが、そのためにはマス
クを用いて眉間絶縁膜２０にスルーホールを作り、この
スルーホールを埋める如くに電源線１６、接地線１７を
形成しこれらの線と内部配線層とを接続する。
前記した如くにＲＡＭに常時電流を供給することは、無
駄な電力を消費する問題があることに加え、入力端子と
出力端子にそれぞれ処理を行っておかないと回路的に不
安定になることが知られている。
駄な電力を消費する問題があることに加え、入力端子と
出力端子にそれぞれ処理を行っておかないと回路的に不
安定になることが知られている。
より具体的に説明すると、これらの端子が発振に似た機
能を発生し、例えば入力端子を開にしておくと、入力端
子にノイズがのったときに回路が誤動作を起し、ノイズ
を増幅し、回路全体にノイズが出るおそれがある。そこ
で、従来はかかるノイズを防止するために特別の予防手
段を施していた。
能を発生し、例えば入力端子を開にしておくと、入力端
子にノイズがのったときに回路が誤動作を起し、ノイズ
を増幅し、回路全体にノイズが出るおそれがある。そこ
で、従来はかかるノイズを防止するために特別の予防手
段を施していた。
使用しないＲＡＭマクロに電流を供給しないために電源
線、接地線を切断することも考えられるが、そうするこ
とは、ゲートアレイのロジック部とＲＡｌ’１部とが電
源線、接地線を共通にしているから実際的でない。
線、接地線を切断することも考えられるが、そうするこ
とは、ゲートアレイのロジック部とＲＡｌ’１部とが電
源線、接地線を共通にしているから実際的でない。
本発明はこのような点に鑑みて創作されたもので、ＲＡ
Ｍとロジックによって構成されるゲートアレイの製造に
おいて、使用しないＲＡＭマクロがある場合には、当該
ＲＡＦＩマクロの電源を切った状態でゲートアレイを形
成する方法を提供することを目的とする。
Ｍとロジックによって構成されるゲートアレイの製造に
おいて、使用しないＲＡＭマクロがある場合には、当該
ＲＡＦＩマクロの電源を切った状態でゲートアレイを形
成する方法を提供することを目的とする。
第１図はＲＡＭとロジックにより構成されたゲートアレ
イの平面図、第３図と第４図は本発明実施例の平面図で
ある。
イの平面図、第３図と第４図は本発明実施例の平面図で
ある。
第１図と第３図および第４図において、使用しないＲＡ
Ｍ ２１ａがある場合には、当該ＲＡＭのための内部配
線層１８と電源線１６および接地線１７とを接続するた
めのスルーホールを形成しないようにするものである。
Ｍ ２１ａがある場合には、当該ＲＡＭのための内部配
線層１８と電源線１６および接地線１７とを接続するた
めのスルーホールを形成しないようにするものである。
第】図においてＲＡＭマクロ（１１１２８を使用しない
場合には、外のバンドすなわち電源パッド１４から供給
する電流を流さないようにする。より具体的に説明する
と、電源が従来例の如く多層配線によって供給される場
合、スルーホールを形成しないようにして当該ＲＡＭへ
の電流の供給を切るものである。
場合には、外のバンドすなわち電源パッド１４から供給
する電流を流さないようにする。より具体的に説明する
と、電源が従来例の如く多層配線によって供給される場
合、スルーホールを形成しないようにして当該ＲＡＭへ
の電流の供給を切るものである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第３図に本発明の一つの実施例が平面図で示され、図で
Ｔ１はエミッタ・カップルド・ロジック（ＥＣＬ））ラ
ンジスタである。図示の例で、ＲＡＭマクロ２１ａを使
用しないことが前取って判明している場合、電源線１６
と接地線１７との接続を、図にＸで示すところで切断し
たい。しかし、電源線と接地線を切断することは前記し
た如く実際的でない点と、電源線１６、接地線１７は第
２図に示す如く多層構造となっていて、内部配線層との
接続はスルーホールを用いて形成される点に鑑み、図に
Ｘで示す部分にスルーホールを形成しないようにするの
である。そのことは、ゲートアレイ用のマスクを作ると
き、スルーホールの抜けたマスク、すなわちスルーホー
ルが形成されないようなマスクを用いることによってな
される。
Ｔ１はエミッタ・カップルド・ロジック（ＥＣＬ））ラ
ンジスタである。図示の例で、ＲＡＭマクロ２１ａを使
用しないことが前取って判明している場合、電源線１６
と接地線１７との接続を、図にＸで示すところで切断し
たい。しかし、電源線と接地線を切断することは前記し
た如く実際的でない点と、電源線１６、接地線１７は第
２図に示す如く多層構造となっていて、内部配線層との
接続はスルーホールを用いて形成される点に鑑み、図に
Ｘで示す部分にスルーホールを形成しないようにするの
である。そのことは、ゲートアレイ用のマスクを作ると
き、スルーホールの抜けたマスク、すなわちスルーホー
ルが形成されないようなマスクを用いることによってな
される。
ゲートアレイのロジック部の作成に際しては、カスタマ
ごとにパターンが異なり、それぞれのカスタマ用にマス
クを用意する。そこで、本発明の方法においては、ある
カスタマについて特定のＲＡＭマスク例えば第１図のＲ
ＡＭマクロ（ＩＨ２ａが使用されないことが判っている
と、そのＲＡＭマクロのためには第２図に示したスルー
ホール２１が形成されないようなマスクを用意する。そ
うなると、内部配線層１日は、電源線１６、接地線１７
のいずれにも接続されないので、結果的には第３図のＸ
印の部分を断線したと同様の効果が得られるのである。
ごとにパターンが異なり、それぞれのカスタマ用にマス
クを用意する。そこで、本発明の方法においては、ある
カスタマについて特定のＲＡＭマスク例えば第１図のＲ
ＡＭマクロ（ＩＨ２ａが使用されないことが判っている
と、そのＲＡＭマクロのためには第２図に示したスルー
ホール２１が形成されないようなマスクを用意する。そ
うなると、内部配線層１日は、電源線１６、接地線１７
のいずれにも接続されないので、結果的には第３図のＸ
印の部分を断線したと同様の効果が得られるのである。
第３図のＥＣＬ回路のためのドライバ回路は第４図に示
され、図において、Ｔ２． Ｔ３はトランジスタ、Ｄｉ
、 Ｄ２はダイオードを示す。ＲＡＭマクロ２１ａに電
流が供給されないようにするには、上記した方法に加え
、第４図の回路においてＸ印を付した部分を切断すれば
よいのであるが、本発明の方法においては、第３図を参
照して説明した場合と同様に、Ｘ印のところにスルーホ
ールを作らないようにする。そのためには、前記したと
同様に、第４図の構造を作るためのマスクにおいて、Ｘ
印のところのスルーホールが抜ける如きマスクを使用す
るのである。
され、図において、Ｔ２． Ｔ３はトランジスタ、Ｄｉ
、 Ｄ２はダイオードを示す。ＲＡＭマクロ２１ａに電
流が供給されないようにするには、上記した方法に加え
、第４図の回路においてＸ印を付した部分を切断すれば
よいのであるが、本発明の方法においては、第３図を参
照して説明した場合と同様に、Ｘ印のところにスルーホ
ールを作らないようにする。そのためには、前記したと
同様に、第４図の構造を作るためのマスクにおいて、Ｘ
印のところのスルーホールが抜ける如きマスクを使用す
るのである。
なお以上においてはＥｃＬを例にとって説明したが、本
発明の通用範囲はその場合に限定されるものでなく、そ
の他の素子が形成され、それへの電流供給を停止する場
合にも及ぶものである。そして、スルーホールの形成も
上記に説明した方法による場合に限られず、その他の方
法で形成される場合にも及ぶ。
発明の通用範囲はその場合に限定されるものでなく、そ
の他の素子が形成され、それへの電流供給を停止する場
合にも及ぶものである。そして、スルーホールの形成も
上記に説明した方法による場合に限られず、その他の方
法で形成される場合にも及ぶ。
以上述べてきたように本発明によれば、ＲＡＭとロジッ
クとからなるゲートアレイにおいて、使用しないＲＡＭ
がある場合に、当該ＲＡＭへの配線を形成しないことに
よって、余分な電力を消費することがなくなり、かつ、
ノイズ防止の処理をすることなしに回路がノイズに対し
保護される効果がある。
クとからなるゲートアレイにおいて、使用しないＲＡＭ
がある場合に、当該ＲＡＭへの配線を形成しないことに
よって、余分な電力を消費することがなくなり、かつ、
ノイズ防止の処理をすることなしに回路がノイズに対し
保護される効果がある。
第１図はｌ？ＡＭとロジックにより構成されるゲートア
レイの平面図、 第２図は第１図のゲートアレイの一部の断面図、第３図
と第４図は本発明実施例の平面図である。 第１図ないし第３図において、 １１は半導体チップ、 １２ａ、、、、、１２ｄはＲＡＩ’！ ’７クロ（１１
，、、、、＋４１．１３はゲートマクロ、 １４は電源バッド、 １５は接地用パッド、 １６は電源線、 １７は接地線、 １８は内部配線層、 １９はトランジスタ、 ２０は眉間絶縁膜、 ２１はスルーホールである。 未発ｖＡ欠光例千面■ 第１図 才１０め手１体チヅ７°−壜呻針勾図 第２図 本搭輯１友例田闇 第３図 本奥明良抛例回謄田 第４図
レイの平面図、 第２図は第１図のゲートアレイの一部の断面図、第３図
と第４図は本発明実施例の平面図である。 第１図ないし第３図において、 １１は半導体チップ、 １２ａ、、、、、１２ｄはＲＡＩ’！ ’７クロ（１１
，、、、、＋４１．１３はゲートマクロ、 １４は電源バッド、 １５は接地用パッド、 １６は電源線、 １７は接地線、 １８は内部配線層、 １９はトランジスタ、 ２０は眉間絶縁膜、 ２１はスルーホールである。 未発ｖＡ欠光例千面■ 第１図 才１０め手１体チヅ７°−壜呻針勾図 第２図 本搭輯１友例田闇 第３図 本奥明良抛例回謄田 第４図
Claims (1)
- 【特許請求の範囲】 ＲＡＭマクロ（１２ａ、１２ｂ、１２ｃ、１２ｄ）とロ
ジック（１３）から成るゲートアレイを作るに際し、Ｒ
ＡＭマクロのいずれかに常時電流を供給しないものであ
る場合には、 当該ＲＡＭマクロのための内部配線層（１８）と、電源
線（１６）、接地線（１７）との間に接続用のスルーホ
ールを形成しないことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159854A JPS6221240A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159854A JPS6221240A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6221240A true JPS6221240A (ja) | 1987-01-29 |
Family
ID=15702679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159854A Pending JPS6221240A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602793A (en) * | 1992-09-10 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| WO2001048823A1 (en) * | 1999-12-28 | 2001-07-05 | Koninklijke Philips Electronics N.V. | An integrated circuit with metal programmable logic having enhanced reliability |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
| JPS60101950A (ja) * | 1983-11-07 | 1985-06-06 | Nec Corp | 集積回路 |
-
1985
- 1985-07-19 JP JP60159854A patent/JPS6221240A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS60101950A (ja) * | 1983-11-07 | 1985-06-06 | Nec Corp | 集積回路 |
| JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602793A (en) * | 1992-09-10 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| US5650972A (en) * | 1992-09-10 | 1997-07-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| US5724293A (en) * | 1992-09-10 | 1998-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| US5815454A (en) * | 1992-09-10 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having power line arranged in a meshed shape |
| WO2001048823A1 (en) * | 1999-12-28 | 2001-07-05 | Koninklijke Philips Electronics N.V. | An integrated circuit with metal programmable logic having enhanced reliability |
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