JPH02251169A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02251169A JPH02251169A JP7256489A JP7256489A JPH02251169A JP H02251169 A JPH02251169 A JP H02251169A JP 7256489 A JP7256489 A JP 7256489A JP 7256489 A JP7256489 A JP 7256489A JP H02251169 A JPH02251169 A JP H02251169A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 230000006866 deterioration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にアナログ回
路が具備された半導体集積回路装置に関する。
路が具備された半導体集積回路装置に関する。
従来、この種の半導体集積回路装置においては、アナロ
グ回路間あるいは、アナログ回路・ディジタル回路間の
相互干渉による特性劣化を最小にすることを目的に、こ
れらの回路を動作させるための高電位電源及び低電位電
源を供給する配線を外部接続用端子部で回路ごとに分岐
し、電源を供給することが行なわれていた。
グ回路間あるいは、アナログ回路・ディジタル回路間の
相互干渉による特性劣化を最小にすることを目的に、こ
れらの回路を動作させるための高電位電源及び低電位電
源を供給する配線を外部接続用端子部で回路ごとに分岐
し、電源を供給することが行なわれていた。
このことを図面を用いて詳細に説明する。
第３図は従来の半導体集積回路装置を説明するための説
明図あり、半導体基板１上に第１のアナログ回路１４．
第２のアナログ回路１５．第１のディジタル回路１６．
及び第２のディジタル回路１７が構成されている。これ
らの回路を動作させるための高電位電源は、第１のアナ
ログ回路１４へは配線１０により第２のアナログ回路１
５へは、配線１１により供給されており、第１のディジ
タル回路１６へは配線１２により、第２のディジタル回
路１７へは配線１３により供給されている。
明図あり、半導体基板１上に第１のアナログ回路１４．
第２のアナログ回路１５．第１のディジタル回路１６．
及び第２のディジタル回路１７が構成されている。これ
らの回路を動作させるための高電位電源は、第１のアナ
ログ回路１４へは配線１０により第２のアナログ回路１
５へは、配線１１により供給されており、第１のディジ
タル回路１６へは配線１２により、第２のディジタル回
路１７へは配線１３により供給されている。
さらに配線１０及び１１は、外部接続用端子２の部分に
おいて分岐されており、配線１２及び１３は外部接続用
端子３の部分において分岐されている。一方低電位電源
は、第１のアナログ回路１４へは配線６により、第２の
アナログ回路１５へは配線７により供給されており、第
１のディジタル回路１６へは配線８により、第２のディ
ジタル回路１７へは配線９により供給されている。さら
に配線６及び７は外部接続用端子４の部分において分岐
されており、配線８及び９は外部接続用端子５の部分に
おいて分岐されている。
おいて分岐されており、配線１２及び１３は外部接続用
端子３の部分において分岐されている。一方低電位電源
は、第１のアナログ回路１４へは配線６により、第２の
アナログ回路１５へは配線７により供給されており、第
１のディジタル回路１６へは配線８により、第２のディ
ジタル回路１７へは配線９により供給されている。さら
に配線６及び７は外部接続用端子４の部分において分岐
されており、配線８及び９は外部接続用端子５の部分に
おいて分岐されている。
また、半導体基板１への電位の供給は特に図示していな
いが、半導体基板１がＰ型半導体の場合、第１のアナロ
グ回路１４は配線６と基板との接触をとり、第２のアナ
ログ回路１５は配線７と基板との接触を取っている。第
１のディジタル回路１６は、配線８と基板との接触をと
り、第２のディジタル回路１７は配線９と基板との接触
をとっている。これにより、半導体基板１がＮ型半導体
の場合、第１のアナログ回路１４は配線１０と基板との
接触を取り、第２のアナログ回路１５は配線１１と基板
との接触を取り、第１のディジタル回路１６は配線１２
と基板との接触を取り、第２のディジタル回路１７は配
線１３と基板との接触を取ることにより行なっている。
いが、半導体基板１がＰ型半導体の場合、第１のアナロ
グ回路１４は配線６と基板との接触をとり、第２のアナ
ログ回路１５は配線７と基板との接触を取っている。第
１のディジタル回路１６は、配線８と基板との接触をと
り、第２のディジタル回路１７は配線９と基板との接触
をとっている。これにより、半導体基板１がＮ型半導体
の場合、第１のアナログ回路１４は配線１０と基板との
接触を取り、第２のアナログ回路１５は配線１１と基板
との接触を取り、第１のディジタル回路１６は配線１２
と基板との接触を取り、第２のディジタル回路１７は配
線１３と基板との接触を取ることにより行なっている。
このように、高電位電源及び低電位電源を供給するため
の配線を外部接続用端子部で回路ごとに分岐し電源を供
給することにより、アナログ回路間、あるいは、アナロ
グ回路・ディジタル回路間の相互干渉による特性劣化を
最小にしていた。
の配線を外部接続用端子部で回路ごとに分岐し電源を供
給することにより、アナログ回路間、あるいは、アナロ
グ回路・ディジタル回路間の相互干渉による特性劣化を
最小にしていた。
上述した従来の半導体集積回路装置は、電源用配線が回
路毎に分岐されており、かつ、有限のインピーダンスを
有しているため、回路毎に消費電流が異なると回路に供
給される電源電圧が回路毎に異なり、半導体基板内に電
位差を生じる。その結果、半導体基板に、基板のインピ
ーダンスと電位差により決まる電流が流れ、回路間の相
互干渉が生じ、特性劣化を招くという欠点がある。
路毎に分岐されており、かつ、有限のインピーダンスを
有しているため、回路毎に消費電流が異なると回路に供
給される電源電圧が回路毎に異なり、半導体基板内に電
位差を生じる。その結果、半導体基板に、基板のインピ
ーダンスと電位差により決まる電流が流れ、回路間の相
互干渉が生じ、特性劣化を招くという欠点がある。
本発明の半導体集積回路装置は、前記欠点を解決するた
めに、半導体基板に電位を供給するための配線を回路を
動作させるための電源を供給するための配線と共用せず
、これとは外部接続端子において分岐した配線によって
行っている。
めに、半導体基板に電位を供給するための配線を回路を
動作させるための電源を供給するための配線と共用せず
、これとは外部接続端子において分岐した配線によって
行っている。
次に本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例を説明するための説明図であ
る。ここでは、半導体基板をＰ型半導体として示してい
る。この図において従来例を示した第３図と同一の箇所
には同一の符号を記している。第１図では、外部接続用
端子４より配線１８を引き出し、第１のアナログ回路１
４．第２のアナログ回路１５．第１のディジタル回路１
６及び第２のディジタル回路１７に低電位を供給してお
り、さらに、特に図示していないが、１４，１５゜１６
及び１７の各回路内で、この配線１８と基板との接触を
取ることにより、半導体基板１に電位を供給している点
で第３図とは異なる。配線１８は、半導体基板１との接
触を取ること以外には使一 用されていないため、配線１８に電流が流れることなく
、配線１８内に電位差が生じることはない。
る。ここでは、半導体基板をＰ型半導体として示してい
る。この図において従来例を示した第３図と同一の箇所
には同一の符号を記している。第１図では、外部接続用
端子４より配線１８を引き出し、第１のアナログ回路１
４．第２のアナログ回路１５．第１のディジタル回路１
６及び第２のディジタル回路１７に低電位を供給してお
り、さらに、特に図示していないが、１４，１５゜１６
及び１７の各回路内で、この配線１８と基板との接触を
取ることにより、半導体基板１に電位を供給している点
で第３図とは異なる。配線１８は、半導体基板１との接
触を取ること以外には使一 用されていないため、配線１８に電流が流れることなく
、配線１８内に電位差が生じることはない。
従って、半導体基板１内に電位差が生じるこはなく、そ
の結果、前述した「半導体基板内に電流が流れ回路間の
相互干渉が生じ特性劣化を招く」という問題を解決する
ことができる。
の結果、前述した「半導体基板内に電流が流れ回路間の
相互干渉が生じ特性劣化を招く」という問題を解決する
ことができる。
しかも配線１８には電流が流れないことから配線１８の
配線幅は設計ルールにより決まる最小寸法で良く、チッ
プ面積の増加を最小限におさえることができる。
配線幅は設計ルールにより決まる最小寸法で良く、チッ
プ面積の増加を最小限におさえることができる。
次に、本発明の他の実施例を第２図を参照して説明する
。ここでは、半導体基板をＰ型半導体として示している
。この図において本発明の一実施例を示した第１図及び
従来例を示した第３図と同の箇所には同一の符号を記し
ている。第２図では、外部接続用端子４より配線１８を
引き出し、第１のアナログ回路１４及び第２のアナログ
回路１５に低電位を供給しており、さらに特に図示して
いないが、第１のアナログ回路１４及び第２のアナログ
回路１５の各回路内でこの配線１８と基一 板との接触を取ることにより半導体基板１に電位を供給
している。また、第１のディジタル回路１６の内部では
、配線８と基板との接触を取る。第２のディジタル回路
１７の内部では配線９と基板との接触を取ることにより
半導体基板１に電位を供給しているという点で第１図、
第３図とは異なる。
。ここでは、半導体基板をＰ型半導体として示している
。この図において本発明の一実施例を示した第１図及び
従来例を示した第３図と同の箇所には同一の符号を記し
ている。第２図では、外部接続用端子４より配線１８を
引き出し、第１のアナログ回路１４及び第２のアナログ
回路１５に低電位を供給しており、さらに特に図示して
いないが、第１のアナログ回路１４及び第２のアナログ
回路１５の各回路内でこの配線１８と基一 板との接触を取ることにより半導体基板１に電位を供給
している。また、第１のディジタル回路１６の内部では
、配線８と基板との接触を取る。第２のディジタル回路
１７の内部では配線９と基板との接触を取ることにより
半導体基板１に電位を供給しているという点で第１図、
第３図とは異なる。
配線１８は半導体基板１との接触を取ること以外には使
用されていないため、配線１８に電流が流れることはな
く、配線１８内に電位差が生じることはない。一方、第
１のディジタル回路１６及び第２のディジタル回路１７
が相補型絶縁ゲート型電界効果トランジスタにより構成
されている場合、一般にその消費電流は極めて小さ←電
源を供給している配線（８，９）内の電位差は無視でき
る程度（特性に影響を与えない程度）のものである。
用されていないため、配線１８に電流が流れることはな
く、配線１８内に電位差が生じることはない。一方、第
１のディジタル回路１６及び第２のディジタル回路１７
が相補型絶縁ゲート型電界効果トランジスタにより構成
されている場合、一般にその消費電流は極めて小さ←電
源を供給している配線（８，９）内の電位差は無視でき
る程度（特性に影響を与えない程度）のものである。
従って、配線１８，８及び９の間の電位差は無視するこ
とができ、そのため半導体基板１内に生じる電位差は無
視することができる程度（特性に影響を与えない程度）
のものである。その結果前述した［半導体基板内に電流
が流れ回路間の相互干渉が生じ特性劣化を招く」という
問題を解決することができる。さらに第１図に示した本
発明の一実施例と比較し、配線１８は第１のアナログ回
路１４及び第２のアナログ回路１５に配線され、第１の
ディジタル回路１６及び第２のディジタル回路１７には
配線されていないため、配線に要する面積を小さくする
ことができ、チップ面積をさらに小さくすることができ
る。
とができ、そのため半導体基板１内に生じる電位差は無
視することができる程度（特性に影響を与えない程度）
のものである。その結果前述した［半導体基板内に電流
が流れ回路間の相互干渉が生じ特性劣化を招く」という
問題を解決することができる。さらに第１図に示した本
発明の一実施例と比較し、配線１８は第１のアナログ回
路１４及び第２のアナログ回路１５に配線され、第１の
ディジタル回路１６及び第２のディジタル回路１７には
配線されていないため、配線に要する面積を小さくする
ことができ、チップ面積をさらに小さくすることができ
る。
以上説明したように本発明による半導体集積回路装置は
半導体基板に電位を供給するための配線を、回路を動作
させるための電源を供給するための配線とは分岐すると
いうことにより、回路間の相互干渉による特性劣化を防
止できるという効果がある。
半導体基板に電位を供給するための配線を、回路を動作
させるための電源を供給するための配線とは分岐すると
いうことにより、回路間の相互干渉による特性劣化を防
止できるという効果がある。
しかも、この半導体基板に電位を供給するための配線に
は電流が流れないためその配線幅は設計ルールにより決
まる最小寸法で良くチップ面積の増加は最小限におさえ
ることができる。
は電流が流れないためその配線幅は設計ルールにより決
まる最小寸法で良くチップ面積の増加は最小限におさえ
ることができる。
第１図は本発明の半導体集積回路装置の一実施例を説明
するための平面図、第２図は本発明の半導体集積回路装
置の第２の実施例を説明するための平面図、第３図は従
来の半導体集積回路装置の例を説明するための平面図で
ある。 １・・・・・・半導体基板、２，３，４．５・・・・・
・外部接続用端子、６，７，８．９・・・・・・低電位
電源（接地）用配線、１０，１１，１２．１３・・・・
・・高電位電源用配線、１４・・・・・・第１のアナロ
グ回路ブロック、１５・・・・・・第２のアナログ回路
ブロック、１６・・・・・・第１のディジタル回路ブロ
ック、１７・・・・・・第２のディジタル回路ブロック
、１８・・・・・・基板電位供給用配線。 代理人 弁理士 内 原 晋 ｔ：、−？導体基板 ／７： ＄２ｆ）Ｔｔ’Ｒｍｔｌ＞７０ヅ７図
するための平面図、第２図は本発明の半導体集積回路装
置の第２の実施例を説明するための平面図、第３図は従
来の半導体集積回路装置の例を説明するための平面図で
ある。 １・・・・・・半導体基板、２，３，４．５・・・・・
・外部接続用端子、６，７，８．９・・・・・・低電位
電源（接地）用配線、１０，１１，１２．１３・・・・
・・高電位電源用配線、１４・・・・・・第１のアナロ
グ回路ブロック、１５・・・・・・第２のアナログ回路
ブロック、１６・・・・・・第１のディジタル回路ブロ
ック、１７・・・・・・第２のディジタル回路ブロック
、１８・・・・・・基板電位供給用配線。 代理人 弁理士 内 原 晋 ｔ：、−？導体基板 ／７： ＄２ｆ）Ｔｔ’Ｒｍｔｌ＞７０ヅ７図
Claims (1)
- 半導体基板上にアナログ回路が具備された半導体集積回
路装置において、アナログ回路部の基板電位を供給する
ための配線は、該アナログ回路を動作させるための電源
を供給するための配線とは共用されることなく、外部接
続端子においてあるいは、外部接続端子の近傍において
分岐され、アナログ回路部の基板電位を該配線により供
給することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072564A JP2771233B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072564A JP2771233B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02251169A true JPH02251169A (ja) | 1990-10-08 |
| JP2771233B2 JP2771233B2 (ja) | 1998-07-02 |
Family
ID=13492986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072564A Expired - Fee Related JP2771233B2 (ja) | 1989-03-24 | 1989-03-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771233B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453255A (ja) * | 1990-06-21 | 1992-02-20 | Toshiba Corp | 半導体集積回路 |
| US5844262A (en) * | 1995-05-25 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for reducing effects of noise on an internal circuit |
| US5883427A (en) * | 1996-09-10 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device power supply wiring structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986253A (ja) * | 1982-11-02 | 1984-05-18 | Fujitsu Ltd | 半導体集積回路 |
| JPS62216351A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体集積回路 |
| JPS6442162A (en) * | 1987-08-07 | 1989-02-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1989
- 1989-03-24 JP JP1072564A patent/JP2771233B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986253A (ja) * | 1982-11-02 | 1984-05-18 | Fujitsu Ltd | 半導体集積回路 |
| JPS62216351A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体集積回路 |
| JPS6442162A (en) * | 1987-08-07 | 1989-02-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0453255A (ja) * | 1990-06-21 | 1992-02-20 | Toshiba Corp | 半導体集積回路 |
| US5844262A (en) * | 1995-05-25 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for reducing effects of noise on an internal circuit |
| US6331719B2 (en) * | 1995-05-25 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for reducing effects of noise on an internal circuit |
| US5883427A (en) * | 1996-09-10 | 1999-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device power supply wiring structure |
| US6181005B1 (en) | 1996-09-10 | 2001-01-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device wiring structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2771233B2 (ja) | 1998-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |