KR100367317B1 - 제조 오차로부터 발생하는 출력 임피던스의 변동이감소되는 ｍｏｓ 구조의 트랜지스터 소자 및 제조 방법 - Google Patents
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Abstract
MOS (Metal Oxide Semiconductor) 트랜지스터는 게이트 전극, 드레인 전극, 및 소스 전극을 포함한다. MOS 트랜지스터가 온 상태에 있는 경우, MOS 트랜지스터는 온 상태 저항을 가진다. MOS 트랜지스터는 소스 전극을 전원이 공급되는 전원부에 접속시키는, 특정 전극을 더 포함한다. 특정 전극은 온 상태 저항과 실질적으로 동일한 저항을 가진다. 특정 전극은 게이트 전극의 폭과 실질적으로 동일한 폭을 가진다. 특정 전극 및 게이트 전극은 동시에 형성된다.
Description
본 발명은 MOS 구조의 트랜지스터 소자, 그 소자를 제조하는 방법, CMOS 구조의 트랜지스터 회로 및 출력 버퍼를 가지는 집적 회로 장치에 관한 것이다.
현재, 다양한 집적 회로 장치가 다양한 데이터 처리에 사용된다. 예를 들면, 인터페이스가 고속으로 수행되는 집적 회로가 있다. 그러한 집적 회로 장치는 종단 저항이 고속 인터페이스의 출력 버퍼에 접속되는 구조로서 형성된다. 그 출력 버퍼는 일반적으로 CMOS 구조의 트랜지스터 회로로서 제공된다.
그러한 트랜지스터 회로의 제 1 종래예는 도 1 을 참조하여 이하에 기재된다. 도 1 은 트랜지스터 회로를 도시하는 평면도이다. 여기서, 트랜지스터 회로 (10)는 제 1 종래예가 CMOS 구조에서 형성되는 바와 같이 예시되고, 도전형이 상반되는 MOS 구조의 1쌍의 트랜지스터 소자 (11 및 12)로서 제공된다.
1쌍의 트랜지스터 소자 (11 및 12)는 각각 소스 전극 (13 및 14), 드레인 전극 (15 및 16), 게이트 전극 (17 및 18) 및 확산 영역 (19 및 20)을 가진다. 소스 전극 (13 및 14)은 확산 영역 (19 및 20)의 위치에서 게이트 전극 (17 및 18)을 관통하여 드레인 전극 (15 및 16)에 대향된다.
1쌍의 게이트 전극 (17 및 18)은 단일체로서 형성되며 1개의 입력 단자 (21)에 공통으로 접속된다. 1쌍의 드레인 전극 (15 및 16)도 단일체로서 형성되며, 1개의 출력 단자 (22)에 공통으로 접속된다. 1쌍의 소스 전극 (13 및 14)은 1쌍의 전원 단자 (23 및 24)에 각각 접속된다.
전술한 구조를 가지는 트랜지스터 회로 (10)는 고속 인터페이스의 출력 버퍼로서 사용될 수 있다. 이 경우에, 반도체 회로 (도시 생략)의 출력 단자는 트랜지스터 회로 (10)의 입력 단자 (21)에 접속된다. 종단 저항 (도시 생략)은 트랜지스터 회로 (10)의 출력 단자 (22)에 접속된다.
하지만, 전술한 구조를 가지는 집적 회로 장치가 형성되면, 트랜지스터 회로 (10) 및 종단 저항은 실제로 전송 라인을 통하여 상호 접속된다. 이러한 이유에서, 전송 라인의 전송 임피던스 및 트랜지스터 회로 (10)의 출력 임피던스가 상호 일치하지 않으면, 반사 노이즈 등의 발생으로 인한 고속 인터페이스의 고속 전송에서의 난점과 같은 다양한 문제점이 발생한다.
따라서, 실제 집적 회로 장치에서, 트랜지스터 회로 (10)는 출력 버퍼 (트랜지스터 회로 (10))에 접속된 전송 라인의 전송 임피던스가 미리 알려지면, 출력 버퍼의 출력 임피던스는 전송 임피던스와 일치하도록 설계된다. 트랜지스터회로 (10)의 출력 임피던스 및 전송 라인의 전송 임피던스가 전술한 바와 같이 상호 일치하면, 이 방법은 반사 노이즈 등의 발생과 같은 다양한 문제점을 방지하여, 집적 회로 장치의 성능을 향상시킨다.
전술한 바와 같이, 트랜지스터 회로 (10)의 출력 임피던스가 전송 라인의 전송 임피던스와 일치하도록 조절되면, 집적 회로 장치에서의 다양한 문제점은 방지될 수 있다.
하지만, 트랜지스터 회로 (10)의 출력 임피던스는 게이트 전극 (17 및 18)이 온 되면, 전원 단자 (23 및 24)로부터 출력 단자 (22)까지의 도전부에서의 임피던스이다. 따라서, 트랜지스터 회로 (10)의 출력 임피던스는 게이트 전극 (17 및 18)의 층 간격인 게이트 길이에 의존한다.
이러한 이유에서, 게이트 전극 (17 및 18)의 게이트 길이가 제조 오차 때문에 변동되면, 트랜지스터 회로 (10)의 출력 임피던스도 변동되어 집적 회로 장치에서의 다양한 문제를 야기할 수 있다. 특히, 최근에 회로를 고집적화하고 소비 전력을 감소시키기 위하여 게이트 전극 (17 및 18)의 게이트 길이가 단축되는 경향이 있다. 따라서, 제조 오차에 기인한 게이트 길이의 변동의 영향은 아주 심각해졌다.
도 2 에서의 제 2 종래예로 예시된 트랜지스터 회로 (30)와 같이, 트랜지스터 소자 (31 및 32)의 다양한 전극 (33 내지 38) 및 확산 영역 (39, 40) 이 게이트 길이에 수직인 방향 (게이트 폭의 방향) 으로 확장되어 게이트 길이의 변동에 기인한 출력 임피던스의 변동을 상대적으로 억제하는 제품도 있다.
여기서, 트랜지스터 회로 (30)는 CMOS 구조에서 형성되며 도전형이 상호 대향되는 MOS 구조의 1쌍의 트랜지스터 소자 (31 및 32)로 제공된다.
1쌍의 트랜지스터 소자 (31 및 32)은 소스 전극 (33 및 34), 드레인 전극 (35 및 36), 게이트 전극 (37 및 38) 및 확산 영역 (39 및 40) 각각을 가진다. 소스 전극 (33 및 34)은 확산 영역 (39 및 40)의 위치에서 게이트 전극 (37 및 38)을 통하여 드레인 전극 (35 및 36)에 각각 대향된다.
1쌍의 게이트 전극 (37 및 38)은 단일체로서 형성되고 1개의 입력 단자 (21)에 공통으로 접속된다. 1쌍의 드레인 전극 (15 및 16)은 단일체로서 형성되고 1개의 출력 단자 (22)에 공통으로 접속된다. 1쌍의 소스 전극 (33 및 34)은 1쌍의 전원 단자 (23 및 24) 에 각각 접속된다.
예를 들어, 게이트 폭이 N 배 연장되면, 그 연장에 기인한 출력 임피던스의 변동은 1/N 이다. 그럼에도 불구하고, 출력 임피던스의 변동은 게이트 폭의 변동에 의하여 여전히 야기된다. 또한, 다양한 전극 (33 내지 38) 및 확산 영역 (39 및 40)이 전술한 바와 같이 수배로 연장되면, 트랜지스터 회로 (30)의 집적도 및 그 응답성은 저하되며, 소비 전력은 증가된다.
따라서, 고속 인터페이스 등과 같은 SSTL (Stub Series - Terminated Logic) 방식을 사용하는 집적 회로 장치에서는, 다음과 같은 방법에 제안된다. 그것은 출력 버퍼의 출력 단자에 저항 소자를 직렬로 접속한 후, 그 저항 소자를 통하여 전송 라인에 출력 버퍼의 출력 단자를 접속하여 저항 소자를 가진 출력 버퍼의 임피던스와 전송 라인의 임피던스를 일치시키는 방법이다. 하지만, 이 방법에서,회로 소자가 증가되어 집적 회로 장치의 집적도 및 그 생산성을 감소시킨다. 따라서, 고속 인터페이스의 동작 속도가 또한 저해된다.
일본 특개평 제 9-8286 호는 이하에 기재되는 전계 효과 트랜지스터를 개시한다. 임피던스 변환기는 게이트 전극 단자와 게이트 전극 사이에 탑재된다. 따라서, 이 방법은 입력 신호가 전송되는 제 1 전송 라인과 소스 전극 및 게이트 전극이 제공된 제 2 전송 라인 사이의 임피던스 불일치를 억제할 수 있다. 또한, 게이트 전극 및 소스 전극으로 제공된 제 2 전송 라인의 특성 임피던스와 일치하도록 값이 정의되는 저항은 게이트 전극 및 소스 전극 사이에 접속된다. 따라서, 제 2 전송 라인은 종료되어 전송 신호의 반사를 억제한다.
일본 특개평 제 9-283710 호에는 이하에 기재되는 FET 의 게이트 바이어스 회로가 개시된다. 입력 단자 및 임피던스 매치 회로를 통한 신호는 FET 의 게이트에 전송된다. 바이어스 저항 및 바이어스 조정 회로는 게이트 바이어스 공급 단자로부터 인가된 전압에 따라서 FET 의 게이트 바이어스 전압을 정의한다. 그 후, FET 는 정의된 게이트 바이어스 전압에 따라 동작점에서 증폭을 수행한다. 바이어스 조정 회로는, FET 칩 상에 FET 와 함께 형성되며, 또한, FET 의 핀치 오프 (pinch off) 전압에 비례한 저항을 가진다. FET 의 핀치 오프 전압이 변화되어도, 바이어스 조정 회로의 저항이 대응하여 변동되어 핀치 오프 전압에 비례한 전압을 FET 의 게이트 및 소스에 항상 인가하며, 또한 동일한 동작점을 제공한다.
본 발명은 전술한 문제점을 해결하고자 한다. 따라서, 본 발명의 목적은 제조 오차로부터 기인한 출력 임피던스에 변동이 감소되는 MOS 구조의 트랜지스터 소자; MOS 구조의 트랜지스터 소자를 형성하는 제조하여 출력 임피던스가 변동되지 않는 제조 방법; MOS 구조의 1쌍의 트랜지스터의 출력 임피던스에서의 변동이 감소되는 CMOS 구조의 트랜지스터 회로; 및 출력 버퍼로서 트랜지스터 회로를 가지는 집적 회로 장치를 제공하는 것이다.
본 발명의 실시 형태를 이루기 위하여, MOS 트랜지스터는 게이트 전극, 드레인 전극, 소스 전극 및 특정 전극을 구비하며, MOS 트랜지스터는 온 상태에 있는 경우 온 상태의 저항을 가지며, 특정 전극은 전원이 공급되는 전원부에 소스 전극을 접속시키며, 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며, 특정 전극 및 게이트 전극이 동시에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, MOS 트랜지스터는 게이트 전극, 드레인 전극, 소스 전극 및 서로 병렬로 연결된 복수의 특정 전극을 구비하고, MOS 트랜지스터는 온 상태에 있는 경우, 온 상태의 저항을 가지며, 상기 복수의 특정 전극은 전원이 공급되는 전원부에 소스 전극을 접속시키며, 온 상태 저항과 실질적으로 동일한 전체 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며, 각각의 특정 전극 및 게이트 전극은 동시에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, MOS 트랜지스터는 게이트전극, 드레인 전극, 소스 전극 및 특정 전극을 구비하며, MOS 트랜지스터는 온 상태에 있는 경우, 온 상태의 저항을 가지며, 상기 특정 전극은 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부에 드레인 전극을 접속시키며, 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며, 특정 전극 및 게이트 전극이 동시에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, MOS 트랜지스터는 게이트 전극, 드레인 전극, 소스 전극 및 서로 병렬로 연결된 복수의 특정 전극을 구비하고, MOS 트랜지스터는 온 상태에 있는 경우, 온 상태의 저항을 가지며, 상기 복수의 특정 전극은 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부에 드레인 전극을 접속시키며, 온 상태 저항과 실질적으로 동일한 전체 저항을 가지며, 각각이 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며, 각각의 특정 전극 및 게이트 전극이 동시에 형성되는 것을 특징으로 한다.
이 경우, MOS 트랜지스터는 특정 전극을 특정 게이트 전극으로서 가지며, 전원부에 접속된 특정 소스 전극 및 특정 드레인 전극을 가지는 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
또한, 이 경우, MOS 트랜지스터는 복수의 특정 전극을 복수의 특정 게이트 전극으로서 가지며, 전원부에 접속된 복수의 특정 소스 전극과 복수의 특정 드레인 전극을 각각 가지는, 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
또한, 이 경우에, MOS 트랜지스터는 상기 특정 전극을 특정 게이트 전극으로서 특정 전극으로서 가지며, 출력부에 접속된 특정 소스 전극과 특정 드레인 전극을 가지는 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
이 경우, MOS 트랜지스터는 복수의 특정 전극을 복수의 특정 게이트 전극으로서 가지며, 출력부에 접속된 복수의 특정 소스 전극과 복수의 특정 드레인 전극을 각각 가지는, 복수의 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, MOS 트랜지스터 제조 방법은 (a) 게이트 전극을 형성하는 단계, (b) 드레인 전극을 형성하는 단계, (c) 전원이 공급되는 전원부로부터 간격을 두도록 소스 전극을 형성하는 단계, (d) MOS 트랜지스터가 온 상태에 있는 경우, 게이트 전극, 드레인 전극 및 소스 전극을 포함하는 MOS 트랜지스터의 온 상태 저항과 실질적으로 동일한 저항, 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 라인을 형성하는 단계, 및 (e) 소스 전극 및 전원부 사이에 라인을 접속하는 단계를 포함한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, MOS 트랜지스터 제조 방법은 (f) 게이트 전극을 형성하는 단계, (g) 드레인 전극을 형성하는 단계, (h) 전원이 공급되는 전원부로부터 간격을 두도록 소스 전극을 형성하는 단계, (i) MOS 트랜지스터가 온 상태에 있는 경우, 게이트 전극, 드레인 전극 및 소스 전극의 온 상태 저항과 실질적으로 동일한 전체 저항, 및 각각이 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 복수의 라인을 형성하는 단계, 및 (j) 소스 전극 및 전원부 사이의 복수의 라인을 접속하는 단계를 포함한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, MOS 트랜지스터 제조 방법은 (k) 게이트 전극을 형성하는 단계, (l) 소스 전극을 형성하는 단계, (m) 게이트 전극, 드레인 전극 및 소스 전극을 포함하는 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부로부터 간격을 두도록 드레인 전극을 형성하는 단계, (n) MOS 트랜지스터가 온 상태에 있는 경우, 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 라인을 형성하는 단계, 및 (o) 드레인 전극 및 출력부 사이에 라인을 접속하는 단계를 포함한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, MOS 트랜지스터 제조 방법은 (p) 게이트 전극을 형성하는 단계, (q) 소스 전극을 형성하는 단계, (r) 게이트 전극, 드레인 전극 및 소스 전극을 포함하는 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부로부터 간격을 두도록 드레인 전극을 형성하는 단계, (s) MOS 트랜지스터가 온 상태에 있는 경우, MOS 트랜지스터의 온 상태 저항과 실질적으로 동일한 전체 저항을 가지며, 각각이 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 복수의 라인을 형성하는 단계, 및 (t) 드레인 전극 및 출력부 사이에 복수의 라인을 접속하는 단계를 포함한다.
이 경우에, MOS 트랜지스터 제조 공정은 (u) 특정 게이트 전극으로서 라인을 가지는 것을 특징으로 하는 특정 MOS 트랜지스터를 형성하는 단계, 및 (v) 특정 MOS 트랜지스터의 특정 소스 전극 및 특정 드레인 전극을 전원부에 접속하는 단계를 더 포함한다.
또한 이 경우에, MOS 트랜지스터 제조 방법은 (w) 복수의 특정 게이트 전극으로서 복수의 라인을 가지는 것을 특징으로 하는 복수의 특정 MOS 트랜지스터를 형성하는 단계, 및 (x) 복수의 특정 소스 전극 및 복수의 특정 드레인 전극을 전원부에 접속하는 단계를 더 포함한다.
이 경우에, MOS 트랜지스터 제조 방법은 (y) 특정 게이트 전극으로서 라인을 가지는 것을 특징으로 하는 특정 MOS 트랜지스터를 형성하는 단계, 및 (z) 특정 소스 전극 및 특정 드레인 전극을 출력부에 접속하는 단계를 더 포함한다.
또한 이 경우에, MOS 트랜지스터 제조 방법은 (aa) 복수의 특정 게이트 전극으로서 복수의 라인을 각각 가지는 것을 특징으로 하는 복수의 특정 MOS 트랜지스터를 형성하는 단계, 및 (ab) 복수의 특정 소스 전극 및 복수의 특정 드레인 전극을 출력부에 접속하는 단계를 더 포함한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, 트랜지스터 회로는 MOS 타입인 것을 특징으로 하는 상보성 트랜지스터 및 전원이 공급되는 복수의 전원부를 구비하며, 각각의 상보성 트랜지스터는 게이트 전극, 드레인 전극, 소스 전극 및, 특정 전극을 가지며, 각각의 상보성 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며, 소스 전극을 복수의 전원부의 1개에 접속시키고 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며, 특정 전극 및 게이트 전극은 동시에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, 트랜지스터 회로는 MOS 타입인 것을 특징으로 하는 상보성 트랜지스터 및 상보성 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부를 포함하며, 각각의 상보성 트랜지스터는 게이트 전극, 드레인 전극, 소스 전극, 및 특정 전극을 포함하며, 각각의 상보성 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며, 상기 특정 전극은 드레인 전극을 출력부에 접속시키고 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며, 특정 전극 및 게이트 전극은 동시에 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시 형태를 이루기 위하여, 반도체 집적 회로는 MOS 타입인 상보성 트랜지스터를 포함하는 출력 버퍼로부터 출력된 출력 신호가 출력되는 출력부를 포함하는 출력 버퍼; 전송 경로가 출력부에 접속된, 전송 임피던스를 가지는 전송 경로; 및 상보성 트랜지스터에 각각 접속되며, 상기 상보성 트랜지스터에 접속되는 복수의 전원부를 구비하며, 상기 각각의 상보성 트랜지스터는. 게이트 전극, 드레인 전극, 소스 전극, 및 특정 전극을 포함하며, 각각의 상보성 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며, 특정 전극은 소스 전극을 복수의 전원부 중 1개에 접속시키며, 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며, 특정 전극 및 게이트 전극은 동시에 형성되고, 각각의 상보성 트랜지스터가 온 상태에 있는 경우, 상기 전송 임피던스는 1개의 전원부로부터 상기 출력부에 배열된 특정 전송 경로에 대응하는 각각의 상보성 트랜지스터의 출력 임피던스와 실질적으로 동일한 것을 특징으로 한다.
이 경우, 청구항 제 19 항에 따라서, 반도체 집적 회로는 특정 전극을 특정 게이트 전극으로서 가지며, 1개의 전원부에 접속된 특정 소스 전극과 특정 드레인 전극을 가지는 특정 MOS 트랜지스터를 더 포함하는 것을 특징으로 한다.
본 발명에 사용되는 층의 폭은 배선 패턴의 일정 방향으로의 폭을 암시하며, 게이트 전극에서 게이트 길이를 암시하며, 또한 저항 전극에서 게이트 길이와 동일한 방향으로의 폭을 의미한다.
또한, 트랜지스터 소자의 전원 단자 및 소스 전극이 트랜지스터 구조의 게이트 전극을 통하여 서로 접속되는 경우 전술한 효과는 발명자의 실험에 의하여 검증되었으며, 본 출원인에 의하여 출원된 일본 특개평 제 10-281728 호에 상세히 기재된다. 그 과정은 다음과 같다. 2개의 트랜지스터가 트랜지스터 소자의 전원 단자 및 소스 전극 사이에 직렬로 접속되면, 소스 전극 측의 트랜지스터가 온 되는 경우, 2개의 트랜지스터의 접속 노드에 접속된 기생 캐패시턴스는 전원 단자로부터 기생 캐패시턴스의 충전 전류에 의하여 2개의 트랜지스터의 소스 전극 측의 트랜지스터로 전원 공급을 보조한다. 따라서, 소스 전극 측의 트랜지스터의 스위칭 응답은 우수하게 된다.
도 1 은 제 1 종래예에서 트랜지스터 회로를 도시하는 평면도.
도 2 는 제 2 종래예에서 트랜지스터 회로를 도시하는 평면도.
도 3 은 본 발명의 트랜지스터 회로에서 제 1 실시예인 출력 버퍼를 도시하는 평면도.
도 4 는 집적 회로 장치의 등가 회로를 도시하는 회로도.
도 5 는 제 1 실시예의 성능과 종래 장치의 성능의 차이를 모의실험한 결과를 도시하는 테이블.
도 6 은 참조예에서 트랜지스터 회로를 도시하는 평면도.
도 7 은 본 발명의 트랜지스터 회로에서 제 2 실시예인 NOR 게이트를 도시하는 평면도.
도 8 은 NOR 게이트의 등가 회로를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
102 출력 버퍼 111 P형 트랜지스터
112 N형 트랜지스터 113 소스 전극
115 드레인 전극 117 게이트 전극
119 확산층 121 입력 단자
122 출력 단자 123, 124 전원 단자
131, 132 저항 전극 133 전극 단자
135 확산층 137 트랜지스터 구조
138 트랜지스터 구조
본 발명에 따른 트랜지스터 소자의 실시예는 동일 참조 부호는 동일 특징을 지시하는 첨부 도면을 참조하여 이하에 기재된다.
본 발명의 제 1 실시예는 도 3 내지 도 5 를 참조하여 이하에 기재된다. 이 경우, 동일한 명칭은 이 실시예와 관하여 전술한 종래의 실시예의 그것과 동등한 부분에 주어진다. 그래서, 그에 대한 상세한 설명은 생략된다. 도 3 은 본 발명의 트랜지스터 회로에서의 제 1 실시예인 출력 버퍼를 도시하는 평면도이다. 도 4 는 집적 회로 장치의 등가 회로를 도시하는 회로도이다. 또한, 도 6 는 참조예에서 트랜지스터 회로를 도시하는 평면도이다.
이 실시예에서 집적 회로 장치 (100)는 SSTL 등과 같은 고속 인터페이스로서 형성된다. 도 4 에 도시된 바와 같이, 종단 저항 (104)은 출력 버퍼 (102) 및 전송 라인 (103)을 통하여 반도체 회로 (101)에 접속된다.
집적 회로 장치 (100)의 출력 버퍼 (102)에는 도 3 및 도 4 에 도시된 바와 같이 종래예에 유사한 CMOS 구조의 트랜지스터 회로가 제공되며, 도전형이 상호 반대되는 1쌍의 트랜지스터 소자로서 P형 트랜지스터 (111) 및 N형 트랜지스터 (112)를 가진다.
P형 트랜지스터 (111)는 소스 전극 (113), 드레인 전극 (115), 게이트 전극 (117) 및 확산층 (119)을 가진다. N형 트랜지스터 소자 (112)는 소스 전극 (114), 드레인 전극 (116), 게이트 전극 (118) 및 확산층 (120)을 가진다. 1쌍의 게이트 전극 (117 및 118)은 단일체로서 형성되며 1개의 입력 단자 (121)에 공통으로 접속된다. 1쌍의 드레인 전극 (115 및 116)은 단일체로서 형성되며 1개의 출력 단자 (122)에 공통으로 접속된다.
그 후, 1쌍의 소스 전극 (113 및 114)은 전원 단자 (123 및 124)에 각각 접속된다. 하지만, 종래예와는 달리, 소스 전극 (113 및 114)은 전원 단자 (123 및 124)로부터 각각 분리되도록 형성된다. 따라서, 소스 전극 (113)은 1쌍의저항 전극 (131)을 통하여 전원 단자 (123)에 접속되며, 소스 전극 (114)은 1쌍의 저항 전극 (132)을 통하여 전원 단자 (124)에 접속된다.
보다 상세하게는, 소스 전극 (113) 및 전원 단자 (123)는 1쌍의 저항 전극 (131)을 통하여 서로 병렬로 접속된다. 각각의 1쌍의 저항 전극 (131)은 게이트 전극 (117)의 게이트 길이에 동등한 층의 폭에 형성된다. 1쌍의 저항 전극 (131)의 전체 저항은 P형 트랜지스터 (111)의 온 상태 저항과 동일하다.
유사하게, 소스 전극 (114) 및 전원 단자 (124)는 1쌍의 병렬 저항 전극 (132)을 통하여 서로 접속된다. 1쌍의 저항 전극 (132)에서, 각각은 게이트 전극 (118)의 게이트 길이에 동등한 층 폭으로 형성되며, 전체 저항은 N형 트랜지스터 (112)의 온 상태 저항과 동등하다.
집적 회로 장치 (100)의 출력 버퍼 (102)는 박막 기술을 사용함으로써 종래예의 공정과 유사한 공정으로 형성된다. 하지만, P형 트랜지스터 (111)에서 1쌍의 저항 전극 (131)은 게이트 전극 (117)의 공정과 동일한 공정으로 형성되며, N형 트랜지스터 (112)에서의 1쌍의 저항 전극 (132)은 게이트 전극 (118)의 공정과 동일한 공정으로 형성된다.
추가적으로, 소스/드레인 전극으로 작용하는 확산층 (135 및 136) 및 전극 단자 (133 및 134)는 P/N형 트랜지스터 (111 및 112)에서 2쌍의 저항 전극 (131 및 132)의 위치에 각각 형성된다. 따라서, 2쌍의 저항 전극 (131 및 132)이 게이트 전극으로서 작용하는 트랜지스터 구조 (137 및 138)는 전술한 위치에서 각각 형성된다. 전극 단자 (133 및 134)도 전원 단자 (123 및 124)에 각각 접속된다.
반도체 회로 (101)는 출력 버퍼 (102)의 입력 단자 (121)에 접속되며, 종단 저항 (104)은 전송 라인 (103)을 통하여 출력 단자 (122)에 접속된다. 이 경우, 전송 라인 (103)의 전송 임피던스는 P/N형 트랜지스터 (111 및 112)의 각각의 출력 임피던스와 동등하다.
전술한 구성에 있어서, 집적 회로 장치 (100)에서, SSTL 등과 같은 고속 인터페이스는 CMOS 구조의 출력 버퍼 (102)를 반도체 회로 (101)에 접속함으로써 확립된다. 종단 저항 (104)은 이 고속 인터페이스에서 전송 라인 (103)을 통하여 출력 버퍼 (102)에 접속된다.
출력 버퍼 (102)의 출력 임피던스가 전송 라인 (103)의 전송 임피던스와 동등하기 때문에, 반사 노이즈 등의 발생과 같은 다양한 문제를 방지하는 것이 가능하다. 따라서, 집적 회로 장치 (100)에서, 반도체 회로 (101) 및 출력 버퍼 (102)는 고속 인터페이스로서 우수하게 동작할 수 있다.
집적 회로 장치 (100)에서, 2쌍의 저항 전극 (131 및 132)은 각각 트랜지스터 구조 (137 및 138)의 게이트 전극으로서 작용한다. 이 경우, 2쌍의 저항 전극은 게이트 전극 (117 및 118)과 동일한 공정, 및 동일한 게이트 길이로서 각각 형성된다. 따라서, 제조 오차 때문에, 게이트 전극 (117 및 118)의 게이트 길이가 증가되거나 감소되면, 저항 전극 (131 및 132)의 게이트 길이는 유사하게 증가되거나 감소된다.
또한, 소스 전극 (113 및 114) 및 전원 단자 (123 및 124)는 각각 서로 분리되도록 형성되며, 2쌍의 저항 전극 (131 및 132)을 통하여 각각 서로 접속된다. 저항 전극 (131)의 전체 저항은 P형 트랜지스터 (111)의 온 상태 저항과 동등하다. 저항 전극 (132)의 전체 저항은 N형 트랜지스터 (112)의 온 상태 저항과 동등하다.
따라서, 게이트 전극 (117 및 118)의 게이트 길이에서의 증가 또는 감소는 P/N형 트랜지스터 (111 및 112)의 출력 임피던스를 각각 증가 또는 감소하도록 영향을 미친다. 하지만, 이 경우, 게이트 전극 (131 및 132)의 게이트 길이의 증가 또는 감소도 P/N형 트랜지스터 (111 및 112)의 출력 임피던스에 영향을 미친다. 따라서, 이러한 영향들은 그 정도가 동등하며 방향에 있어서 대향된다.
이러한 특징으로 인하여, 집적 회로 장치 (100)에서, 제조 오차 때문에 게이트 전극 (117, 118, 131 및 132)의 게이트 길이가 변동되더라도 P/N형 트랜지스터 (111 및 112)의 출력 임피던스는 변동되지 않는다. 따라서, 제조 오차의 발생의 경우라도, 출력 버퍼 (102)의 출력 임피던스 및 전송 라인 (103)의 전송 임피던스는 서로 우수하게 일치된다. 따라서, 반사 노이즈 등의 발생과 같은 다양한 문제를 확실하게 방지하는 것이 가능하다.
또한, 집적 회로 장치 (100)에서, 소스 전극 (113 및 114)을 전원 단자 (123 및 124)에 각각 접속하는 2쌍의 저항 전극 (131 및 132)은 트랜지스터 구조 (137 및 138)의 게이트 전극으로서 각각 작용한다.
이러한 메커니즘으로 인하여, 트랜지스터 구조 (137 및 138)의 스위칭 전력은 P/N형 트랜지스터의 스위칭 전력에 각각 추가된다. 따라서, 이러한 추가는P/N형 트랜지스터 (111 및 112)의 스위칭 응답을 우수하게 한다. 따라서, 반도체 회로 (101) 및 출력 버퍼 (102)는 고속 인터페이스로서 극히 우수한 조건에서 동작한다.
또한, 반도체 집적 회로 (100)에서, 소스 전극 (113) 및 전원 단자 (123)는 2개의 저항 전극 (131)을 통하여 서로 접속되며, 소스 전극 (114) 및 전원 단자 (124)는 2개의 저항 전극 (132)을 통하여 서로 접속된다. 이러한 접속으로 인하여, 저항 전극 (131 및 132)의 시트 저항이 과도하게 되더라도, 전체적으로 게이트 전극 (117 및 118)과 각각 동등한 게이트 길이를 갖는 P/N형 트랜지스터 (111 및 112)의 온 상태 저항과 동등한 저항을 발생시키는 것이 가능하다.
여기서, 설명을 간단화하기 위하여, N형 트랜지스터 (112)는 1개의 저항 전극 (132)을 가지는 것으로 가정하고 실제로 차원은 각 부분에 최적인 것으로 고려한다. 우선, 도 3 에 도시한 바와 같이, 게이트 전극 (118)의 게이트 길이가 "Ln1" 이며, 그 게이트 폭이 "Wn1" 이면, N형 트랜지스터 (112)의 온 상태 저항 "Ron" 은 다음과 같이 "Ln1 / Wn1" 에 비례한다:
Ron ∝ Ln1 / Wn1.
유사하게, 저항 전극 (132)의 게이트 길이가 "Ln2" 이며, 그 게이트 폭이 "Wn2" 이면, 그 저항 "Rgate" 는 다음과 같이 "Wn2 / Ln2" 에 비례한다:
Rgate ∝ Wn2 / Ln2.
여기서, 게이트 전극 (118) 및 저항 전극 (132)의 계수가 각각 "A" 및 "B" 라고 가정되면, "Ron" 및 "Rgate" 는 다음과 같이 표시된다:
Ron = AㆍLn1 / Wn1
Rgate = BㆍWn2 / Ln2.
그 후, 게이트 전극 (118) 및 저항 전극 (132)의 전체 저항 "Rtotal" 은 다음과 같이 표시된다:
Rtotal = AㆍLn1 / Wn1 + BㆍWn2 / Ln2.
N형 트랜지스터 (112)의 출력 임피던스가 저항 "Rtotal" 에 대응하면, 저항 "Rtotal"의 변동을 최소화시키도록 요구된다. 여기서, 게이트 전극 (18) 및 저항 전극 (132)에서 게이트 길이의 변동 값이 "△L" 이고 저항 "Rtotal" 의 변동 값이 "△Rtotal" 이라고 가정되면, 다음과 같이 표시된다:
△Rtotal = [A (Ln1 + △L) / Wn1 + BㆍWn2 / (Ln2 + △L)] - (AㆍLn1 / Wn1 + BㆍWn2 / Ln2) = Aㆍ△L /Wn1 - BㆍWn2ㆍ△L / Ln2 (Ln2 + △L).
저항 "△Rtotal" 이 최적 값인 "0" 으로 대치되는 경우, 다음과 같이 표시된다:
0 = (Aㆍ△L) / Wn1 - BㆍWn2ㆍ△L / Ln2 (Ln2 + △L)
Aㆍ△L / Wn1 = BㆍWn2ㆍ△L / Ln2 (Ln2 + △L)
= {△L / (Ln2 + △L)}ㆍ(BㆍWn2 / Ln2)
= {(△L /(Ln2 + △L)}ㆍRgate.
전술한 공식은 변동 값 "△L" 이 게이트 전극 (118) 및 저항 전극 (132)의 게이트 길이에서 발생하는 조건하에서 확립되면, 게이트 전극 (118) 및 저항 전극 (132)에서의 저항 변동은 상쇄되어 출력 버퍼 (102)의 출력 임피던스를 안정화시킨다. 전술한 공식이 더 변화되면, 다음과 같이 표시된다: Rgate = BㆍWn2 / Ln2 = A(Ln2 + △L) / Wn1 (1). 이 공식이 확립되는 경우, 변동이 최소화된다.
각 부분의 크기가 소정의 저항 "Rtotal" 로부터 결정되는 경우가 이하에 기재된다. 전술한 바와 같이, 저항 "Rtotal" 은 다음과 같이 표시된다:
Rtotal = AㆍLn1 / Wn1 + BㆍWn2 / Ln2 = AㆍLn1 / Wn1 + Rgate.
최적의 조건에서 공식 (1)이 상기 공식으로 대치되는 경우, 다음과 같이 표시된다:
Rtotal = AㆍLn1 / Wn1 + A(Ln2 + △L) / Wn1 (2)
= A (Ln1 + Ln2 + △L) / Wn1) (3).
간단히, 게이트 전극 (118)의 소정의 저항 "Rtotal" 및 게이트 길이 "Ln1" 이 공지되면, 게이트 폭 "Wn1" 은 자동적으로 결정된다. 그리고, 소정의 저항 "Rtotal" 및 게이트 폭 "Wn1" 이 알려지면, 게이트 길이 "Ln1 ( = Ln2 )" 가 결정된다.
공식 (3)을 참조함으로써, 소정의 저항 "Rtotal" 이 결정되는 경우 게이트 길이 "Ln1 ( = Ln2 )" 가 증가되면, 게이트 폭 "Wn1"의 증가가 또한 요구된다. 하지만, 이 조건은 N형 트랜지스터 (112)의 영역이 증가되도록 한다. 또한, N형 트랜지스터 (112)의 전 단계에서 반도체 회로 (101)상에 부하가 되는 게이트 캐패시턴스가 증가되어, 고속 동작을 어렵게 한다.
간단하게, 고속 인터페이스의 출력 버퍼 (102)에서 게이트 길이 "Ln1 ( = Ln2 )" 를 최소화하는 것이 바람직하다. 따라서, "Ln1 ( = Ln2 )" 가 최소값으로 정의되는 경우, 게이트 폭 "Wn1" 은 게이트 길이의 변동 값 "△L" 에 대한 공지된 허용 오차를 대치함으로써 결정된다. 게이트 폭 "Wn2" 도 전술한 공식에 대하여 대치함으로써 결정된다.
그 후, 게이트 길이의 변동 값이 "0" 또는 "△L" 인 경우에도, 저항 "Rtotal" 의 변동이 상쇄될 수 있는 저항 전극 (132)의 게이트 폭 "Wn2" 은 다음과 같이 표시된다:
Wn2 = ( Rtotal - AㆍLn1 / Wn1) Ln2 / B.
전술한 결과들을 수집함으로써, 게이트 전극 (118) 및 저항 전극 (132)의 게이트 길이 "Ln1 및 Ln2" 는 서로 동등하며 또한 최소인 것이 바람직하다. N형 트랜지스터의 온 상태 저항 "Ron" 및 저항 전극 (132)의 저항 "Rgate" 은 "AㆍLn1 / Wn1" 만큼 서로 다르다. 그런데, N형 트랜지스터 (112)만이 전술한 기재에서 설명된다. 하지만, 전술한 항목들은 P형 트랜지스터 (111)에 동일하게 적용되는 것은 당연하다.
본 실시예의 출력 버퍼 (102)의 성능 및 종래 장치 (도시 생략)의 성능 사이의 차이를 모의 실험하는 경우, 소정의 저항 "Rtotal = 25 (ohms)", 계수 "A = 12500", 계수 "B = 5.5", 변동 값 "△L = 0.05 (㎛)", 및 게이트 길이 "Ln1 = Ln2 = 0.25 (㎛)" 이면, 그 값들은 도 5 에 표시된다.
도 5 에서, 전술한 종래의 장치는 저항 전극 (131 및 132)을 가지지 않는 구조를 의미한다.
여기서, 본 실시예에서의 출력 버퍼 (102)와 유사한 현존 트랜지스터 회로(200)는 참조예로서 도 6 을 참조하여 기재된다. 이 트랜지스터 회로 (200)에서, MOS 구조의 트랜지스터 소자 (201 및 202)의 소스 전극 (203 및 204) 및 전원 단자 (205 및 206)는 각각 확산 저항 (207 및 208)을 통하여 서로 접속된다.
본 트랜지스터 회로 (200)에서, 스위칭 노이즈는 전술한 구조에 의하여 억제될 수 있다. 하지만, 본 실시예에서의 출력 버퍼 (102)와 달리, 제조 오차에 기인한 확산 저항 (207 및 208) 및 게이트 전극 (209 및 210)의 저항에서의 변동 값을 상쇄시킬 수 없다.
이러한 이유에서, 트랜지스터 회로 (200)는 제조 오차에 기인한 출력 임피던스에서의 변동을 방지할 수 없다. 반대로, 제조 오차 때문에, 확산 저항 (207 및 208)의 저항은 게이트 전극 (209 및 210)의 저항과 독립적으로 변동된다. 따라서, 출력 임피던스는 안정하게 될 수 없다.
추가적으로, 본 발명은 도 3, 도 4 및 도 5 에 도시된 전술한 실시예에 한정되는 것은 아니다. 본 발명의 사상을 벗어나지 않는 범위에서 다양한 수정예 및 변형예가 실시될 수 있다. 예를 들어, 전술한 실시예에서, 저항 전극 (131 및 132)은 트랜지스터 구조 (137 및 138)의 게이트 전극으로서 예시된다. 하지만, 그러한 트랜지스터 구조 (137 및 138)를 형성하지 않고 설계하는 것도 가능하다.
전술한 실시예는 소스 전극 (113) 및 전원 단자 (123)가 2개의 저항 전극 (131)을 통하여 서로 접속되며 또한 소스 전극 (114) 및 전원 단자 (124)는 2개의 저항 전극 (132)을 통하여 서로 접속되도록 예시된다. 하지만, 필요 조건이 충족되면, 저항 전극의 수는 다양하게 변화될 수도 있다.
또한, 전술한 실시예는 소스 전극 (113) 및 전원 단자 (123)가 출력 버퍼 (102)의 출력 임피던스를 안정화시키기 위한 저항 전극 (131 및 132)을 통하여 서로 접속된다. 하지만, 그러한 저항 전극 (131 및 132)을 사용하여 드레인 전극 (115 및 116)을 출력 단자 (122)에 접속하는 것도 가능하다.
또한, 전술한 실시예에서, CMOS 구조를 가지는 출력 버퍼 (102)는 제조 오차 때문에 출력 임피던스가 변동되지 않는 트랜지스터 회로로서 예시된다. 하지만, 그것은 CMOS 구조에 한정되는 것은 아니다. 예를 들어, P형 트랜지스터 (111) 또는 N형 트랜지스터 (112)를 단일하게 형성하여 제조 오차 때문에 출력 임피던스가 변동되지 않는 MOS 구조의 트랜지스터를 설계하는 것도 가능하다.
본 발명의 제 2 실시예는 도 7 및 도 8 을 참조하여 이하에 기재된다. 하지만, 본 제 2 실시예에 관하여 제 1 실시예의 도면 부호와 동일한 부분에 동일한 도면 부호가 주어진다. 그 후, 상세한 설명은 생략된다. 도 7 은 본 발명의 트랜지스터 회로에서의 제 2 실시예인 NOR 게이트를 도시하는 평면도이며, 도 8 은 NOR 게이트의 등가 회로를 도시하는 회로도이다.
본 실시예에서의 트랜지스터 회로인 NOR 게이트 (300)는 4개의 MOS 구조 트랜지스터 소자로서, 제 1 및 제 2 P형 트랜지스터 (301 및 302) 및 제 1 및 제 2 N형 트랜지스터 (303 및 304)가 제공된다. 트랜지스터 (301)는 소스 전극 (305), 드레인 전극 (309) 및 게이트 전극 (313)을 가진다. 트랜지스터 (302)는 소스 전극 (306), 드레인 전극 (310) 및 게이트 전극 (314)을 가진다. 트랜지스터 (303)는 소스 전극 (307), 드레인 전극 (311) 및 게이트 전극 (315)을 가진다. 또한, 트랜지스터 (304)는 소스 전극 (308), 드레인 전극 (312) 및 게이트 전극 (316)을 가진다.
NOR 게이트 (300)는 제 1 및 제 2 입력 단자 (321 및 322)와 1개의 출력 단자 (323)를 가진다. 제 1 입력 단자 (321)는 제 1 P형 트랜지스터 (301)의 게이트 전극 (313) 및 제 1 N형 트랜지스터 (303)의 게이트 전극 (315)에 접속된다. 제 2 입력 단자 (322)는 제 2 P형 트랜지스터 (302)의 게이트 전극 (314) 및 제 2 N형 트랜지스터 (304)의 게이트 전극 (316)에 접속된다. 출력 단자 (323)는 제 2 P형 트랜지스터 (302)의 드레인 전극 (310) 및 제 2 N형 트랜지스터 (304)의 드레인 전극 (312)에 접속된다.
또한, 저항 전극 (331 내지 334)은 트랜지스터 (301 내지 304)의 소스 전극 (305 내지 308)에 쌍으로 각각 접속된다. 전원 단자 (325 내지 328)는 그 위치에서 각각 탑재된다. 하지만, 제 1, 제 3 및 제 4 저항 전극 (331, 333, 및 334)이 제 1, 제 3 및 제 4 전원 단자 (325, 327, 및 328)에 각각 접속되는 경우라도, 제 2 저항 전극 (332)은 제 2 전원 단자 (326)에 접속되지 않는다.
간단히, 제 1 P형 트랜지스터 (301)의 드레인 전극 (309)은 제 2 P형 트랜지스터 (302)의 소스 전극 (306)에 접속된 제 2 저항 전극 (332)에 접속된다. 제 2 저항 전극 (332)이 게이트 전극으로 작용하는, 트랜지스터 구조의 소스 전극 및 드레인 전극은 제 2 전원 단자 (326)에 접속된다. 여기서, 기호 (DL) 은 확산층 (Diffusion Layer)을 표시하며, 기호 (ET) 는 소스/드레인 전극으로 작용하는 전극 단자를 표시한다.
제 1 N형 트랜지스터 (303)의 드레인 전극 (311)은 제 2 P/N형 트랜지스터 (302 및 304)의 드레인 전극 (310 및 312)에 접속된다.
또한 NOR 게이트 (300)에서, 저항 전극 (331 내지 334) 및 게이트 전극 (313 내지 316)은 동일 게이트 길이 및 동일 공정에서 각각 당연히 형성된다. 저항 전극 (331)의 전체 저항은 트랜지스터 소자 (301)의 온 상태 저항과 동등하다. 저항 전극 (332)의 전체 저항은 트랜지스터 소자 (302)의 온 상태 저항과 동등하다. 저항 전극 (333)의 전체 저항은 트랜지스터 소자 (303)의 온 상태 저항과 동등하다. 저항 전극 (334)의 전체 저항은 트랜지스터 소자 (304)의 온 상태 저항과 동등하다.
전술한 구성에서, NOR 게이트 (300)는 4개의 트랜지스터 소자 (301 내지 304)를 사용함으로써 2개의 입력 단자 (321 내지 322)에 입력되는 2진 데이터에서 논리 OR 동작을 수행하여, 1개의 출력 단자 (323)로부터 출력한다. 제조 오차 에 기인한 출력 임피던스의 변동이 방지되어 다양한 문제점들을 회피할 수 있기 때문에, 전술한 바와 같은 논리 OR 동작을 수행하기 위한 4개의 트랜지스터 소자 (301 내지 304)는 신속하게 동작할 수 있다.
본 발명은 전술한 바와 같이 구성되기 때문에, 이하에 기재된 바와 같은 효과를 제공할 수 있다.
본 발명의 제 1 트랜지스터 소자에서, 제조 오차 때문에, 게이트 전극의 층폭에서의 증가는 출력 임피던스를 증가시키도록 영향을 미치며, 게이트 전극의 층 폭에서의 감소는 출력 임피던스를 감소시키도록 영향을 미친다. 여기서, 소스 전극 및 전원 단자는 저항 전극을 통하여 서로 접속된다. 따라서, 제조 오차 때문에, 저항 전극의 층 폭에서의 증가는 출력 임피던스를 감소시키도록 영향을 미치며, 저항 전극의 층 폭에서의 감소는 출력 임피던스를 증가시키도록 영향을 미친다. 또한, 저항 전극은 게이트 전극의 층 폭과 동일한 층 폭 및 동일한 공정에서 형성된다. 따라서, 제조 오차 때문에, 게이트 전극의 층 폭인 게이트 길이가 변동되는 경우, 저항 전극의 층 폭은 유사하게 변동된다. 또한, 저항 전극의 저항은 온 상태 저항과 동등하다.
전술한 구조는 저항 전극 및 게이트 전극의 층 폭에서의 변동에 의하여 야기되는 출력 임피던스에 대한 영향을 상쇄시킬 수 있어서, 제조 오차에 기인한 출력 임피던스의 변동을 방지할 수 있다.
본 발명의 제 2 트랜지스터 소자에서, 종래예와 유사하게, 제조 오차 때문에, 게이트 전극의 층 폭에서의 증가는 출력 임피던스를 증가시키도록 영향을 미치며, 게이트 전극의 층 폭에서의 감소는 출력 임피던스를 감소시키도록 영향을 미친다. 여기서, 소스 전극 및 전원 단자는 복수의 병렬 저항 전극을 통하여 서로 접속된다. 따라서, 제조 오차 때문에, 저항 전극의 층 폭에서의 증가는 출력 임피던스를 감소시키도록 영향을 미치며, 저항 전극의 층 폭에서의 감소는 출력 임피던스를 증가시키도록 영향을 미친다. 또한, 복수의 저항 전극은 게이트 전극의 층 폭과 동등한 층 폭 및 동일한 공정에서 각각 형성된다. 따라서, 게이트 전극의 층 폭인 게이트 길이가 제조 오차 때문에 변동되는 경우, 저항 전극의 층 폭은 유사하게 변동된다. 또한, 복수의 저항 전극의 전체 저항은 온 상태 저항과 동등하다.
전술한 구조는 복수의 저항 전극 및 게이트 전극의 층 폭에서의 변동에 의하여 야기되는 출력 임피던스에 대한 영향을 상쇄시킬 수 있어서, 제조 오차에 기인한 출력 임피던스의 변동을 방지할 수 있다. 과도한 시트 저항을 가지는 저항 전극의 경우에도, 게이트 전극과 각각 동등한 층 폭에서의 온 상태 저항과 동등한 저항을 전체적으로 발생시키는 것이 가능하다.
본 발명의 제 3 트랜지스터 소자에서, 종래예와 유사하게, 제조 오차 때문에, 게이트 전극의 층 폭에서의 증가는 출력 임피던스를 증가시키도록 영향을 미치며, 게이트 전극의 층 폭에서의 감소는 출력 임피던스를 감소시키도록 영향을 미친다. 여기서, 드레인 전극 및 출력 단자는 저항 전극을 통하여 서로 접속된다. 따라서, 제조 오차 때문에, 저항 전극의 층 폭에서의 증가는 출력 임피던스를 감소시키도록 영향을 미치며, 저항 전극의 층 폭에서의 감소는 출력 임피던스를 증가시키도록 영향을 미친다. 또한, 저항 전극은 게이트 전극의 층 폭과 동등한 층 폭 및 동일한 공정에서 각각 형성된다. 따라서, 게이트 전극의 층 폭인 게이트 길이가 제조 오차 때문에 변동되는 경우, 저항 전극의 층 폭은 유사하게 변동된다. 또한, 저항 전극의 저항은 온 상태 저항과 동등하다.
전술한 구조는 저항 전극 및 게이트 전극의 층 폭에서의 변동에 의하여 야기되는 출력 임피던스에 대한 영향을 상쇄시킬 수 있어서, 제조 오차에 기인한 출력 임피던스의 변동을 방지할 수 있다.
본 발명의 제 4 트랜지스터 소자에서, 종래예와 유사하게, 제조 오차 때문에, 게이트 전극의 층 폭에서의 증가는 출력 임피던스를 증가시키도록 영향을 미치며, 게이트 전극의 층 폭에서의 감소는 출력 임피던스를 감소시키도록 영향을 미친다. 여기서, 드레인 전극 및 출력 단자는 복수의 병렬 저항 전극을 통하여 서로 접속된다. 따라서, 제조 오차 때문에, 저항 전극의 층 폭에서의 증가는 출력 임피던스를 감소시키도록 영향을 미치며, 저항 전극의 층 폭에서의 감소는 출력 임피던스를 증가시키도록 영향을 미친다. 또한, 복수의 저항 전극은 게이트 전극의 층 폭과 동등한 층 폭 및 동일한 공정에서 각각 형성된다. 따라서, 게이트 전극의 층 폭인 게이트 길이가 제조 오차 때문에 변동되는 경우, 저항 전극의 층 폭은 유사하게 변동된다. 또한, 복수의 저항 전극의 전체 저항은 온 상태 저항과 동등하다.
전술한 구조는 복수의 저항 전극 및 게이트 전극의 층 폭에서의 변동에 의하여 야기되는 출력 임피던스에 대한 영향을 상쇄시킬 수 있어서, 제조 오차에 기인한 출력 임피던스의 변동을 방지할 수 있다. 과도한 시트 저항을 가지는 저항 전극의 경우에도, 게이트 전극과 각각 동등한 층 폭에서의 온 상태 저항과 동등한 저항을 전체적으로 발생시키는 것이 가능하다.
전술한 트랜지스터 소자에서, 트랜지스터 구조의 스위칭 전력은 저항 전극이 게이트 전극으로서 작용하는 트랜지스터 구조를 형성함으로써 트랜지스터 소자의 스위칭 전력에 추가될 수 있다. 따라서, 트랜지스터 소자에서 스위칭 응답을 향상시키는 것이 가능하다.
본 발명의 트랜지스터 회로에서, 복수의 저항 전극 및 게이트 전극의 층 폭의 변동에 의하여 야기되는 출력 임피던스에 대한 영향이 복수의 트랜지스터 소자 각각에서 상쇄되기 때문에, 제조 오차에 기인한 출력 임피던스에서의 변동은 방지될 수 있다. 따라서, 예를 들어, 고속 인터페이스의 출력 버퍼로서 우수하게 동작할 수 있다.
본 발명의 집적 회로 장치에서, 출력 버퍼의 출력 임피던스 및 전송 라인의 전송 임피던스는 서로 동등하기 때문에, 제조 오차에 기인한 출력 버퍼의 출력 임피던스의 변동은 방지될 수 있다. 따라서, 다소의 제조 오차가 발생하더라도, 반사 노이즈 등의 발생과 같은 다양한 문제를 발생시키지 않고 고속 동작이 우수하게 실행될 수 있다.
Claims (20)
- MOS 트랜지스터에 있어서,게이트 전극;드레인 전극;소스 전극; 및특정 전극을 구비하고,상기 MOS 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며,상기 특정 전극은 전원이 공급되는 전원부에 상기 소스 전극을 접속시키며, 상기 온 상태 저항과 실질적으로 동일한 저항과 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며,상기 특정 전극 및 상기 게이트 전극이 동시에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- MOS 트랜지스터에 있어서,게이트 전극;드레인 전극;소스 전극; 및서로 병렬로 연결된 복수의 특정 전극을 구비하고,상기 MOS 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며,상기 복수의 특정 전극은 전원이 공급되는 전원부에 상기 소스 전극을 접속시키며, 상기 온 상태 저항과 실질적으로 동일한 전체 저항을 가지며, 각각이 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며,상기 각각의 특정 전극 및 상기 게이트 전극이 동시에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- MOS 트랜지스터에 있어서,게이트 전극;드레인 전극;소스 전극; 및특정 전극을 구비하고,상기 MOS 트랜지스터가 온 상태에 있는 경우, 온 상태 저항을 가지며,상기 특정 전극은 상기 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부에 상기 드레인 전극을 접속시키며, 상기 온 상태 저항과 실질적으로 동일한 저항 및 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며,상기 특정 전극 및 상기 게이트 전극이 동시에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- MOS 트랜지스터에 있어서,게이트 전극;드레인 전극;소스 전극; 및서로 병렬로 연결된 복수의 특정 전극을 구비하고,상기 MOS 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며,상기 복수의 특정 전극은 상기 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부에 상기 드레인 전극을 접속시키며, 상기 온 상태 저항과 실질적으로 동일한 전체 저항을 가지며, 각각이 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며,상기 각각의 특정 전극 및 상기 게이트 전극이 동시에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- 제 1 항에 있어서,상기 특정 전극을 특정 게이트 전극으로서 가지며, 상기 전원부에 접속된 특정 소스 전극과 특정 드레인 전극을 가지는 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 MOS 트랜지스터.
- 제 2 항에 있어서,상기 복수의 특정 전극을 복수의 특정 게이트 전극으로서 가지며, 상기 전원부에 접속된 복수의 특정 소스 전극과 복수의 특정 드레인 전극을 각각 가지는, 복수의 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 MOS 트랜지스터.
- 제 3 항에 있어서,상기 특정 전극을 특정 게이트 전극으로서 가지며, 상기 출력부에 접속된 특정 소스 전극과 특정 드레인 전극을 가지는 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 MOS 트랜지스터.
- 제 4 항에 있어서,상기 복수의 특정 전극을 상기 복수의 특정 MOS 트랜지스터의 복수의 특정 게이트 전극으로서 가지며, 상기 출력부에 접속된 복수의 특정 소스 전극과 복수의 특정 드레인 전극을 각각 가지는, 복수의 특정 MOS 트랜지스터를 더 구비하는 것을 특징으로 하는 MOS 트랜지스터.
- MOS 트랜지스터를 제조하는 방법에 있어서,(a) 게이트 전극을 형성하는 단계;(b) 드레인 전극을 형성하는 단계;(c) 전원이 공급되는 전원부로부터 간격을 두도록 소스 전극을 형성하는 단계;(d) 상기 MOS 트랜지스터가 온 상태에 있는 경우, 게이트 전극, 드레인 전극 및 소스 전극을 포함하는 상기 MOS 트랜지스터의 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 라인을 형성하는 단계; 및(e) 상기 소스 전극 및 상기 전원부 사이에 상기 라인을 접속하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- MOS 트랜지스터를 제조하는 방법에 있어서,(f) 게이트 전극을 형성하는 단계;(g) 드레인 전극을 형성하는 단계;(h) 전원이 공급되는 전원부로부터 간격을 두도록 소스 전극을 형성하는 단계;(i) 상기 MOS 트랜지스터가 온 상태에 있는 경우, 게이트 전극, 드레인 전극 및 소스 전극의 온 상태 저항과 실질적으로 동일한 전체 저항 및 각각이 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 복수의 라인을 형성하는 단계; 및(j) 상기 소스 전극 및 상기 전원부 사이의 상기 복수의 라인을 접속하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- MOS 트랜지스터를 제조하는 방법에 있어서,(k) 게이트 전극을 형성하는 단계;(l) 소스 전극을 형성하는 단계;(m) 상기 게이트 전극, 드레인 전극 및 상기 소스 전극을 포함하는 상기 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부로부터 간격을 두도록 드레인 전극을 형성하는 단계;(n) 상기 MOS 트랜지스터가 온 상태에 있는 경우, 상기 MOS 트랜지스터의 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 라인을 형성하는 단계; 및(o) 드레인 전극 및 출력부 사이에 상기 라인을 접속하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- MOS 트랜지스터를 제조하는 방법에 있어서,(p) 게이트 전극을 형성하는 단계;(q) 소스 전극을 형성하는 단계;(r) 상기 게이트 전극, 드레인 전극 및 상기 소스 전극을 포함하는 상기 MOS 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부로부터 간격을 두도록 드레인 전극을 형성하는 단계;(s) 상기 MOS 트랜지스터가 온 상태에 있는 경우, 상기 MOS 트랜지스터의 온 상태 저항과 실질적으로 동일한 전체 저항을 가지며, 각각이 게이트 전극의 폭과 실질적으로 동일한 폭을 가지도록 상기 게이트 전극이 형성되는 제조 공정과 실질적으로 동일한 제조 공정에서 복수의 라인을 형성하는 단계; 및(t) 드레인 전극 및 출력부 사이에 상기 복수의 라인을 접속하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- 제 9 항에 있어서,(u) 특정 게이트 전극으로서 상기 라인을 가지는 것을 특징으로 하는 특정 MOS 트랜지스터를 형성하는 단계; 및(v) 상기 특정 MOS 트랜지스터의 특정 소스 전극 및 특정 드레인 전극을 전원부에 접속하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- 제 10 항에 있어서,(w) 복수의 특정 게이트 전극으로서 상기 복수의 라인을 가지는 것을 특징으로 하는 복수의 특정 MOS 트랜지스터를 형성하는 단계; 및(x) 복수의 특정 소스 전극 및 복수의 특정 드레인 전극을 전원부에 접속하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- 제 11 항에 있어서,(y) 특정 게이트 전극으로서 상기 라인을 가지는 것을 특징으로 하는 특정 MOS 트랜지스터를 형성하는 단계; 및(z) 특정 소스 전극 및 특정 드레인 전극을 상기 출력부에 접속하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- 제 12 항에 있어서,(aa) 복수의 특정 게이트 전극으로서 상기 복수의 라인을 가지는 복수의 특정 MOS 트랜지스터를 형성하는 단계; 및(ab) 복수의 특정 소스 전극 및 복수의 특정 드레인 전극을 상기 출력부에 접속하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
- MOS 트랜지스터에 있어서,MOS 타입인 복수의 상보성 트랜지스터; 및전원이 공급되는 복수의 전원부를 구비하며,상기 각각의 상보성 트랜지스터는게이트 전극;드레인 전극;소스 전극; 및특정 전극을 포함하며,상기 각각의 상보성 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며,상기 특정 전극은 상기 소스 전극을 상기 복수의 전원부의 1개에 접속시키고 상기 온 상태 저항과 실질적으로 동일한 저항 및 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며,상기 특정 전극 및 상기 게이트 전극은 동시에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- MOS 트랜지스터에 있어서,MOS 타입인 복수의 상보성 트랜지스터; 및상기 상보성 트랜지스터로부터 출력된 출력 신호가 출력되는 출력부를 구비하며,상기 각각의 상보성 트랜지스터는게이트 전극;드레인 전극;소스 전극; 및특정 전극을 포함하며,상기 각각의 상보성 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며,상기 특정 전극은 상기 드레인 전극을 상기 출력부에 접속시키고 상기 온 상태 저항과 실질적으로 동일한 저항 및 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며,상기 특정 전극 및 상기 게이트 전극은 동시에 형성되는 것을 특징으로 하는 MOS 트랜지스터.
- MOS 타입인 복수의 상보성 트랜지스터를 포함하는 출력 버퍼로부터 출력된 출력 신호가 출력되는 출력부를 포함하는 출력 버퍼;전송 경로가 상기 출력부에 접속된, 전송 임피던스를 가지는 전송 경로; 및상기 상보성 트랜지스터에 각각 접속되며, 상기 상보성 트랜지스터에 접속되는 복수의 전원부를 구비하며,상기 각각의 상보성 트랜지스터는.게이트 전극;드레인 전극;소스 전극; 및특정 전극을 포함하며,상기 각각의 상보성 트랜지스터는 온 상태에 있는 경우, 온 상태 저항을 가지며,상기 특정 전극은 상기 소스 전극을 상기 복수의 전원부 중 1개에 접속시키며, 상기 온 상태 저항과 실질적으로 동일한 저항 및 상기 게이트 전극의 폭과 실질적으로 동일한 폭을 가지며,상기 특정 전극 및 상기 게이트 전극은 동시에 형성되고,각각의 상보성 트랜지스터가 온 상태에 있는 경우, 상기 전송 임피던스는 상기 1개의 전원부로부터 상기 출력부에 배열된 특정 전송 경로에 대응하는 각각의 상보성 트랜지스터의 출력 임피던스와 실질적으로 동일한 것을 특징으로 하는 반도체 집적 회로.
- 제 19 항에 있어서,상기 특정 전극을 특정 게이트 전극으로서 가지며, 상기 1개의 전원부에 접속된 특정 소스 전극과 특정 드레인 전극을 가지는 특정 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
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