JPH09283710A - Ｆｅｔのゲートバイアス回路 - Google Patents
Ｆｅｔのゲートバイアス回路Info
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- JPH09283710A JPH09283710A JP8085484A JP8548496A JPH09283710A JP H09283710 A JPH09283710 A JP H09283710A JP 8085484 A JP8085484 A JP 8085484A JP 8548496 A JP8548496 A JP 8548496A JP H09283710 A JPH09283710 A JP H09283710A
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Abstract
(57)【要約】
【課題】 ＦＥＴを用いた増幅器におけるバイアス電圧
の調整工数を減じる。 【解決手段】 入力端子１及びインピーダンス整合回路
２を介した信号がＦＥＴのゲートＧに与えられる。ゲー
トバイアス供給端子４から与えられた電圧に基づき、バ
イアス抵抗３とバイアス調整回路１１は、ＦＥＴのゲー
トバイアス電圧を設定し、それに応じた動作点でＦＥＴ
が増幅を行う。バイアス調整回路１１は、ＦＥＴチップ
１０にＦＥＴと共に形成されたものであり、ＦＥＴのピ
ンチオフ電圧に比例して抵抗値を持たせた抵抗である。
ＦＥＴのピンチオフ電圧が変化しても、バイアス調整回
路１１の抵抗値は一緒に変化し、常にＦＥＴのゲートＧ
とソースＳとにピンチオフ電圧に比例した電圧を加え、
同じ動作点を与えることになる。
の調整工数を減じる。 【解決手段】 入力端子１及びインピーダンス整合回路
２を介した信号がＦＥＴのゲートＧに与えられる。ゲー
トバイアス供給端子４から与えられた電圧に基づき、バ
イアス抵抗３とバイアス調整回路１１は、ＦＥＴのゲー
トバイアス電圧を設定し、それに応じた動作点でＦＥＴ
が増幅を行う。バイアス調整回路１１は、ＦＥＴチップ
１０にＦＥＴと共に形成されたものであり、ＦＥＴのピ
ンチオフ電圧に比例して抵抗値を持たせた抵抗である。
ＦＥＴのピンチオフ電圧が変化しても、バイアス調整回
路１１の抵抗値は一緒に変化し、常にＦＥＴのゲートＧ
とソースＳとにピンチオフ電圧に比例した電圧を加え、
同じ動作点を与えることになる。
Description
【０００１】
【発明の属する技術分野】本発明は、無線機器の高周波
増幅器及び送信電力増幅器等に備えられたＦＥＴ（電界
効果トランジスタ）のゲートバイアス回路に関するもの
である。
増幅器及び送信電力増幅器等に備えられたＦＥＴ（電界
効果トランジスタ）のゲートバイアス回路に関するもの
である。
【０００２】
【従来の技術】従来、無線機器の高周波増幅器或いは送
信電力増幅器等では、ＧａＡｓＦＥＴが用いられてい
る。このＦＥＴの動作電流を決めるゲートバイアス電圧
は、次の（１）〜（４）のような方法で調整されてい
た。 （１） ＦＥＴを搭載するモジュール或いは回路基板
に、バイアス回路を抵抗で構成し、その抵抗の分割比に
よってバイアスを決定する。もし、ＦＥＴのピンチオフ
電圧が変化し、所定の動作点からずれていた場合には、
抵抗を取り換え、バイアス電圧を変化させ、所望の動作
条件になるように調整を行う。 （２） 可変抵抗器を採用し、ＦＥＴを搭載したモジュ
ールまたは回路基板毎に、所望の動作条件になるよう
に、その抵抗値を変化させてゲートバイアス電圧の調整
を行う。
信電力増幅器等では、ＧａＡｓＦＥＴが用いられてい
る。このＦＥＴの動作電流を決めるゲートバイアス電圧
は、次の（１）〜（４）のような方法で調整されてい
た。 （１） ＦＥＴを搭載するモジュール或いは回路基板
に、バイアス回路を抵抗で構成し、その抵抗の分割比に
よってバイアスを決定する。もし、ＦＥＴのピンチオフ
電圧が変化し、所定の動作点からずれていた場合には、
抵抗を取り換え、バイアス電圧を変化させ、所望の動作
条件になるように調整を行う。 （２） 可変抵抗器を採用し、ＦＥＴを搭載したモジュ
ールまたは回路基板毎に、所望の動作条件になるよう
に、その抵抗値を変化させてゲートバイアス電圧の調整
を行う。
【０００３】（３） ディジタル／アナログコンバータ
（以下、Ｄ／Ａコンバータという）を用いて調整する。
この場合、Ｄ／Ａコンバータの出力レベルは、正の電圧
（例えば、０〜５Ｖ）であり、ＦＥＴのゲートバイアス
電圧は負電圧でなので、Ｄ／Ａコンバータの出力電圧を
そのまま使用できない。そのため、レベル変換回路を通
じてゲートバイアス電圧を設定する。モジュール或いは
基板上でバイアス電圧の調整を行うためには、Ｄ／Ａコ
ンバータへの入力データを変化させ、その電圧に比例し
た負のゲートバイアス電圧で、ＦＥＴの動作点を決定す
る。そして、その動作点を決定した時の入力データの値
を調整値としてメモリに記憶しておき、基板の電源投入
時にメモリから調整値を読出し、増幅器動作時までの間
に、Ｄ／Ａコンバータにその調整値をセットする。この
ようにして、ゲートバイアス電圧を調整する。 （４） ＦＥＴの動作特性のそろったものを使用する。
（以下、Ｄ／Ａコンバータという）を用いて調整する。
この場合、Ｄ／Ａコンバータの出力レベルは、正の電圧
（例えば、０〜５Ｖ）であり、ＦＥＴのゲートバイアス
電圧は負電圧でなので、Ｄ／Ａコンバータの出力電圧を
そのまま使用できない。そのため、レベル変換回路を通
じてゲートバイアス電圧を設定する。モジュール或いは
基板上でバイアス電圧の調整を行うためには、Ｄ／Ａコ
ンバータへの入力データを変化させ、その電圧に比例し
た負のゲートバイアス電圧で、ＦＥＴの動作点を決定す
る。そして、その動作点を決定した時の入力データの値
を調整値としてメモリに記憶しておき、基板の電源投入
時にメモリから調整値を読出し、増幅器動作時までの間
に、Ｄ／Ａコンバータにその調整値をセットする。この
ようにして、ゲートバイアス電圧を調整する。 （４） ＦＥＴの動作特性のそろったものを使用する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
増幅用ＦＥＴでは、次のような課題があった。従来の
（１）のように、バイアス抵抗の分割比をモジュールご
とに変える方法では、数多くの抵抗値の抵抗を準備する
必要がある。そのうえ、抵抗を一度半田づけしたのち、
ＦＥＴのドレイン電流を測定してからバイアス抵抗を変
更するので、半田づけを再度行う必要があり、手間がか
かる。従来の（２）の可変抵抗を用いる方法では、調整
行為が必要であるので、組み立て時間が多くなると共に
調整設備が必要である。従来の（３）の方法では、調整
値を記憶するためのメモリや、電圧設定のためのＤ／Ａ
コンバータ等が必要になり、部品点数が多くなる。従来
の（４）のＦＥＴの動作特性がそろったものを使用する
場合、予め特性選別が必要である。そのうえ、特性の揃
ったものが必要数得られる保証はなく、製品数の確保が
できない場合も考えられる。
増幅用ＦＥＴでは、次のような課題があった。従来の
（１）のように、バイアス抵抗の分割比をモジュールご
とに変える方法では、数多くの抵抗値の抵抗を準備する
必要がある。そのうえ、抵抗を一度半田づけしたのち、
ＦＥＴのドレイン電流を測定してからバイアス抵抗を変
更するので、半田づけを再度行う必要があり、手間がか
かる。従来の（２）の可変抵抗を用いる方法では、調整
行為が必要であるので、組み立て時間が多くなると共に
調整設備が必要である。従来の（３）の方法では、調整
値を記憶するためのメモリや、電圧設定のためのＤ／Ａ
コンバータ等が必要になり、部品点数が多くなる。従来
の（４）のＦＥＴの動作特性がそろったものを使用する
場合、予め特性選別が必要である。そのうえ、特性の揃
ったものが必要数得られる保証はなく、製品数の確保が
できない場合も考えられる。
【０００５】
【課題を解決するための手段】第１及び第２の発明は、
前記課題を解決するために、チップに搭載された増幅用
ＦＥＴのゲートに対して、そのＦＥＴの動作点を設定す
るバイアス電圧を与えるバイアス抵抗を備えたゲートバ
イアス回路において、次のようなバイアス調整回路を設
けている。バイアス調整回路は、そのチップ内に形成さ
れ、ＦＥＴのゲートとソースの間に該ＦＥＴのピンチオ
フ電圧に比例した電圧を与えるものである。第１及び第
２の発明は、以上のように。ゲートバイアス回路を構成
したので、バイアス調整回路は、ＦＥＴのゲートとソー
スに対してピンチオフ電圧に比例した電圧を与えるの
で、製造されたＦＥＴのピンチオフ電圧がばらついた場
合でも、ＦＥＴは、所望の動作点で増幅動作をする。従
って、前記課題を解決できるのである。
前記課題を解決するために、チップに搭載された増幅用
ＦＥＴのゲートに対して、そのＦＥＴの動作点を設定す
るバイアス電圧を与えるバイアス抵抗を備えたゲートバ
イアス回路において、次のようなバイアス調整回路を設
けている。バイアス調整回路は、そのチップ内に形成さ
れ、ＦＥＴのゲートとソースの間に該ＦＥＴのピンチオ
フ電圧に比例した電圧を与えるものである。第１及び第
２の発明は、以上のように。ゲートバイアス回路を構成
したので、バイアス調整回路は、ＦＥＴのゲートとソー
スに対してピンチオフ電圧に比例した電圧を与えるの
で、製造されたＦＥＴのピンチオフ電圧がばらついた場
合でも、ＦＥＴは、所望の動作点で増幅動作をする。従
って、前記課題を解決できるのである。
【０００６】
【発明の実施の形態】図１は、本発明の実施形態を示す
高周波増幅器の回路図である。この増幅器は、入力端子
１に接続されたインピーダンス整合回路２を備えてい
る。インピーダンス整合回路２の出力側が、バイアス用
抵抗３の一端とＦＥＴチップ１０に接続されている。バ
イアス抵抗３の他端は、ゲートバイアス供給端子４に接
続されている。ＦＥＴチップ１０には、ＧａＡｓＦＥＴ
１１が形成されている。インピーダンス整合回路２の出
力側が、ＦＥＴ１１のゲートＧに接続されている。ＦＥ
Ｔ１１のゲートＧは、バイアス調整回路１２の一端に接
続され、該バイアス調整回路１２の他端が、ＦＥＴ１１
のソースＳに接続される共に接地されている。バイアス
調整回路１２は、ＦＥＴチップ１０中にＦＥＴ１１の製
造と同じプロセスで作製されたものであり、そのＦＥＴ
１１のピンチオフ電圧に比例した電圧を発生する機能を
有し、バイアス抵抗３と相俟って、ＦＥＴ１１のゲート
バイアス回路を構成している。ＦＥＴ１１のドレインＤ
は、インピーダンス整合回路２０に接続されている。イ
ンピーダンス整合回路２０は、電源端子２１と増幅器出
力端子２２に接続されている。インピーダンス整合回路
２は、入力端子１側の特性インピーダンス（５０オーム
または７５オーム）とＦＥＴ１１のゲートＧ側入力イン
ピーダンスの整合をとるものである。インピーダンス整
合回路２０は、ＦＥＴ１１のドレインＤ側出力インピー
ダンスと出力端子２２のインピーダンスの整合をとるも
のである。
高周波増幅器の回路図である。この増幅器は、入力端子
１に接続されたインピーダンス整合回路２を備えてい
る。インピーダンス整合回路２の出力側が、バイアス用
抵抗３の一端とＦＥＴチップ１０に接続されている。バ
イアス抵抗３の他端は、ゲートバイアス供給端子４に接
続されている。ＦＥＴチップ１０には、ＧａＡｓＦＥＴ
１１が形成されている。インピーダンス整合回路２の出
力側が、ＦＥＴ１１のゲートＧに接続されている。ＦＥ
Ｔ１１のゲートＧは、バイアス調整回路１２の一端に接
続され、該バイアス調整回路１２の他端が、ＦＥＴ１１
のソースＳに接続される共に接地されている。バイアス
調整回路１２は、ＦＥＴチップ１０中にＦＥＴ１１の製
造と同じプロセスで作製されたものであり、そのＦＥＴ
１１のピンチオフ電圧に比例した電圧を発生する機能を
有し、バイアス抵抗３と相俟って、ＦＥＴ１１のゲート
バイアス回路を構成している。ＦＥＴ１１のドレインＤ
は、インピーダンス整合回路２０に接続されている。イ
ンピーダンス整合回路２０は、電源端子２１と増幅器出
力端子２２に接続されている。インピーダンス整合回路
２は、入力端子１側の特性インピーダンス（５０オーム
または７５オーム）とＦＥＴ１１のゲートＧ側入力イン
ピーダンスの整合をとるものである。インピーダンス整
合回路２０は、ＦＥＴ１１のドレインＤ側出力インピー
ダンスと出力端子２２のインピーダンスの整合をとるも
のである。
【０００７】このような構成の増幅器では、高周波信号
が入力端子１とインピーダンス整合回路２を介してＦＥ
Ｔ１１のゲートＧに与えられる。バイアス用抵抗３とバ
イアス調整回路１０は、ゲートバイアス供給端子４から
与えられた電圧に基づき、ゲートＧに対するゲートバイ
アス電圧を設定する。ＦＥＴ１１は、ゲートバイアス電
圧に基づく動作点で増幅し、高周波成分を含んだドレイ
ン電流をインピーダンス整合回路２０に出力する。イン
ピーダンス整合回路２０によって整合された後、増幅さ
れた高周波信号が出力端子２２を介して出力される。こ
こで、ゲートバイアス電圧について説明する。図１の高
周波増幅器を動作させるために、ゲートバイアス供給端
子４に負のゲートバイアス電圧を供給する。次に、電源
端子２２に正の電圧を供給する。これらの供給順序が逆
になると、ドレイン電流が過大に流れ、ＦＥＴ１１を破
壊する可能性があるので、供給順序は限定される。各バ
イアス電圧を供給し、増幅器を最適な動作点で動作する
ようにすると、ＦＥＴのゲート・ソース間電圧を調整し
て、ドレイン電流を設定する必要がある。つまり、この
回路を安定に動作させるためには、ＦＥＴのゲート・ソ
ース間電圧を、Ａ級、Ｂ級、ＡＢ級、及びＣ級の動作モ
ードのクラスに対応させて設定し、それらに必要なドレ
イン電流が流れるようにする必要がある。しかし、実際
のＦＥＴには、ＦＥＴごとにピンチオフ電圧が変動し、
ドレイン電流も大きく異なる。そのため、動作状態が変
化するので、ゲートバイアス電圧を個々に調整し、安定
した動作状態に維持しなければならない。
が入力端子１とインピーダンス整合回路２を介してＦＥ
Ｔ１１のゲートＧに与えられる。バイアス用抵抗３とバ
イアス調整回路１０は、ゲートバイアス供給端子４から
与えられた電圧に基づき、ゲートＧに対するゲートバイ
アス電圧を設定する。ＦＥＴ１１は、ゲートバイアス電
圧に基づく動作点で増幅し、高周波成分を含んだドレイ
ン電流をインピーダンス整合回路２０に出力する。イン
ピーダンス整合回路２０によって整合された後、増幅さ
れた高周波信号が出力端子２２を介して出力される。こ
こで、ゲートバイアス電圧について説明する。図１の高
周波増幅器を動作させるために、ゲートバイアス供給端
子４に負のゲートバイアス電圧を供給する。次に、電源
端子２２に正の電圧を供給する。これらの供給順序が逆
になると、ドレイン電流が過大に流れ、ＦＥＴ１１を破
壊する可能性があるので、供給順序は限定される。各バ
イアス電圧を供給し、増幅器を最適な動作点で動作する
ようにすると、ＦＥＴのゲート・ソース間電圧を調整し
て、ドレイン電流を設定する必要がある。つまり、この
回路を安定に動作させるためには、ＦＥＴのゲート・ソ
ース間電圧を、Ａ級、Ｂ級、ＡＢ級、及びＣ級の動作モ
ードのクラスに対応させて設定し、それらに必要なドレ
イン電流が流れるようにする必要がある。しかし、実際
のＦＥＴには、ＦＥＴごとにピンチオフ電圧が変動し、
ドレイン電流も大きく異なる。そのため、動作状態が変
化するので、ゲートバイアス電圧を個々に調整し、安定
した動作状態に維持しなければならない。
【０００８】図２は、ＦＥＴのゲート・ソース間電圧対
ドレイン電流特性を示す特性図であり、特性の異なる３
つのＦＥＴの特性カーブａ，ｂ，ｃが示されている。例
えば、特性カーブａを有するＦＥＴに合わせて、ゲート
バイアス電圧ＶgsをＡＢ級に合わせて設定し、バイアス
抵抗値を各ＦＥＴのピンチオフ電圧に関係なく一定とす
ると、特性カーブｂの特性のＦＥＴでは、Ａ級のバイア
ス電圧が設定される。特性カーブｃの特性のＦＥＴで
は、Ｃ級のバイアス電圧が設定されることになる。その
ため、動作点が変化し、所望する動作が行えない。本実
施形態の増幅器では、バイアス調整回路１２を設けてい
る。ＦＥＴチップ１０中にＦＥＴ１１と共に形成された
バイアス調整回路１２をゲートＧとソースＳ間に接続す
ると、このバイアス調整回路１２の両端で発生する電圧
は、ＦＥＴ１１のピンチオフ電圧に比例する。図３は、
図１におけるゲートバイアス電圧を説明する特性図であ
り、図２中と共通する要素には、共通の符号が付されて
いる。
ドレイン電流特性を示す特性図であり、特性の異なる３
つのＦＥＴの特性カーブａ，ｂ，ｃが示されている。例
えば、特性カーブａを有するＦＥＴに合わせて、ゲート
バイアス電圧ＶgsをＡＢ級に合わせて設定し、バイアス
抵抗値を各ＦＥＴのピンチオフ電圧に関係なく一定とす
ると、特性カーブｂの特性のＦＥＴでは、Ａ級のバイア
ス電圧が設定される。特性カーブｃの特性のＦＥＴで
は、Ｃ級のバイアス電圧が設定されることになる。その
ため、動作点が変化し、所望する動作が行えない。本実
施形態の増幅器では、バイアス調整回路１２を設けてい
る。ＦＥＴチップ１０中にＦＥＴ１１と共に形成された
バイアス調整回路１２をゲートＧとソースＳ間に接続す
ると、このバイアス調整回路１２の両端で発生する電圧
は、ＦＥＴ１１のピンチオフ電圧に比例する。図３は、
図１におけるゲートバイアス電圧を説明する特性図であ
り、図２中と共通する要素には、共通の符号が付されて
いる。
【０００９】図３中の特性カーブａの特性を有するＦＥ
Ｔ１１のように、ピンチオフ電圧が負の方向に大きい場
合には、バイアス調整回路１２の両端で発生する電圧も
大きくなり、ゲートＧとソースＳ間には、大きな電圧Ｖ
gsa が加わる。特性カーブｃの特性を有するＦＥＴ１１
のように、ピンチオフ電圧が負の方向に小さい場合に
は、バイアス調整回路１２の両端で発生する電圧も小さ
くなり、ゲートＧとソースＳ間には、小さな電圧Ｖgsc
が加わる。よって、ＦＥＴ１１のピンチオフ電圧が変動
しても、それに比例するようにゲート・ソース間電圧Ｖ
gsが変化するので、各ＦＥＴのドレイン電流は一定にな
り、動作モードのクラスは変化しない。このような動作
を行うバイアス調整回路１２は、ＦＥＴチップ１０中に
ＦＥＴと一緒に作製することができる。
Ｔ１１のように、ピンチオフ電圧が負の方向に大きい場
合には、バイアス調整回路１２の両端で発生する電圧も
大きくなり、ゲートＧとソースＳ間には、大きな電圧Ｖ
gsa が加わる。特性カーブｃの特性を有するＦＥＴ１１
のように、ピンチオフ電圧が負の方向に小さい場合に
は、バイアス調整回路１２の両端で発生する電圧も小さ
くなり、ゲートＧとソースＳ間には、小さな電圧Ｖgsc
が加わる。よって、ＦＥＴ１１のピンチオフ電圧が変動
しても、それに比例するようにゲート・ソース間電圧Ｖ
gsが変化するので、各ＦＥＴのドレイン電流は一定にな
り、動作モードのクラスは変化しない。このような動作
を行うバイアス調整回路１２は、ＦＥＴチップ１０中に
ＦＥＴと一緒に作製することができる。
【００１０】即ち、ＦＥＴチップ１０を形成するときに
は、ＦＥＴ１１の特性をチェックするためのダミーＦＥ
Ｔと、バイアス調整回路１２となる抵抗領域を作製す
る。バイアス調整回路１２となる抵抗領域は、ＦＥＴ１
１の能動領域であるｎ＋層を形成するのと同時に、同じ
ｎ＋層で形成する。そして、ＦＥＴ１１のピンチオフ電
圧をダミーＦＥＴでモニターしつつ、その抵抗領域への
イオン打ち込み時間、つまりエネルギー状態を変化さ
せ、その抵抗領域の抵抗値をピンチオフ電圧に比例した
値にする。そして、ｎ＋層の抵抗領域をゲートＧとソー
スＳに接続するパターンを配置形成する。これにより、
外部での接続を要しない、バイアス調整回路１２をチッ
プ１０内に作製することができる。以上のように、本実
施形態では、ＦＥＴチップ１０にバイアス調整回路１２
を設けているので、ＦＥＴ１１のピンチオフ電圧がばら
ついても、ＦＥＴ１１のゲートＧとソースＳの間に、常
に最適なバイアス電圧Ｖgsが加えることができる。よっ
て、このＦＥＴチップ１０を用いて増幅器を組み立てる
場合に、ゲートバイアスをＦＥＴ１１ごとに調整する必
要がなくなり、部品点数の増加がなく、しかも、工程が
簡単になる。
は、ＦＥＴ１１の特性をチェックするためのダミーＦＥ
Ｔと、バイアス調整回路１２となる抵抗領域を作製す
る。バイアス調整回路１２となる抵抗領域は、ＦＥＴ１
１の能動領域であるｎ＋層を形成するのと同時に、同じ
ｎ＋層で形成する。そして、ＦＥＴ１１のピンチオフ電
圧をダミーＦＥＴでモニターしつつ、その抵抗領域への
イオン打ち込み時間、つまりエネルギー状態を変化さ
せ、その抵抗領域の抵抗値をピンチオフ電圧に比例した
値にする。そして、ｎ＋層の抵抗領域をゲートＧとソー
スＳに接続するパターンを配置形成する。これにより、
外部での接続を要しない、バイアス調整回路１２をチッ
プ１０内に作製することができる。以上のように、本実
施形態では、ＦＥＴチップ１０にバイアス調整回路１２
を設けているので、ＦＥＴ１１のピンチオフ電圧がばら
ついても、ＦＥＴ１１のゲートＧとソースＳの間に、常
に最適なバイアス電圧Ｖgsが加えることができる。よっ
て、このＦＥＴチップ１０を用いて増幅器を組み立てる
場合に、ゲートバイアスをＦＥＴ１１ごとに調整する必
要がなくなり、部品点数の増加がなく、しかも、工程が
簡単になる。
【００１１】その上、バイアス調整回路１２をＦＥＴチ
ップ１０に形成し、ＦＥＴチップ内でゲートＧとソース
Ｓに接続しているので、ＦＥＴチップ１０の端子数を増
加させる必要がない。よって、従来構造のパッケージを
そのまま使用でき、最低の端子数で実現できる。このよ
うなゲートバイアス回路を備えた図１の高周波増幅器
は、小型かつ低電圧駆動であるので、アナログ／ディジ
タル携帯電話機等における送信電力増幅器等に使用でき
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。例えば、上記実施形態ではＧａＡｓ
ＦＥＴのゲートバイアス回路を説明しているが、シリコ
ン基板に形成されたＭＯＳＦＥＴに、同様のゲートバイ
アス回路を採用しても、そのＭＯＳＦＥＴの動作点を調
整することが可能である。
ップ１０に形成し、ＦＥＴチップ内でゲートＧとソース
Ｓに接続しているので、ＦＥＴチップ１０の端子数を増
加させる必要がない。よって、従来構造のパッケージを
そのまま使用でき、最低の端子数で実現できる。このよ
うなゲートバイアス回路を備えた図１の高周波増幅器
は、小型かつ低電圧駆動であるので、アナログ／ディジ
タル携帯電話機等における送信電力増幅器等に使用でき
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。例えば、上記実施形態ではＧａＡｓ
ＦＥＴのゲートバイアス回路を説明しているが、シリコ
ン基板に形成されたＭＯＳＦＥＴに、同様のゲートバイ
アス回路を採用しても、そのＭＯＳＦＥＴの動作点を調
整することが可能である。
【００１２】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、バイアス抵抗を備えたＦＥＴのゲー
トバイアス回路に、ＦＥＴチップ上に形成され、ＦＥＴ
のゲートとソース間にＦＥＴのピンチオフ電圧に比例し
た電圧を与えるバイアス調整回路を設けている。このバ
イアス回路を設けることにより、ＦＥＴのピンチオフ電
圧がばらついても、常に、最適なバイアス電圧を与える
ことができるので、増幅器を組立てる際に、ＦＥＴごと
にゲートバイアス電圧を調整する必要がなくなり、工程
が簡単になる。
２の発明によれば、バイアス抵抗を備えたＦＥＴのゲー
トバイアス回路に、ＦＥＴチップ上に形成され、ＦＥＴ
のゲートとソース間にＦＥＴのピンチオフ電圧に比例し
た電圧を与えるバイアス調整回路を設けている。このバ
イアス回路を設けることにより、ＦＥＴのピンチオフ電
圧がばらついても、常に、最適なバイアス電圧を与える
ことができるので、増幅器を組立てる際に、ＦＥＴごと
にゲートバイアス電圧を調整する必要がなくなり、工程
が簡単になる。
【図１】本発明の実施形態を示す高周波増幅器の回路図
である。
である。
【図２】ＦＥＴのゲート・ソース間電圧対ドレイン電流
特性を示す特性図である。
特性を示す特性図である。
【図３】図１におけるゲートバイアス電圧を説明する特
性図である。
性図である。
１ 入力端子 ２，２０ インピーダンス整合回路 ３ バイアス抵抗 ４ ゲートバイアス供給端子 １０ ＦＥＴチップ １１ ＦＥＴ １２ バイアス調整回路 ２１ 電源端子 ２２ 出力端子 Ｇ ゲート Ｄ ドレイン Ｓ ソース
Claims (2)
- 【請求項１】 チップに搭載された増幅用ＦＥＴのゲー
トに対して、該ＦＥＴの動作点を設定するバイアス電圧
を与えるバイアス抵抗を備えたＦＥＴのゲートバイアス
回路において、 前記チップに形成され、前記ＦＥＴのゲートとソース間
に該ＦＥＴのピンチオフ電圧に比例した電圧を与えるバ
イアス調整回路を設けたことを特徴とするＦＥＴのゲー
トバイアス回路。 - 【請求項２】 前記バイアス調整回路は、前記ゲートと
前記ソースとの間に接続され、前記ＦＥＴのピンチオフ
電圧に比例した抵抗値を有する抵抗で構成したことを特
徴する請求項１記載のＦＥＴのゲートバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8085484A JPH09283710A (ja) | 1996-04-08 | 1996-04-08 | Ｆｅｔのゲートバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8085484A JPH09283710A (ja) | 1996-04-08 | 1996-04-08 | Ｆｅｔのゲートバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283710A true JPH09283710A (ja) | 1997-10-31 |
Family
ID=13860199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8085484A Withdrawn JPH09283710A (ja) | 1996-04-08 | 1996-04-08 | Ｆｅｔのゲートバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283710A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062418A1 (en) * | 1999-04-13 | 2000-10-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Biasing arrangement for field effect transistors |
| US6303950B1 (en) | 1999-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor including stabilizing circuit |
| US6351015B1 (en) | 1999-02-01 | 2002-02-26 | Nec Corporation | Transistor device of MOS structure in which variation of output impedance resulting from manufacturing error is reduced |
| US7321251B2 (en) | 2003-07-16 | 2008-01-22 | Sony Corporation | Bias circuit and method of producing semiconductor device |
-
1996
- 1996-04-08 JP JP8085484A patent/JPH09283710A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351015B1 (en) | 1999-02-01 | 2002-02-26 | Nec Corporation | Transistor device of MOS structure in which variation of output impedance resulting from manufacturing error is reduced |
| WO2000062418A1 (en) * | 1999-04-13 | 2000-10-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Biasing arrangement for field effect transistors |
| US6377124B1 (en) | 1999-04-13 | 2002-04-23 | Telefonaktiebolaget Lm Ericsson | Biasing arrangement for field effect transistors |
| US6303950B1 (en) | 1999-07-29 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor including stabilizing circuit |
| US7321251B2 (en) | 2003-07-16 | 2008-01-22 | Sony Corporation | Bias circuit and method of producing semiconductor device |
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