JP3594775B2 - 電力増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アンテナ装置などの送信器に用いられる電力増幅器に関するものであり、特に広い範囲の入力電力レベルに対して出力電力を一定にし得る電力増幅器に関するものである。
【０００２】
【従来の技術】
アンテナ装置は、図８に示すように、アンテナ部４３と、方向性結合器４２と、受信部４０と、送信部３２，３８，３７，３９と、送受信の切換用スイッチ４１とを備える。上記送信部は、電力増幅器３２，３７と、これら電力増幅器３２，３７の入力側にそれぞれ接続された減衰器（ＡＴＴ）３８，３９とを有し、入力電力を減衰器（ＡＴＴ）３８，３９に通した後、電力増幅器３２，３７で増幅して出力電力をアンテナ部４３に送る。
【０００３】
上記電力増幅器３２は、図９に示すように、入力端子１１と接続する入力整合回路９と、出力端子１２と接続する出力整合回路１０と、これらの間に接続されたトランジスタ３３とを備える。このトランジスタ３３のゲート側はゲートバイアス端子３５が接続され、ドレイン側はドレインバイアス端子３６が接続されている。また、ゲートバイアス端子３５、およびドレインバイアス端子３６には、ＲＦ（周波数成分）をカットするためのコイル２９，３１がそれぞれ接続されている。
【０００４】
【発明が解決しようとする課題】
一般に、アンテナ装置は、目的物の正確な検知などを実現するために送信器での出力電力を一定にする必要がある。特に、図８に示すようなアンテナ装置を複数個並べたアレイアンテナ装置では、それぞれのアンテナ装置の送信レベルを一定にしないと、装置全体の送信レベルが不安定となる。
【０００５】
ところが、上記電力増幅器に備えるトランジスタの電力特性としては、図７中の曲線１６に示すように、入力電力Ｐｉｎが低い状態の出力電力Ｐｏｕｔ は、入力電力Ｐｉｎに比例して増加するが、入力電力Ｐｉｎが高い状態となると、ある入力電力値Ｐｉｎで最大値をとる。したがって、電力増幅器３２もこのような電力特性を有する。そのため、入力電力Ｐｉｎがその周波数特性や温度条件などにより変動すると、出力電力Ｐｏｕｔ も変動してしまう。そこで、従来は、図８に示すように、電力増幅器３２の入力側に減衰器（ＡＴＴ）３８を接続してこの減衰器（ＡＴＴ）３８によって入力電力Ｐｉｎのレベル調整をしていたが、このような減衰器（ＡＴＴ）３８により入力電力Ｐｉｎを調整するものでは、広い範囲の入力電力レベルに対して出力電力を一定にすることは困難であるという問題があった。
【０００６】
また、アンテナ装置は、その感度などをよくするため、通常は送信部での出力レベルを最大にして用いられる。そのため、電力増幅器３２の入力電力Ｐｉｎは、出力電力Ｐｏｕｔ が最大となる値に設定される。電力増幅器３２の電力付加効率は、
（出力電力Ｐｏｕｔ −入力電力Ｐｉｎ）／ドレインバイアスの電力
の式より求められる。この電力付加効率は、図７中の曲線１９に示すように、入力電力Ｐｉｎが過入力の状態（出力電力Ｐｏｕｔ が最大値をとる領域以上となる場合の入力電力状態）となると急激に低下する。したがって、入力電力Ｐｉｎが過入力の状態では、電力付加効率が著しく低下するため、電力増幅器での消費電力が大きくなるという問題があった。
【０００７】
本発明は、上記のような問題点に鑑みてなされたものであり、広い範囲の入力電力レベルに対して出力電力を一定にすることができる電力増幅器を得ることを目的とする。
【０００８】
また、本発明は、入力電力が過入力状態であっても高い電力付加効率が得られる電力増幅器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の請求項１に係る電力増幅器は、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、同じピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には第１の抵抗器を接続し、かつ上記トランジスタのゲートの一方を第２の抵抗器を介して接地した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記第１及び第２の抵抗器の抵抗値を設定したことを特徴とするものである。
【００１０】
また、本発明の請求項２に係る電力増幅器は、上記請求項１に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記第１及び第２の抵抗器の抵抗値を大きな値に設定したことを特徴とするものである。
【００１１】
また、本発明の請求項３に係る電力増幅器は、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、異なるピンチオフ電圧を有する２個以上のものを並列に接続したものからなり、各ゲート間には抵抗器を接続した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記ゲートに接続する抵抗器の抵抗値を設定したことを特徴とするものである。
【００１２】
また、本発明の請求項４に係る電力増幅器は、上記請求項３に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記ゲートに接続する抵抗器の抵抗値を大きな値に設定したことを特徴とするものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による電力増幅器の回路構成図である。
本発明の実施の形態１による電力増幅器は、図１に示すように、入力整合回路９と出力整合回路１０との間に並列に接続した２個のトランジスタ１，２を備える。上記トランジスタ１，２は、同じピンチオフ電圧を有する。ここで、ピンチオフ電圧とは、適当なドレインバイアスＶｄｓの下でドレイン電流Ｉｄｓ＝０となる点のゲートバイアスＶｇで定義される。
【００１４】
各トランジスタ１，２のゲート間は、抵抗器４を介して接続している。この抵抗器４のトランジスタ２のゲート側と接続された一端は、抵抗器３の一端と接続しており、抵抗器３の他端は、ゲートバイアス端子７と接続している。また、抵抗器４のトランジスタ１のゲート側と接続された他端は、抵抗器５の一端と接続している。抵抗器５の他端は、接地と接続しており、トランジスタ１のゲート側は、この抵抗器５を介して接地している。抵抗器３とゲートバイアス端子７との間、および抵抗器５と接地との間には、ＲＦ（周波数成分）を遮断するためのコイル２９，３０を接続している。また、トランジスタ１，２のゲート側は、入力整合回路９と接続している。各トランジスタ１，２と入力整合回路９との間には、ゲートバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２５，２６を接続している。上記入力整合回路９は、入力電力を供給する入力端子１１と接続している。
【００１５】
トランジスタ１，２のドレイン側には、低抵抗線６を接続している。この低抵抗線６の一端は、ドレインバイアス端子８と接続している。ドレインバイアス端子８と低抵抗線６との間には、ＲＦ（周波数成分）を遮断するためのコイル３１を接続している。また、トランジスタ１，２のドレイン側は、出力整合回路１０と接続している。各トランジスタ１，２と出力整合回路１０との間には、ドレインバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２７，２８を接続している。上記出力整合回路１０は、出力電力を出力する出力端子１２と接続している。
【００１６】
トランジスタ１，２のソース側は、それぞれ接地と接続している。
【００１７】
なお、上記構成を有する電力増幅器は、ＧａＡｓ等の半導体基板上に所望の半導体層等を積層させることで製造される。
【００１８】
次に、上記実施の形態１の動作について図２から図４を参照しながら説明する。
ゲート間の抵抗器３，４，５の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイアス端子７の電圧を−Ｖｇｇとする。そうすると、トランジスタ１のゲートバイアスＶｇａは、以下の式▲１▼より求められる。
Ｖｇａ＝−Ｒｃ・Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒｃ） ・・・ ▲１▼
また、トランジスタ２のゲートバイアスＶｇｂは、以下の式▲２▼より求められる。
Ｖｇｂ＝−（Ｒｂ＋Ｒｃ）Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒｃ） ・・・ ▲２▼
そこで、トランジスタ１，２のピンチオフ電圧Ｖｐがトランジスタ１のゲートバイアスＶｇａとトランジスタ２のゲートバイアスＶｇｂの間になるように抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃを設定する。すなわち、抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃは、上式▲１▼▲２▼より、Ｖｇａ＞Ｖｐ＞Ｖｇｂの関係を与える抵抗値に設定する。例えば、ゲートバイアス端子７の電圧を−６．５Ｖ（Ｖｇｇ＝６．５）とし、トランジスタ１，２のピンチオフ電圧Ｖｐ＝−３．０Ｖであるとき、抵抗器３，４，５の抵抗値をＲａ＝１０Ω、Ｒｂ＝２０Ω、Ｒｃ＝１０Ωと設定する。そうすると、低い入力電力時においては、トランジスタ１の動作点は、図２の領域１３付近になる。また、トランジスタ２の動作点は、図３の領域１４付近になる。したがって、トランジスタ１は、印加されるゲートバイアスＶｇａがトランジスタ１のピンチオフ電圧Ｖｐより高くなるので動作状態となる。また、トランジスタ２は、印加されるゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐより低くなるのでＯＦＦ状態となる。
【００１９】
ところで、入力電力は、一定の振幅を持つ周波数である。したがって、トランジスタ１の動作点１３は、入力電力の振幅に応じて、図２の点線で示す範囲で振動を起こす。したがって、高い入力電力状態の場合は入力電力の振幅が大きくなるため、トランジスタ１の動作点１３は、図２中の点線で示す領域の範囲で振動を起こす。そうすると、入力電力Ｐｉｎは、出力電力Ｐｏｕｔ が最大値をとるように設定されるため、トランジスタ１による出力電力Ｐｏｕｔ は、図７中の曲線１６から明らかなように入力電力Ｐｉｎが変動することで出力電力Ｐｏｕｔ が減少する。そして、トランジスタ１の動作点１３が図２中の右下方向に移動した場合にはドレインバイアス端子８からトランジスタ１を通してゲートバイアス端子７（−Ｖｇｇ）に向かうゲート電流が流れる。このとき、抵抗器３，４における電圧降下により、トランジスタ２におけるマイナスのゲートバイアスＶｇｂが浅くなる。そのため、トランジスタ２の動作点は、図３の領域１４付近から領域１５付近へと移動する。これにより、トランジスタ２のゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐを超えるためトランジスタ２が動作を始める。したがって、高い入力電力時においては、トランジスタ１のみならずトランジスタ２も動作することとなる。そのため、このトランジスタ２の動作によってトランジスタ１の出力電力の減少分が補償され、図４で示す従来の特性１６から実施の形態１の特性１７のように出力電力を一定にすることができる。
【００２０】
このように、実施の形態１における電力増幅器によれば、上記入力整合回路９と上記出力整合回路１０との間に、ピンチオフ電圧が等しいトランジスタ１，２を並列に接続し、上記各トランジスタ１，２のゲート間を抵抗器４を介して接続し、トランジスタ２のゲート側を抵抗器３を介してゲートバイアス端子７と接続し、かつトランジスタ１のゲート側を抵抗器５を介して接地した構成を有し、トランジスタの電力特性として入力電力が増加すると出力電力も比例して増加する領域の，低い入力電力状態では、トランジスタ１に印加しているゲートバイアスＶｇａがトランジスタ１のピンチオフ電圧を超えて該トランジスタ１が動作状態にあり、かつ他のトランジスタ２に印加しているゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｇｂを超えずに該トランジスタ２がＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，高い入力電力状態では、トランジスタ２に印加しているゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐを超えてすべてのトランジスタ１，２が動作状態にあるよう、上記抵抗器３，４，５の抵抗値を設定してあるので、高い入力電力時においては、トランジスタ１のみならずトランジスタ２も動作し、このトランジスタ２の動作によってトランジスタ１の出力電力の減少分が補償され、したがって、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力レベルを一定にすることができるものが得られるという効果がある。
【００２１】
実施の形態２．
実施の形態２の電力増幅器は、実施の形態１の回路構成において、抵抗器３，４，５の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ω、Ｒｃ＝１８０Ωとするものである。
【００２２】
このように、トランジスタ１，２のゲート側に接続している抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃを大きく設定するこことにより、トランジスタの電力特性として出力電力Ｐｏｕｔ が最大値をとる領域以上の，入力電力Ｐｉｎが過入力状態の場合では、ドレインバイアス８から動作状態にあるトランジスタ１を通してゲートバイアス７に流れるゲート電流が抑制され、ドレインバイアス７における電力の損失が防止される。したがって、実施の形態２における電力増幅器によれば、図５の従来の特性１９から実施の形態２の特性２０のように入力電力Ｐｉｎの過入力状態においても高い電力付加効率が得られるという効果がある。
【００２３】
実施の形態３．
図６は、この発明の実施の形態３による電力増幅器の回路構成図である。
本発明の実施の形態３による電力増幅器は、図６に示すように、入力整合回路９と出力整合回路１０との間に並列に接続した２個のトランジスタ２１，２２を備える。上記トランジスタ２１，２２は、異なるピンチオフ電圧を有する。
【００２４】
各トランジスタ２１，２２のゲート間は、抵抗器２４を介して接続している。抵抗器２４のトランジスタ２２のゲート側と接続された一端は、抵抗器２３の一端と接続しており、抵抗器２３の他端は、ゲートバイアス端子７と接続している。また、抵抗器２３とゲートバイアス端子７との間には、ＲＦ（周波数成分）を遮断するためのコイル２９を接続している。また、トランジスタ２１，２２のゲート側は、入力整合回路９と接続している。各トランジスタ２１，２２と入力整合回路９との間には、ゲートバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２５，２６を接続している。上記入力整合回路９は、入力電力を供給する入力端子１１と接続している。
【００２５】
トランジスタ２１，２２のドレイン側には、低抵抗線６を接続している。この低抵抗線６の一端は、ドレインバイアス端子８と接続している。ドレインバイアス端子８と低抵抗線６との間には、ＲＦ（周波数成分）を遮断するためのコイル３１を接続している。また、トランジスタ２１，２２のドレイン側は、出力整合回路１０と接続している。各トランジスタ２１，２２と出力整合回路１０との間には、ドレインバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２７，２８を接続している。上記出力整合回路１０は、出力電力を出力する出力端子１２を接続している。
【００２６】
トランジスタ２１，２２のソース側は、それぞれ接地と接続している。
【００２７】
なお、上記構成を有する電力増幅器は、ＧａＡｓ等の半導体基板上に所望の半導体層等を積層させることで製造される。
【００２８】
次に、上記実施の形態３の動作について図２から図４を参照しながら説明する。
ゲート間の抵抗器２３，２４の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイアス端子７の電圧を−Ｖｇｇとする。実施の形態３の電力増幅器は、図１に示す実施の形態１のように、トランジスタのゲート側を抵抗器で接地していない。したがって、低い入力電力時にはトランジスタ２１，２２のゲート電流はほとんど流れない。そのため、各トランジスタ２１，２２のゲートバイアスＶｇａ，Ｖｇｂは、ゲートバイアス−Ｖｇｇにほぼ等しい。そこで、ゲートバイアス−Ｖｇｇがトランジスタ２１のピンチオフ電圧Ｖｐａより大きく、かつトランジスタ２２のピンチオフ電圧Ｖｐｂより小さくなるようゲートバイアス−Ｖｇｇを設定する。例えば、ゲートバイアス−Ｖｇｇ＝−２．０としてトランジスタ２１のピンチオフ電圧Ｖｐａ＝−２．２Ｖ、トランジスタ２２のピンチオフ電圧Ｖｐｂ＝−１．８Ｖであるとき、抵抗器２３，２４の抵抗値をＲａ＝２０ｋΩ、Ｒｂ＝１０ｋΩと設定する。そうすると、トランジスタ２１の動作点は、図２の領域１３付近に、トランジスタ２２の動作点は、図３の領域１４付近になる。これにより、トランジスタ２１は通常動作、トランジスタ２２はＯＦＦ状態となる。
【００２９】
また、入力電力Ｐｉｎが高い状態では、上記実施の形態１の場合と同様に、トランジスタ２２のゲートバイアスＶｇｂがトランジスタ２２のピンチオフ電圧Ｖｐｂを超えるためトランジスタ２２が動作を始める。したがって、高い入力電力時においては、トランジスタ２１のみならずトランジスタ２２も動作することとなる。そのため、このトランジスタ２２の動作によってトランジスタ２１の出力電力の減少分が補償され、図４で示す従来の特性１６から実施の形態３の特性１７のように出力電力を一定にすることができる。
【００３０】
このように、実施の形態３における電力増幅器によれば、上記入力整合回路９と上記出力整合回路１０との間に、ピンチオフ電圧が異なる２個のトランジスタ２１，２２を並列に接続し、上記各トランジスタ２１，２２のゲート間を、抵抗器２４を介して接続し、トランジスタ２２のゲート側を抵抗器２３を介してゲートバイアス端子７と接続した構成を有し、トランジスタの電力特性として入力電力が増加すると出力電力が比例して増加する領域の，低い入力電力状態では、１個のトランジスタ２１に印加しているゲートバイアスＶｇａがトランジスタ２１のピンチオフ電圧Ｖｐａを超えて該トランジスタ２１が動作状態にあり、かつ他のトランジスタ２２に印加しているゲートバイアスＶｇｂがピンチオフ電圧Ｖｐｂを超えずに該トランジスタ２２がＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，高い入力電力状態では、ＯＦＦ状態にあったトランジスタ２２に印加しているゲートバイアスＶｇｂがピンチオフ電圧Ｖｐｂを超えてすべてのトランジスタ２１，２２が動作状態にあるよう、上記抵抗器２３，２４の抵抗値Ｒａ，Ｒｂを設定してあるので、高い入力電力時においては、トランジスタ２１のみならずトランジスタ２２も動作するので、このトランジスタ２２の動作によってトランジスタ２１の出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力を一定にすることができるものが得られるという効果がある。
【００３１】
実施の形態４．
実施の形態４の電力増幅器は、実施の形態３の回路構成において、抵抗器２３，２４の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ωとするものである。
【００３２】
このように、トランジスタ１，２のゲート側に接続している抵抗器２３，２４の抵抗値Ｒａ，Ｒｂを大きく設定することにより、トランジスタの電力特性として出力電力が最大値をとる領域以上の，過入力電力状態の場合では、ドレインバイアス８から動作状態にあるトランジスタ１を通してゲートバイアス７に流れるゲート電流が抑制され、ドレインバイアス７における電力の損失が防止される。したがって、実施の形態４における電力増幅器によれば、図５の従来の特性１９から実施の形態４の特性２０のように過入力状態においても高い電力付加効率が得られるという効果がある。
【００３３】
【発明の効果】
本発明の請求項１に係る電力増幅器によれば、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、同じピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には第１の抵抗器を接続し、かつ上記トランジスタのゲートの一方を第２の抵抗器を介して接地した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記第１及び第２の抵抗器の抵抗値を設定したことを特徴とするものであり、これにより、高い入力電力時においては、低い入力電力時にＯＦＦ状態にあったトランジスタも動作するので、該トランジスタの動作によって最初から動作状態にあるトランジスタの出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力を一定にすることができるものが得られるという効果がある。
【００３４】
また、本発明の請求項２に係る電力増幅器によれば、上記の請求項１に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記第１及び第２の抵抗器の抵抗値を大きな値に設定したことを特徴とするものであり、これにより、過入力電力状態の場合では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流が抑制され、ドレインバイアスにおける電力の損失が防止されるため、過入力状態においても高い電力付加効率が得られるという効果がある。
【００３５】
また、本発明の請求項３に係る電力増幅器によれば、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、異なるピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には抵抗器を接続した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記ゲートに接続する抵抗器の抵抗値を設定したことを特徴とするものであり、これにより、高い入力電力時においては、低い入力電力時にＯＦＦ状態にあったトランジスタも動作するので、該トランジスタの動作によって最初から動作状態にあったトランジスタの出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力を一定にすることができるものが得られるという効果がある。
【００３６】
また、本発明の請求項４に係る電力増幅器によれば、上記請求項３に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記ゲートに接続する抵抗器の抵抗値を大きな値に設定したことを特徴とするものであり、これにより、高い入力電力時においては、低い入力電力時にＯＦＦ状態にあったトランジスタも動作するので、該トランジスタの動作によって最初から動作状態にあったトランジスタの出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができるものが得られるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１における電力増幅器を示す回路図である。
【図２】図１に示すトランジスタ１の電流電圧特性を示すグラフである。
【図３】図２に示すトランジスタ２の電流電圧特性を示すグラフである。
【図４】本発明の実施の形態１，３における電力増幅器の入力電力−出力電力の電力特性を示すグラフである。
【図５】本発明の実施の形態２，４における電力増幅器の入力電力−出力電力の電力特性（１８）、および電力付加効率特性（２０）を示すグラフである。
【図６】本発明の実施の形態３における電力増幅器を示す回路図である。
【図７】従来の電力増幅器の入力電力−出力電力の電力特性（１６）、および電力付加効率特性（１９）を示すグラフである。
【図８】従来の調整器付きの送受信系を含むアンテナ装置を示すブロック図である。
【図９】従来の電力増幅器を示す回路図である。
【符号の説明】
１，２ トランジスタ（ＦＥＴ）、３，４，５ 抵抗器、６ 低抵抗配線、
７ ゲートバイアス端子、８ ドレインバイアス端子、９ 入力整合回路、
１０ 出力整合回路、１１ 入力端子、１２ 出力端子、１３ トランジスタ１の動作点の領域、１４，１５ トランジスタ２の動作点の領域、
１６，１７，１８ 出力電力特性、１９，２０ 電力付加効率、２１，２２ トランジスタ（ＦＥＴ）、２３，２４ 抵抗器、２５，２６，２７，２８ ＤＣカット用キャパシタ、２９，３０，３１ ＲＦカット用コイル、３２，３７ 電力増幅器、３３ トランジスタ（ＦＥＴ）、３４ 抵抗器、３５ ゲートバイアス端子、３６ ドレインバイアス端子、３８，３９ 減衰器（ＡＴＴ）、４０ 受信部、４１ スイッチ、４２ 分配器、４３ アンテナ部。
【発明の属する技術分野】
本発明は、アンテナ装置などの送信器に用いられる電力増幅器に関するものであり、特に広い範囲の入力電力レベルに対して出力電力を一定にし得る電力増幅器に関するものである。
【０００２】
【従来の技術】
アンテナ装置は、図８に示すように、アンテナ部４３と、方向性結合器４２と、受信部４０と、送信部３２，３８，３７，３９と、送受信の切換用スイッチ４１とを備える。上記送信部は、電力増幅器３２，３７と、これら電力増幅器３２，３７の入力側にそれぞれ接続された減衰器（ＡＴＴ）３８，３９とを有し、入力電力を減衰器（ＡＴＴ）３８，３９に通した後、電力増幅器３２，３７で増幅して出力電力をアンテナ部４３に送る。
【０００３】
上記電力増幅器３２は、図９に示すように、入力端子１１と接続する入力整合回路９と、出力端子１２と接続する出力整合回路１０と、これらの間に接続されたトランジスタ３３とを備える。このトランジスタ３３のゲート側はゲートバイアス端子３５が接続され、ドレイン側はドレインバイアス端子３６が接続されている。また、ゲートバイアス端子３５、およびドレインバイアス端子３６には、ＲＦ（周波数成分）をカットするためのコイル２９，３１がそれぞれ接続されている。
【０００４】
【発明が解決しようとする課題】
一般に、アンテナ装置は、目的物の正確な検知などを実現するために送信器での出力電力を一定にする必要がある。特に、図８に示すようなアンテナ装置を複数個並べたアレイアンテナ装置では、それぞれのアンテナ装置の送信レベルを一定にしないと、装置全体の送信レベルが不安定となる。
【０００５】
ところが、上記電力増幅器に備えるトランジスタの電力特性としては、図７中の曲線１６に示すように、入力電力Ｐｉｎが低い状態の出力電力Ｐｏｕｔ は、入力電力Ｐｉｎに比例して増加するが、入力電力Ｐｉｎが高い状態となると、ある入力電力値Ｐｉｎで最大値をとる。したがって、電力増幅器３２もこのような電力特性を有する。そのため、入力電力Ｐｉｎがその周波数特性や温度条件などにより変動すると、出力電力Ｐｏｕｔ も変動してしまう。そこで、従来は、図８に示すように、電力増幅器３２の入力側に減衰器（ＡＴＴ）３８を接続してこの減衰器（ＡＴＴ）３８によって入力電力Ｐｉｎのレベル調整をしていたが、このような減衰器（ＡＴＴ）３８により入力電力Ｐｉｎを調整するものでは、広い範囲の入力電力レベルに対して出力電力を一定にすることは困難であるという問題があった。
【０００６】
また、アンテナ装置は、その感度などをよくするため、通常は送信部での出力レベルを最大にして用いられる。そのため、電力増幅器３２の入力電力Ｐｉｎは、出力電力Ｐｏｕｔ が最大となる値に設定される。電力増幅器３２の電力付加効率は、
（出力電力Ｐｏｕｔ −入力電力Ｐｉｎ）／ドレインバイアスの電力
の式より求められる。この電力付加効率は、図７中の曲線１９に示すように、入力電力Ｐｉｎが過入力の状態（出力電力Ｐｏｕｔ が最大値をとる領域以上となる場合の入力電力状態）となると急激に低下する。したがって、入力電力Ｐｉｎが過入力の状態では、電力付加効率が著しく低下するため、電力増幅器での消費電力が大きくなるという問題があった。
【０００７】
本発明は、上記のような問題点に鑑みてなされたものであり、広い範囲の入力電力レベルに対して出力電力を一定にすることができる電力増幅器を得ることを目的とする。
【０００８】
また、本発明は、入力電力が過入力状態であっても高い電力付加効率が得られる電力増幅器を得ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の請求項１に係る電力増幅器は、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、同じピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には第１の抵抗器を接続し、かつ上記トランジスタのゲートの一方を第２の抵抗器を介して接地した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記第１及び第２の抵抗器の抵抗値を設定したことを特徴とするものである。
【００１０】
また、本発明の請求項２に係る電力増幅器は、上記請求項１に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記第１及び第２の抵抗器の抵抗値を大きな値に設定したことを特徴とするものである。
【００１１】
また、本発明の請求項３に係る電力増幅器は、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、異なるピンチオフ電圧を有する２個以上のものを並列に接続したものからなり、各ゲート間には抵抗器を接続した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記ゲートに接続する抵抗器の抵抗値を設定したことを特徴とするものである。
【００１２】
また、本発明の請求項４に係る電力増幅器は、上記請求項３に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記ゲートに接続する抵抗器の抵抗値を大きな値に設定したことを特徴とするものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による電力増幅器の回路構成図である。
本発明の実施の形態１による電力増幅器は、図１に示すように、入力整合回路９と出力整合回路１０との間に並列に接続した２個のトランジスタ１，２を備える。上記トランジスタ１，２は、同じピンチオフ電圧を有する。ここで、ピンチオフ電圧とは、適当なドレインバイアスＶｄｓの下でドレイン電流Ｉｄｓ＝０となる点のゲートバイアスＶｇで定義される。
【００１４】
各トランジスタ１，２のゲート間は、抵抗器４を介して接続している。この抵抗器４のトランジスタ２のゲート側と接続された一端は、抵抗器３の一端と接続しており、抵抗器３の他端は、ゲートバイアス端子７と接続している。また、抵抗器４のトランジスタ１のゲート側と接続された他端は、抵抗器５の一端と接続している。抵抗器５の他端は、接地と接続しており、トランジスタ１のゲート側は、この抵抗器５を介して接地している。抵抗器３とゲートバイアス端子７との間、および抵抗器５と接地との間には、ＲＦ（周波数成分）を遮断するためのコイル２９，３０を接続している。また、トランジスタ１，２のゲート側は、入力整合回路９と接続している。各トランジスタ１，２と入力整合回路９との間には、ゲートバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２５，２６を接続している。上記入力整合回路９は、入力電力を供給する入力端子１１と接続している。
【００１５】
トランジスタ１，２のドレイン側には、低抵抗線６を接続している。この低抵抗線６の一端は、ドレインバイアス端子８と接続している。ドレインバイアス端子８と低抵抗線６との間には、ＲＦ（周波数成分）を遮断するためのコイル３１を接続している。また、トランジスタ１，２のドレイン側は、出力整合回路１０と接続している。各トランジスタ１，２と出力整合回路１０との間には、ドレインバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２７，２８を接続している。上記出力整合回路１０は、出力電力を出力する出力端子１２と接続している。
【００１６】
トランジスタ１，２のソース側は、それぞれ接地と接続している。
【００１７】
なお、上記構成を有する電力増幅器は、ＧａＡｓ等の半導体基板上に所望の半導体層等を積層させることで製造される。
【００１８】
次に、上記実施の形態１の動作について図２から図４を参照しながら説明する。
ゲート間の抵抗器３，４，５の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイアス端子７の電圧を−Ｖｇｇとする。そうすると、トランジスタ１のゲートバイアスＶｇａは、以下の式▲１▼より求められる。
Ｖｇａ＝−Ｒｃ・Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒｃ） ・・・ ▲１▼
また、トランジスタ２のゲートバイアスＶｇｂは、以下の式▲２▼より求められる。
Ｖｇｂ＝−（Ｒｂ＋Ｒｃ）Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒｃ） ・・・ ▲２▼
そこで、トランジスタ１，２のピンチオフ電圧Ｖｐがトランジスタ１のゲートバイアスＶｇａとトランジスタ２のゲートバイアスＶｇｂの間になるように抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃを設定する。すなわち、抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃは、上式▲１▼▲２▼より、Ｖｇａ＞Ｖｐ＞Ｖｇｂの関係を与える抵抗値に設定する。例えば、ゲートバイアス端子７の電圧を−６．５Ｖ（Ｖｇｇ＝６．５）とし、トランジスタ１，２のピンチオフ電圧Ｖｐ＝−３．０Ｖであるとき、抵抗器３，４，５の抵抗値をＲａ＝１０Ω、Ｒｂ＝２０Ω、Ｒｃ＝１０Ωと設定する。そうすると、低い入力電力時においては、トランジスタ１の動作点は、図２の領域１３付近になる。また、トランジスタ２の動作点は、図３の領域１４付近になる。したがって、トランジスタ１は、印加されるゲートバイアスＶｇａがトランジスタ１のピンチオフ電圧Ｖｐより高くなるので動作状態となる。また、トランジスタ２は、印加されるゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐより低くなるのでＯＦＦ状態となる。
【００１９】
ところで、入力電力は、一定の振幅を持つ周波数である。したがって、トランジスタ１の動作点１３は、入力電力の振幅に応じて、図２の点線で示す範囲で振動を起こす。したがって、高い入力電力状態の場合は入力電力の振幅が大きくなるため、トランジスタ１の動作点１３は、図２中の点線で示す領域の範囲で振動を起こす。そうすると、入力電力Ｐｉｎは、出力電力Ｐｏｕｔ が最大値をとるように設定されるため、トランジスタ１による出力電力Ｐｏｕｔ は、図７中の曲線１６から明らかなように入力電力Ｐｉｎが変動することで出力電力Ｐｏｕｔ が減少する。そして、トランジスタ１の動作点１３が図２中の右下方向に移動した場合にはドレインバイアス端子８からトランジスタ１を通してゲートバイアス端子７（−Ｖｇｇ）に向かうゲート電流が流れる。このとき、抵抗器３，４における電圧降下により、トランジスタ２におけるマイナスのゲートバイアスＶｇｂが浅くなる。そのため、トランジスタ２の動作点は、図３の領域１４付近から領域１５付近へと移動する。これにより、トランジスタ２のゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐを超えるためトランジスタ２が動作を始める。したがって、高い入力電力時においては、トランジスタ１のみならずトランジスタ２も動作することとなる。そのため、このトランジスタ２の動作によってトランジスタ１の出力電力の減少分が補償され、図４で示す従来の特性１６から実施の形態１の特性１７のように出力電力を一定にすることができる。
【００２０】
このように、実施の形態１における電力増幅器によれば、上記入力整合回路９と上記出力整合回路１０との間に、ピンチオフ電圧が等しいトランジスタ１，２を並列に接続し、上記各トランジスタ１，２のゲート間を抵抗器４を介して接続し、トランジスタ２のゲート側を抵抗器３を介してゲートバイアス端子７と接続し、かつトランジスタ１のゲート側を抵抗器５を介して接地した構成を有し、トランジスタの電力特性として入力電力が増加すると出力電力も比例して増加する領域の，低い入力電力状態では、トランジスタ１に印加しているゲートバイアスＶｇａがトランジスタ１のピンチオフ電圧を超えて該トランジスタ１が動作状態にあり、かつ他のトランジスタ２に印加しているゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｇｂを超えずに該トランジスタ２がＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，高い入力電力状態では、トランジスタ２に印加しているゲートバイアスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐを超えてすべてのトランジスタ１，２が動作状態にあるよう、上記抵抗器３，４，５の抵抗値を設定してあるので、高い入力電力時においては、トランジスタ１のみならずトランジスタ２も動作し、このトランジスタ２の動作によってトランジスタ１の出力電力の減少分が補償され、したがって、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力レベルを一定にすることができるものが得られるという効果がある。
【００２１】
実施の形態２．
実施の形態２の電力増幅器は、実施の形態１の回路構成において、抵抗器３，４，５の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ω、Ｒｃ＝１８０Ωとするものである。
【００２２】
このように、トランジスタ１，２のゲート側に接続している抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃを大きく設定するこことにより、トランジスタの電力特性として出力電力Ｐｏｕｔ が最大値をとる領域以上の，入力電力Ｐｉｎが過入力状態の場合では、ドレインバイアス８から動作状態にあるトランジスタ１を通してゲートバイアス７に流れるゲート電流が抑制され、ドレインバイアス７における電力の損失が防止される。したがって、実施の形態２における電力増幅器によれば、図５の従来の特性１９から実施の形態２の特性２０のように入力電力Ｐｉｎの過入力状態においても高い電力付加効率が得られるという効果がある。
【００２３】
実施の形態３．
図６は、この発明の実施の形態３による電力増幅器の回路構成図である。
本発明の実施の形態３による電力増幅器は、図６に示すように、入力整合回路９と出力整合回路１０との間に並列に接続した２個のトランジスタ２１，２２を備える。上記トランジスタ２１，２２は、異なるピンチオフ電圧を有する。
【００２４】
各トランジスタ２１，２２のゲート間は、抵抗器２４を介して接続している。抵抗器２４のトランジスタ２２のゲート側と接続された一端は、抵抗器２３の一端と接続しており、抵抗器２３の他端は、ゲートバイアス端子７と接続している。また、抵抗器２３とゲートバイアス端子７との間には、ＲＦ（周波数成分）を遮断するためのコイル２９を接続している。また、トランジスタ２１，２２のゲート側は、入力整合回路９と接続している。各トランジスタ２１，２２と入力整合回路９との間には、ゲートバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２５，２６を接続している。上記入力整合回路９は、入力電力を供給する入力端子１１と接続している。
【００２５】
トランジスタ２１，２２のドレイン側には、低抵抗線６を接続している。この低抵抗線６の一端は、ドレインバイアス端子８と接続している。ドレインバイアス端子８と低抵抗線６との間には、ＲＦ（周波数成分）を遮断するためのコイル３１を接続している。また、トランジスタ２１，２２のドレイン側は、出力整合回路１０と接続している。各トランジスタ２１，２２と出力整合回路１０との間には、ドレインバイアスによるＤＣ（直流成分）を遮断するためのキャパシタ２７，２８を接続している。上記出力整合回路１０は、出力電力を出力する出力端子１２を接続している。
【００２６】
トランジスタ２１，２２のソース側は、それぞれ接地と接続している。
【００２７】
なお、上記構成を有する電力増幅器は、ＧａＡｓ等の半導体基板上に所望の半導体層等を積層させることで製造される。
【００２８】
次に、上記実施の形態３の動作について図２から図４を参照しながら説明する。
ゲート間の抵抗器２３，２４の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイアス端子７の電圧を−Ｖｇｇとする。実施の形態３の電力増幅器は、図１に示す実施の形態１のように、トランジスタのゲート側を抵抗器で接地していない。したがって、低い入力電力時にはトランジスタ２１，２２のゲート電流はほとんど流れない。そのため、各トランジスタ２１，２２のゲートバイアスＶｇａ，Ｖｇｂは、ゲートバイアス−Ｖｇｇにほぼ等しい。そこで、ゲートバイアス−Ｖｇｇがトランジスタ２１のピンチオフ電圧Ｖｐａより大きく、かつトランジスタ２２のピンチオフ電圧Ｖｐｂより小さくなるようゲートバイアス−Ｖｇｇを設定する。例えば、ゲートバイアス−Ｖｇｇ＝−２．０としてトランジスタ２１のピンチオフ電圧Ｖｐａ＝−２．２Ｖ、トランジスタ２２のピンチオフ電圧Ｖｐｂ＝−１．８Ｖであるとき、抵抗器２３，２４の抵抗値をＲａ＝２０ｋΩ、Ｒｂ＝１０ｋΩと設定する。そうすると、トランジスタ２１の動作点は、図２の領域１３付近に、トランジスタ２２の動作点は、図３の領域１４付近になる。これにより、トランジスタ２１は通常動作、トランジスタ２２はＯＦＦ状態となる。
【００２９】
また、入力電力Ｐｉｎが高い状態では、上記実施の形態１の場合と同様に、トランジスタ２２のゲートバイアスＶｇｂがトランジスタ２２のピンチオフ電圧Ｖｐｂを超えるためトランジスタ２２が動作を始める。したがって、高い入力電力時においては、トランジスタ２１のみならずトランジスタ２２も動作することとなる。そのため、このトランジスタ２２の動作によってトランジスタ２１の出力電力の減少分が補償され、図４で示す従来の特性１６から実施の形態３の特性１７のように出力電力を一定にすることができる。
【００３０】
このように、実施の形態３における電力増幅器によれば、上記入力整合回路９と上記出力整合回路１０との間に、ピンチオフ電圧が異なる２個のトランジスタ２１，２２を並列に接続し、上記各トランジスタ２１，２２のゲート間を、抵抗器２４を介して接続し、トランジスタ２２のゲート側を抵抗器２３を介してゲートバイアス端子７と接続した構成を有し、トランジスタの電力特性として入力電力が増加すると出力電力が比例して増加する領域の，低い入力電力状態では、１個のトランジスタ２１に印加しているゲートバイアスＶｇａがトランジスタ２１のピンチオフ電圧Ｖｐａを超えて該トランジスタ２１が動作状態にあり、かつ他のトランジスタ２２に印加しているゲートバイアスＶｇｂがピンチオフ電圧Ｖｐｂを超えずに該トランジスタ２２がＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，高い入力電力状態では、ＯＦＦ状態にあったトランジスタ２２に印加しているゲートバイアスＶｇｂがピンチオフ電圧Ｖｐｂを超えてすべてのトランジスタ２１，２２が動作状態にあるよう、上記抵抗器２３，２４の抵抗値Ｒａ，Ｒｂを設定してあるので、高い入力電力時においては、トランジスタ２１のみならずトランジスタ２２も動作するので、このトランジスタ２２の動作によってトランジスタ２１の出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力を一定にすることができるものが得られるという効果がある。
【００３１】
実施の形態４．
実施の形態４の電力増幅器は、実施の形態３の回路構成において、抵抗器２３，２４の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ωとするものである。
【００３２】
このように、トランジスタ１，２のゲート側に接続している抵抗器２３，２４の抵抗値Ｒａ，Ｒｂを大きく設定することにより、トランジスタの電力特性として出力電力が最大値をとる領域以上の，過入力電力状態の場合では、ドレインバイアス８から動作状態にあるトランジスタ１を通してゲートバイアス７に流れるゲート電流が抑制され、ドレインバイアス７における電力の損失が防止される。したがって、実施の形態４における電力増幅器によれば、図５の従来の特性１９から実施の形態４の特性２０のように過入力状態においても高い電力付加効率が得られるという効果がある。
【００３３】
【発明の効果】
本発明の請求項１に係る電力増幅器によれば、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、同じピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には第１の抵抗器を接続し、かつ上記トランジスタのゲートの一方を第２の抵抗器を介して接地した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記第１及び第２の抵抗器の抵抗値を設定したことを特徴とするものであり、これにより、高い入力電力時においては、低い入力電力時にＯＦＦ状態にあったトランジスタも動作するので、該トランジスタの動作によって最初から動作状態にあるトランジスタの出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力を一定にすることができるものが得られるという効果がある。
【００３４】
また、本発明の請求項２に係る電力増幅器によれば、上記の請求項１に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記第１及び第２の抵抗器の抵抗値を大きな値に設定したことを特徴とするものであり、これにより、過入力電力状態の場合では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流が抑制され、ドレインバイアスにおける電力の損失が防止されるため、過入力状態においても高い電力付加効率が得られるという効果がある。
【００３５】
また、本発明の請求項３に係る電力増幅器によれば、ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、上記トランジスタは、異なるピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には抵抗器を接続した構成を有し、トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記ゲートに接続する抵抗器の抵抗値を設定したことを特徴とするものであり、これにより、高い入力電力時においては、低い入力電力時にＯＦＦ状態にあったトランジスタも動作するので、該トランジスタの動作によって最初から動作状態にあったトランジスタの出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができ、その結果、広い範囲の入力電力レベルに対して出力電力を一定にすることができるものが得られるという効果がある。
【００３６】
また、本発明の請求項４に係る電力増幅器によれば、上記請求項３に記載の電力増幅器において、トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記ゲートに接続する抵抗器の抵抗値を大きな値に設定したことを特徴とするものであり、これにより、高い入力電力時においては、低い入力電力時にＯＦＦ状態にあったトランジスタも動作するので、該トランジスタの動作によって最初から動作状態にあったトランジスタの出力電力の減少分が補償され、高い入力電力時においても出力電力を一定にすることができるものが得られるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１における電力増幅器を示す回路図である。
【図２】図１に示すトランジスタ１の電流電圧特性を示すグラフである。
【図３】図２に示すトランジスタ２の電流電圧特性を示すグラフである。
【図４】本発明の実施の形態１，３における電力増幅器の入力電力−出力電力の電力特性を示すグラフである。
【図５】本発明の実施の形態２，４における電力増幅器の入力電力−出力電力の電力特性（１８）、および電力付加効率特性（２０）を示すグラフである。
【図６】本発明の実施の形態３における電力増幅器を示す回路図である。
【図７】従来の電力増幅器の入力電力−出力電力の電力特性（１６）、および電力付加効率特性（１９）を示すグラフである。
【図８】従来の調整器付きの送受信系を含むアンテナ装置を示すブロック図である。
【図９】従来の電力増幅器を示す回路図である。
【符号の説明】
１，２ トランジスタ（ＦＥＴ）、３，４，５ 抵抗器、６ 低抵抗配線、
７ ゲートバイアス端子、８ ドレインバイアス端子、９ 入力整合回路、
１０ 出力整合回路、１１ 入力端子、１２ 出力端子、１３ トランジスタ１の動作点の領域、１４，１５ トランジスタ２の動作点の領域、
１６，１７，１８ 出力電力特性、１９，２０ 電力付加効率、２１，２２ トランジスタ（ＦＥＴ）、２３，２４ 抵抗器、２５，２６，２７，２８ ＤＣカット用キャパシタ、２９，３０，３１ ＲＦカット用コイル、３２，３７ 電力増幅器、３３ トランジスタ（ＦＥＴ）、３４ 抵抗器、３５ ゲートバイアス端子、３６ ドレインバイアス端子、３８，３９ 減衰器（ＡＴＴ）、４０ 受信部、４１ スイッチ、４２ 分配器、４３ アンテナ部。
Claims (4)
- ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、
上記トランジスタは、同じピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には第１の抵抗器を接続し、かつ上記トランジスタのゲートの一方を第２の抵抗器を介して接地した構成を有し、
トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記第１及び第２の抵抗器の抵抗値を設定したことを特徴とする電力増幅器。 - 請求項１に記載の電力増幅器において、
トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記第１及び第２の抵抗器の抵抗値を大きな値に設定したことを特徴とする電力増幅器。 - ゲート側を入力整合回路に接続し、ドレイン側を出力整合回路に接続するトランジスタを備え、そのゲート側にゲートバイアスを印加し、そのドレイン側にドレインバイアスを印加しており、該トランジスタにより上記入力整合回路側から供給された入力電力を増幅して上記出力整合回路側に出力電力を送る電力増幅器において、
上記トランジスタは、異なるピンチオフ電圧を有する２個のものを並列に接続したものからなり、各ゲート間には抵抗器を接続した構成を有し、
トランジスタの電力特性として出力電力が入力電力に対して比例して増加する領域の，入力電力の低い状態では、上記トランジスタの一方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタが動作状態にあり、かつ上記トランジスタの他方に印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えずに該トランジスタがＯＦＦ状態にあるが、トランジスタの電力特性として出力電力が最大値をとる領域付近の，入力電力の高い状態では、ＯＦＦ状態にあった上記トランジスタに印加しているゲートバイアスがトランジスタのピンチオフ電圧を超えて該トランジスタも動作状態となるよう、上記ゲートに接続する抵抗器の抵抗値を設定したことを特徴とする電力増幅器。 - 請求項３に記載の電力増幅器において、
トランジスタの電力特性として出力電力が最大値をとる領域以上の，入力電力の過入力状態では、ドレインバイアスから動作状態にあるトランジスタを通してゲートバイアスに流れるゲート電流を抑制するよう、上記ゲートに接続する抵抗器の抵抗値を大きな値に設定したことを特徴とする電力増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25471597A JP3594775B2 (ja) | 1997-09-19 | 1997-09-19 | 電力増幅器 |
| US09/054,525 US5949287A (en) | 1997-09-19 | 1998-04-03 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25471597A JP3594775B2 (ja) | 1997-09-19 | 1997-09-19 | 電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197958A JPH1197958A (ja) | 1999-04-09 |
| JP3594775B2 true JP3594775B2 (ja) | 2004-12-02 |
Family
ID=17268848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25471597A Expired - Fee Related JP3594775B2 (ja) | 1997-09-19 | 1997-09-19 | 電力増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5949287A (ja) |
| JP (1) | JP3594775B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101518623B1 (ko) * | 2013-11-29 | 2015-05-07 | 숭실대학교산학협력단 | 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG90712A1 (en) * | 1998-12-05 | 2002-08-20 | Inst Of Microelectronics | Power amplifier |
| JP4163818B2 (ja) * | 1999-07-07 | 2008-10-08 | 三菱電機株式会社 | 内部整合型トランジスタ |
| JP2001274639A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | 半導体電力増幅器および多段モノリシック集積回路 |
| US7582012B2 (en) * | 2000-08-25 | 2009-09-01 | Walker Digital, Llc | Methods and apparatus for lottery game play aggregation |
| US6747517B2 (en) | 2000-12-27 | 2004-06-08 | Emhiser Research, Inc. | Power-shifting rf amplifiers |
| US6683499B2 (en) * | 2000-12-27 | 2004-01-27 | Emhiser Research, Inc. | Divided-voltage fet power amplifiers |
| US6900696B2 (en) * | 2000-12-27 | 2005-05-31 | Emhiser Research, Inc. | Shared-current electronic systems |
| US6650180B2 (en) | 2000-12-27 | 2003-11-18 | Emhiser Research, Inc. | Totem pole rf amplifiers with phase and amplitude correction |
| TWI231645B (en) * | 2003-10-16 | 2005-04-21 | Novatek Microelectronics Corp | Power amplifier having active bias circuit |
| US7091790B2 (en) * | 2004-06-25 | 2006-08-15 | Sige Semiconductor (U.S.), Corp. | Power amplifier (PA) efficiency with low current DC to DC converter |
| KR101287650B1 (ko) * | 2011-09-30 | 2013-07-24 | 서강대학교산학협력단 | 적층 트랜지스터를 사용한 ｒｆ 전력 증폭기 |
| JP2013168753A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Ltd | 増幅装置および増幅方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101652B2 (ja) * | 1987-02-12 | 1994-12-12 | 三菱電機株式会社 | バイアス回路 |
| US4788511A (en) * | 1987-11-30 | 1988-11-29 | Raytheon Company | Distributed power amplifier |
| JPH0281503A (ja) * | 1988-09-16 | 1990-03-22 | Mitsubishi Electric Corp | マイクロ波増幅回路 |
| JPH03277003A (ja) * | 1990-03-27 | 1991-12-09 | Nippon Telegr & Teleph Corp <Ntt> | 高周波高出力増幅器 |
| JPH04154216A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 半導体集積回路 |
| US5208547A (en) * | 1991-06-06 | 1993-05-04 | Raytheon Company | Distributed amplifier having negative feedback |
| JP3012717B2 (ja) * | 1991-11-01 | 2000-02-28 | 三菱電機株式会社 | 広帯域電界効果トランジスタ増幅器 |
| US5177381A (en) * | 1991-12-06 | 1993-01-05 | Motorola, Inc. | Distributed logarithmic amplifier and method |
| US5420541A (en) * | 1993-06-04 | 1995-05-30 | Raytheon Company | Microwave doherty amplifier |
| JPH0786909A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | 半導体集積回路の出力回路 |
| US5541554A (en) * | 1995-03-06 | 1996-07-30 | Motorola, Inc. | Multi-mode power amplifier |
| US5694085A (en) * | 1996-02-14 | 1997-12-02 | Glenayre Electronics, Inc. | High-power amplifier using parallel transistors |
-
1997
- 1997-09-19 JP JP25471597A patent/JP3594775B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-03 US US09/054,525 patent/US5949287A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101518623B1 (ko) * | 2013-11-29 | 2015-05-07 | 숭실대학교산학협력단 | 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5949287A (en) | 1999-09-07 |
| JPH1197958A (ja) | 1999-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100910 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110910 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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