JPH1197958A - 電力増幅器 - Google Patents
電力増幅器Info
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- JPH1197958A JPH1197958A JP9254715A JP25471597A JPH1197958A JP H1197958 A JPH1197958 A JP H1197958A JP 9254715 A JP9254715 A JP 9254715A JP 25471597 A JP25471597 A JP 25471597A JP H1197958 A JPH1197958 A JP H1197958A
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- 241001125929 Trisopterus luscus Species 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000010030 laminating Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
- H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Transmitters (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】 送信部の送信レベルを一定にするため、その
電力増幅器の出力電力を一定にする必要があった。 【解決手段】 電力増幅器は、ピンチオフ電圧の等しい
ＦＥＴ１，２を並列に接続し、各ゲート間に抵抗器４を
接続し、かつゲート側を抵抗器５で接地したものであ
る。入力電力が低い状態ではＦＥＴ１が動作し、入力電
力が高い状態ではすべてのＦＥＴ１，２が動作するよう
抵抗器３，４，５の抵抗値を設定する。 【効果】 入力電力が高い状態では入力電力が低い状態
のときＯＦＦ状態にあったＦＥＴ２も動作するので、最
初から動作状態にあるＦＥＴ１の出力電力の減少分が補
償されるため、広い範囲の入力電力レベルで出力電力を
一定にできる。
電力増幅器の出力電力を一定にする必要があった。 【解決手段】 電力増幅器は、ピンチオフ電圧の等しい
ＦＥＴ１，２を並列に接続し、各ゲート間に抵抗器４を
接続し、かつゲート側を抵抗器５で接地したものであ
る。入力電力が低い状態ではＦＥＴ１が動作し、入力電
力が高い状態ではすべてのＦＥＴ１，２が動作するよう
抵抗器３，４，５の抵抗値を設定する。 【効果】 入力電力が高い状態では入力電力が低い状態
のときＯＦＦ状態にあったＦＥＴ２も動作するので、最
初から動作状態にあるＦＥＴ１の出力電力の減少分が補
償されるため、広い範囲の入力電力レベルで出力電力を
一定にできる。
Description
【０００１】
【発明の属する技術分野】本発明は、アンテナ装置など
の送信器に用いられる電力増幅器に関するものであり、
特に広い範囲の入力電力レベルに対して出力電力を一定
にし得る電力増幅器に関するものである。
の送信器に用いられる電力増幅器に関するものであり、
特に広い範囲の入力電力レベルに対して出力電力を一定
にし得る電力増幅器に関するものである。
【０００２】
【従来の技術】アンテナ装置は、図８に示すように、ア
ンテナ部４３と、方向性結合器４２と、受信部４０と、
送信部３２，３８，３７，３９と、送受信の切換用スイ
ッチ４１とを備える。上記送信部は、電力増幅器３２，
３７と、これら電力増幅器３２，３７の入力側にそれぞ
れ接続された減衰器（ＡＴＴ）３８，３９とを有し、入
力電力を減衰器（ＡＴＴ）３８，３９に通した後、電力
増幅器３２，３７で増幅して出力電力をアンテナ部４３
に送る。
ンテナ部４３と、方向性結合器４２と、受信部４０と、
送信部３２，３８，３７，３９と、送受信の切換用スイ
ッチ４１とを備える。上記送信部は、電力増幅器３２，
３７と、これら電力増幅器３２，３７の入力側にそれぞ
れ接続された減衰器（ＡＴＴ）３８，３９とを有し、入
力電力を減衰器（ＡＴＴ）３８，３９に通した後、電力
増幅器３２，３７で増幅して出力電力をアンテナ部４３
に送る。
【０００３】上記電力増幅器３２は、図９に示すよう
に、入力端子１１と接続する入力整合回路９と、出力端
子１２と接続する出力整合回路１０と、これらの間に接
続されたトランジスタ３３とを備える。このトランジス
タ３３のゲート側はゲートバイアス端子３５が接続さ
れ、ドレイン側はドレインバイアス端子３６が接続され
ている。また、ゲートバイアス端子３５、およびドレイ
ンバイアス端子３６には、ＲＦ（周波数成分）をカット
するためのコイル２９，３１がそれぞれ接続されてい
る。
に、入力端子１１と接続する入力整合回路９と、出力端
子１２と接続する出力整合回路１０と、これらの間に接
続されたトランジスタ３３とを備える。このトランジス
タ３３のゲート側はゲートバイアス端子３５が接続さ
れ、ドレイン側はドレインバイアス端子３６が接続され
ている。また、ゲートバイアス端子３５、およびドレイ
ンバイアス端子３６には、ＲＦ（周波数成分）をカット
するためのコイル２９，３１がそれぞれ接続されてい
る。
【０００４】
【発明が解決しようとする課題】一般に、アンテナ装置
は、目的物の正確な検知などを実現するために送信器で
の出力電力を一定にする必要がある。特に、図８に示す
ようなアンテナ装置を複数個並べたアレイアンテナ装置
では、それぞれのアンテナ装置の送信レベルを一定にし
ないと、装置全体の送信レベルが不安定となる。
は、目的物の正確な検知などを実現するために送信器で
の出力電力を一定にする必要がある。特に、図８に示す
ようなアンテナ装置を複数個並べたアレイアンテナ装置
では、それぞれのアンテナ装置の送信レベルを一定にし
ないと、装置全体の送信レベルが不安定となる。
【０００５】ところが、上記電力増幅器に備えるトラン
ジスタの電力特性としては、図７中の曲線１６に示すよ
うに、入力電力Ｐinが低い状態の出力電力Ｐout は、入
力電力Ｐinに比例して増加するが、入力電力Ｐinが高い
状態となると、ある入力電力値Ｐinで最大値をとる。し
たがって、電力増幅器３２もこのような電力特性を有す
る。そのため、入力電力Ｐinがその周波数特性や温度条
件などにより変動すると、出力電力Ｐout も変動してし
まう。そこで、従来は、図８に示すように、電力増幅器
３２の入力側に減衰器（ＡＴＴ）３８を接続してこの減
衰器（ＡＴＴ）３８によって入力電力Ｐinのレベル調整
をしていたが、このような減衰器（ＡＴＴ）３８により
入力電力Ｐinを調整するものでは、広い範囲の入力電力
レベルに対して出力電力を一定にすることは困難である
という問題があった。
ジスタの電力特性としては、図７中の曲線１６に示すよ
うに、入力電力Ｐinが低い状態の出力電力Ｐout は、入
力電力Ｐinに比例して増加するが、入力電力Ｐinが高い
状態となると、ある入力電力値Ｐinで最大値をとる。し
たがって、電力増幅器３２もこのような電力特性を有す
る。そのため、入力電力Ｐinがその周波数特性や温度条
件などにより変動すると、出力電力Ｐout も変動してし
まう。そこで、従来は、図８に示すように、電力増幅器
３２の入力側に減衰器（ＡＴＴ）３８を接続してこの減
衰器（ＡＴＴ）３８によって入力電力Ｐinのレベル調整
をしていたが、このような減衰器（ＡＴＴ）３８により
入力電力Ｐinを調整するものでは、広い範囲の入力電力
レベルに対して出力電力を一定にすることは困難である
という問題があった。
【０００６】また、アンテナ装置は、その感度などをよ
くするため、通常は送信部での出力レベルを最大にして
用いられる。そのため、電力増幅器３２の入力電力Ｐin
は、出力電力Ｐout が最大となる値に設定される。電力
増幅器３２の電力付加効率は、 （出力電力Ｐout −入力電力Ｐin）／ドレインバイアス
の電力 の式より求められる。この電力付加効率は、図７中の曲
線１９に示すように、入力電力Ｐinが過入力の状態（出
力電力Ｐout が最大値をとる領域以上となる場合の入力
電力状態）となると急激に低下する。したがって、入力
電力Ｐinが過入力の状態では、電力付加効率が著しく低
下するため、電力増幅器での消費電力が大きくなるとい
う問題があった。
くするため、通常は送信部での出力レベルを最大にして
用いられる。そのため、電力増幅器３２の入力電力Ｐin
は、出力電力Ｐout が最大となる値に設定される。電力
増幅器３２の電力付加効率は、 （出力電力Ｐout −入力電力Ｐin）／ドレインバイアス
の電力 の式より求められる。この電力付加効率は、図７中の曲
線１９に示すように、入力電力Ｐinが過入力の状態（出
力電力Ｐout が最大値をとる領域以上となる場合の入力
電力状態）となると急激に低下する。したがって、入力
電力Ｐinが過入力の状態では、電力付加効率が著しく低
下するため、電力増幅器での消費電力が大きくなるとい
う問題があった。
【０００７】本発明は、上記のような問題点に鑑みてな
されたものであり、広い範囲の入力電力レベルに対して
出力電力を一定にすることができる電力増幅器を得るこ
とを目的とする。
されたものであり、広い範囲の入力電力レベルに対して
出力電力を一定にすることができる電力増幅器を得るこ
とを目的とする。
【０００８】また、本発明は、入力電力が過入力状態で
あっても高い電力付加効率が得られる電力増幅器を得る
ことを目的とする。
あっても高い電力付加効率が得られる電力増幅器を得る
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１に係る
電力増幅器は、ゲート側を入力整合回路に接続し、ドレ
イン側を出力整合回路に接続するトランジスタを備え、
そのゲート側にゲートバイアスを印加し、そのドレイン
側にドレインバイアスを印加しており、該トランジスタ
により上記入力整合回路側から供給された入力電力を増
幅して上記出力整合回路側に出力電力を送る電力増幅器
において、上記トランジスタは、同じピンチオフ電圧を
有する２個以上のものを並列に接続したものからなり、
各ゲート間には抵抗器を接続し、かつゲート側を抵抗器
で接地した構成を有し、トランジスタの電力特性として
出力電力が入力電力に対して比例して増加する領域の，
入力電力の低い状態では、上記１個以上のトランジスタ
に印加しているゲートバイアスがトランジスタのピンチ
オフ電圧を超えて該トランジスタが動作状態にあり、か
つ上記他の１個以上のトランジスタに印加しているゲー
トバイアスがトランジスタのピンチオフ電圧を超えずに
該トランジスタがＯＦＦ状態にあるが、トランジスタの
電力特性として出力電力が最大値をとる領域付近の，入
力電力の高い状態では、ＯＦＦ状態にあった上記トラン
ジスタに印加しているゲートバイアスがトランジスタの
ピンチオフ電圧を超えて該トランジスタも動作状態とな
るよう、上記ゲートに接続する抵抗器の抵抗値を設定し
たことを特徴とするものである。
電力増幅器は、ゲート側を入力整合回路に接続し、ドレ
イン側を出力整合回路に接続するトランジスタを備え、
そのゲート側にゲートバイアスを印加し、そのドレイン
側にドレインバイアスを印加しており、該トランジスタ
により上記入力整合回路側から供給された入力電力を増
幅して上記出力整合回路側に出力電力を送る電力増幅器
において、上記トランジスタは、同じピンチオフ電圧を
有する２個以上のものを並列に接続したものからなり、
各ゲート間には抵抗器を接続し、かつゲート側を抵抗器
で接地した構成を有し、トランジスタの電力特性として
出力電力が入力電力に対して比例して増加する領域の，
入力電力の低い状態では、上記１個以上のトランジスタ
に印加しているゲートバイアスがトランジスタのピンチ
オフ電圧を超えて該トランジスタが動作状態にあり、か
つ上記他の１個以上のトランジスタに印加しているゲー
トバイアスがトランジスタのピンチオフ電圧を超えずに
該トランジスタがＯＦＦ状態にあるが、トランジスタの
電力特性として出力電力が最大値をとる領域付近の，入
力電力の高い状態では、ＯＦＦ状態にあった上記トラン
ジスタに印加しているゲートバイアスがトランジスタの
ピンチオフ電圧を超えて該トランジスタも動作状態とな
るよう、上記ゲートに接続する抵抗器の抵抗値を設定し
たことを特徴とするものである。
【００１０】また、本発明の請求項２に係る電力増幅器
は、上記請求項１に記載の電力増幅器において、トラン
ジスタの電力特性として出力電力が最大値をとる領域以
上の，入力電力の過入力状態では、ドレインバイアスか
ら動作状態にあるトランジスタを通してゲートバイアス
に流れるゲート電流を抑制するよう、上記ゲートに接続
する抵抗器の抵抗値を大きな値に設定したことを特徴と
するものである。
は、上記請求項１に記載の電力増幅器において、トラン
ジスタの電力特性として出力電力が最大値をとる領域以
上の，入力電力の過入力状態では、ドレインバイアスか
ら動作状態にあるトランジスタを通してゲートバイアス
に流れるゲート電流を抑制するよう、上記ゲートに接続
する抵抗器の抵抗値を大きな値に設定したことを特徴と
するものである。
【００１１】また、本発明の請求項３に係る電力増幅器
は、ゲート側を入力整合回路に接続し、ドレイン側を出
力整合回路に接続するトランジスタを備え、そのゲート
側にゲートバイアスを印加し、そのドレイン側にドレイ
ンバイアスを印加しており、該トランジスタにより上記
入力整合回路側から供給された入力電力を増幅して上記
出力整合回路側に出力電力を送る電力増幅器において、
上記トランジスタは、異なるピンチオフ電圧を有する２
個以上のものを並列に接続したものからなり、各ゲート
間には抵抗器を接続した構成を有し、トランジスタの電
力特性として出力電力が入力電力に対して比例して増加
する領域の，入力電力の低い状態では、上記１個以上の
トランジスタに印加しているゲートバイアスがトランジ
スタのピンチオフ電圧を超えて該トランジスタが動作状
態にあり、かつ上記他の１個以上のトランジスタに印加
しているゲートバイアスがトランジスタのピンチオフ電
圧を超えずに該トランジスタがＯＦＦ状態にあるが、ト
ランジスタの電力特性として出力電力が最大値をとる領
域付近の，入力電力の高い状態では、ＯＦＦ状態にあっ
た上記トランジスタに印加しているゲートバイアスがト
ランジスタのピンチオフ電圧を超えて該トランジスタも
動作状態となるよう、上記ゲートに接続する抵抗器の抵
抗値を設定したことを特徴とするものである。
は、ゲート側を入力整合回路に接続し、ドレイン側を出
力整合回路に接続するトランジスタを備え、そのゲート
側にゲートバイアスを印加し、そのドレイン側にドレイ
ンバイアスを印加しており、該トランジスタにより上記
入力整合回路側から供給された入力電力を増幅して上記
出力整合回路側に出力電力を送る電力増幅器において、
上記トランジスタは、異なるピンチオフ電圧を有する２
個以上のものを並列に接続したものからなり、各ゲート
間には抵抗器を接続した構成を有し、トランジスタの電
力特性として出力電力が入力電力に対して比例して増加
する領域の，入力電力の低い状態では、上記１個以上の
トランジスタに印加しているゲートバイアスがトランジ
スタのピンチオフ電圧を超えて該トランジスタが動作状
態にあり、かつ上記他の１個以上のトランジスタに印加
しているゲートバイアスがトランジスタのピンチオフ電
圧を超えずに該トランジスタがＯＦＦ状態にあるが、ト
ランジスタの電力特性として出力電力が最大値をとる領
域付近の，入力電力の高い状態では、ＯＦＦ状態にあっ
た上記トランジスタに印加しているゲートバイアスがト
ランジスタのピンチオフ電圧を超えて該トランジスタも
動作状態となるよう、上記ゲートに接続する抵抗器の抵
抗値を設定したことを特徴とするものである。
【００１２】また、本発明の請求項４に係る電力増幅器
は、上記請求項３に記載の電力増幅器において、トラン
ジスタの電力特性として出力電力が最大値をとる領域以
上の，入力電力の過入力状態では、ドレインバイアスか
ら動作状態にあるトランジスタを通してゲートバイアス
に流れるゲート電流を抑制するよう、上記ゲートに接続
する抵抗器の抵抗値を大きな値に設定したことを特徴と
するものである。
は、上記請求項３に記載の電力増幅器において、トラン
ジスタの電力特性として出力電力が最大値をとる領域以
上の，入力電力の過入力状態では、ドレインバイアスか
ら動作状態にあるトランジスタを通してゲートバイアス
に流れるゲート電流を抑制するよう、上記ゲートに接続
する抵抗器の抵抗値を大きな値に設定したことを特徴と
するものである。
【００１３】
実施の形態１．図１は、この発明の実施の形態１による
電力増幅器の回路構成図である。本発明の実施の形態１
による電力増幅器は、図１に示すように、入力整合回路
９と出力整合回路１０との間に並列に接続した２個のト
ランジスタ１，２を備える。上記トランジスタ１，２
は、同じピンチオフ電圧を有する。ここで、ピンチオフ
電圧とは、適当なドレインバイアスＶｄｓの下でドレイ
ン電流Ｉｄｓ＝０となる点のゲートバイアスＶｇで定義
される。
電力増幅器の回路構成図である。本発明の実施の形態１
による電力増幅器は、図１に示すように、入力整合回路
９と出力整合回路１０との間に並列に接続した２個のト
ランジスタ１，２を備える。上記トランジスタ１，２
は、同じピンチオフ電圧を有する。ここで、ピンチオフ
電圧とは、適当なドレインバイアスＶｄｓの下でドレイ
ン電流Ｉｄｓ＝０となる点のゲートバイアスＶｇで定義
される。
【００１４】各トランジスタ１，２のゲート側には、抵
抗器３，４を接続している。この抵抗器３の一端は、抵
抗器４と接続しており、抵抗器３の他端は、ゲートバイ
アス端子７と接続している。また、抵抗器４の一端は、
抵抗器５と接続している。抵抗器５の一端は、接地と接
続しており、トランジスタ１，２のゲート側は、この抵
抗器５により接地している。抵抗器３とゲートバイアス
端子７との間、および抵抗器５と接地との間には、ＲＦ
（周波数成分）を遮断するためのコイル２９，３０を接
続している。また、トランジスタ１，２のゲート側は、
入力整合回路９と接続している。各トランジスタ１，２
と入力整合回路９との間には、ゲートバイアスによるＤ
Ｃ（直流成分）を遮断するためのキャパシタ２５，２６
を接続している。上記入力整合回路９は、入力電力を供
給する入力端子１１と接続している。
抗器３，４を接続している。この抵抗器３の一端は、抵
抗器４と接続しており、抵抗器３の他端は、ゲートバイ
アス端子７と接続している。また、抵抗器４の一端は、
抵抗器５と接続している。抵抗器５の一端は、接地と接
続しており、トランジスタ１，２のゲート側は、この抵
抗器５により接地している。抵抗器３とゲートバイアス
端子７との間、および抵抗器５と接地との間には、ＲＦ
（周波数成分）を遮断するためのコイル２９，３０を接
続している。また、トランジスタ１，２のゲート側は、
入力整合回路９と接続している。各トランジスタ１，２
と入力整合回路９との間には、ゲートバイアスによるＤ
Ｃ（直流成分）を遮断するためのキャパシタ２５，２６
を接続している。上記入力整合回路９は、入力電力を供
給する入力端子１１と接続している。
【００１５】トランジスタ１，２のドレイン側には、低
抵抗線６を接続している。この低抵抗線６の一端は、ド
レインバイアス端子８と接続している。ドレインバイア
ス端子８と低抵抗線６との間には、ＲＦ（周波数成分）
を遮断するためのコイル３１を接続している。また、ト
ランジスタ１，２のドレイン側は、出力整合回路１０と
接続している。各トランジスタ１，２と出力整合回路１
０との間には、ドレインバイアスによるＤＣ（直流成
分）を遮断するためのキャパシタ２７，２８を接続して
いる。上記出力整合回路１０は、出力電力を出力する出
力端子１２と接続している。
抵抗線６を接続している。この低抵抗線６の一端は、ド
レインバイアス端子８と接続している。ドレインバイア
ス端子８と低抵抗線６との間には、ＲＦ（周波数成分）
を遮断するためのコイル３１を接続している。また、ト
ランジスタ１，２のドレイン側は、出力整合回路１０と
接続している。各トランジスタ１，２と出力整合回路１
０との間には、ドレインバイアスによるＤＣ（直流成
分）を遮断するためのキャパシタ２７，２８を接続して
いる。上記出力整合回路１０は、出力電力を出力する出
力端子１２と接続している。
【００１６】トランジスタ１，２のソース側は、それぞ
れ接地と接続している。
れ接地と接続している。
【００１７】なお、上記構成を有する電力増幅器は、Ｇ
ａＡｓ等の半導体基板上に所望の半導体層等を積層させ
ることで製造される。
ａＡｓ等の半導体基板上に所望の半導体層等を積層させ
ることで製造される。
【００１８】次に、上記実施の形態１の動作について図
２から図４を参照しながら説明する。ゲート間の抵抗器
３，４，５の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイア
ス端子７の電圧を−Ｖｇｇとする。そうすると、トラン
ジスタ１のゲートバイアスＶｇａは、以下の式より求
められる。 Ｖｇａ＝−Ｒｃ・Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒｃ） ・
・・ また、トランジスタ２のゲートバイアスＶｇｂは、以下
の式より求められる。 Ｖｇｂ＝−（Ｒｂ＋Ｒｃ）Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒ
ｃ） ・・・ そこで、トランジスタ１，２のピンチオフ電圧Ｖｐがト
ランジスタ１のゲートバイアスＶｇａとトランジスタ２
のゲートバイアスＶｇｂの間になるように抵抗器３，
４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃを設定する。すなわ
ち、抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃは、上
式より、Ｖｇａ＞Ｖｐ＞Ｖｇｂの関係を与える抵抗
値に設定する。例えば、ゲートバイアス端子７の電圧を
−６．５Ｖ（Ｖｇｇ＝６．５）とし、トランジスタ１，
２のピンチオフ電圧Ｖｐ＝−３．０Ｖであるとき、抵抗
器３，４，５の抵抗値をＲａ＝１０Ω、Ｒｂ＝２０Ω、
Ｒｃ＝１０Ωと設定する。そうすると、低い入力電力時
においては、トランジスタ１の動作点は、図２の領域１
３付近になる。また、トランジスタ２の動作点は、図３
の領域１４付近になる。したがって、トランジスタ１
は、印加されるゲートバイアスＶｇａがトランジスタ１
のピンチオフ電圧Ｖｐより高くなるので動作状態とな
る。また、トランジスタ２は、印加されるゲートバイア
スＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐより低
くなるのでＯＦＦ状態となる。
２から図４を参照しながら説明する。ゲート間の抵抗器
３，４，５の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイア
ス端子７の電圧を−Ｖｇｇとする。そうすると、トラン
ジスタ１のゲートバイアスＶｇａは、以下の式より求
められる。 Ｖｇａ＝−Ｒｃ・Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒｃ） ・
・・ また、トランジスタ２のゲートバイアスＶｇｂは、以下
の式より求められる。 Ｖｇｂ＝−（Ｒｂ＋Ｒｃ）Ｖｇｇ／（Ｒａ＋Ｒｂ＋Ｒ
ｃ） ・・・ そこで、トランジスタ１，２のピンチオフ電圧Ｖｐがト
ランジスタ１のゲートバイアスＶｇａとトランジスタ２
のゲートバイアスＶｇｂの間になるように抵抗器３，
４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃを設定する。すなわ
ち、抵抗器３，４，５の抵抗値Ｒａ，Ｒｂ，Ｒｃは、上
式より、Ｖｇａ＞Ｖｐ＞Ｖｇｂの関係を与える抵抗
値に設定する。例えば、ゲートバイアス端子７の電圧を
−６．５Ｖ（Ｖｇｇ＝６．５）とし、トランジスタ１，
２のピンチオフ電圧Ｖｐ＝−３．０Ｖであるとき、抵抗
器３，４，５の抵抗値をＲａ＝１０Ω、Ｒｂ＝２０Ω、
Ｒｃ＝１０Ωと設定する。そうすると、低い入力電力時
においては、トランジスタ１の動作点は、図２の領域１
３付近になる。また、トランジスタ２の動作点は、図３
の領域１４付近になる。したがって、トランジスタ１
は、印加されるゲートバイアスＶｇａがトランジスタ１
のピンチオフ電圧Ｖｐより高くなるので動作状態とな
る。また、トランジスタ２は、印加されるゲートバイア
スＶｇｂがトランジスタ２のピンチオフ電圧Ｖｐより低
くなるのでＯＦＦ状態となる。
【００１９】ところで、入力電力は、一定の振幅を持つ
周波数である。したがって、トランジスタ１の動作点１
３は、入力電力の振幅に応じて、図２の点線で示す範囲
で振動を起こす。したがって、高い入力電力状態の場合
は入力電力の振幅が大きくなるため、トランジスタ１の
動作点１３は、図２中の点線で示す領域の範囲で振動を
起こす。そうすると、入力電力Ｐinは、出力電力Ｐout
が最大値をとるように設定されるため、トランジスタ１
による出力電力Ｐout は、図７中の曲線１６から明らか
なように入力電力Ｐinが変動することで出力電力Ｐout
が減少する。そして、トランジスタ１の動作点１３が図
２中の右下方向に移動した場合にはドレインバイアス端
子８からトランジスタ１を通してゲートバイアス端子７
（−Ｖｇｇ）に向かうゲート電流が流れる。このとき、
抵抗器３，４における電圧降下により、トランジスタ２
におけるマイナスのゲートバイアスＶｇｂが浅くなる。
そのため、トランジスタ２の動作点は、図３の領域１４
付近から領域１５付近へと移動する。これにより、トラ
ンジスタ２のゲートバイアスＶｇｂがトランジスタ２の
ピンチオフ電圧Ｖｐを超えるためトランジスタ２が動作
を始める。したがって、高い入力電力時においては、ト
ランジスタ１のみならずトランジスタ２も動作すること
となる。そのため、このトランジスタ２の動作によって
トランジスタ１の出力電力の減少分が補償され、図４で
示す従来の特性１６から実施の形態１の特性１７のよう
に出力電力を一定にすることができる。
周波数である。したがって、トランジスタ１の動作点１
３は、入力電力の振幅に応じて、図２の点線で示す範囲
で振動を起こす。したがって、高い入力電力状態の場合
は入力電力の振幅が大きくなるため、トランジスタ１の
動作点１３は、図２中の点線で示す領域の範囲で振動を
起こす。そうすると、入力電力Ｐinは、出力電力Ｐout
が最大値をとるように設定されるため、トランジスタ１
による出力電力Ｐout は、図７中の曲線１６から明らか
なように入力電力Ｐinが変動することで出力電力Ｐout
が減少する。そして、トランジスタ１の動作点１３が図
２中の右下方向に移動した場合にはドレインバイアス端
子８からトランジスタ１を通してゲートバイアス端子７
（−Ｖｇｇ）に向かうゲート電流が流れる。このとき、
抵抗器３，４における電圧降下により、トランジスタ２
におけるマイナスのゲートバイアスＶｇｂが浅くなる。
そのため、トランジスタ２の動作点は、図３の領域１４
付近から領域１５付近へと移動する。これにより、トラ
ンジスタ２のゲートバイアスＶｇｂがトランジスタ２の
ピンチオフ電圧Ｖｐを超えるためトランジスタ２が動作
を始める。したがって、高い入力電力時においては、ト
ランジスタ１のみならずトランジスタ２も動作すること
となる。そのため、このトランジスタ２の動作によって
トランジスタ１の出力電力の減少分が補償され、図４で
示す従来の特性１６から実施の形態１の特性１７のよう
に出力電力を一定にすることができる。
【００２０】このように、実施の形態１における電力増
幅器によれば、上記入力整合回路９と上記出力整合回路
１０との間に、ピンチオフ電圧が等しいトランジスタ
１，２を並列に接続し、上記各トランジスタ１，２のゲ
ート間に、抵抗器３，４を接続し、かつゲート側を抵抗
器５で接地した構成を有し、トランジスタの電力特性と
して入力電力が増加すると出力電力も比例して増加する
領域の，低い入力電力状態では、トランジスタ１に印加
しているゲートバイアスＶｇａがトランジスタ１のピン
チオフ電圧を超えて該トランジスタ１が動作状態にあ
り、かつ他のトランジスタ２に印加しているゲートバイ
アスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｇｂを
超えずに該トランジスタ２がＯＦＦ状態にあるが、トラ
ンジスタの電力特性として出力電力が最大値をとる領域
付近の，高い入力電力状態では、トランジスタ２に印加
しているゲートバイアスＶｇｂがトランジスタ２のピン
チオフ電圧Ｖｐを超えてすべてのトランジスタ１，２が
動作状態にあるよう、上記抵抗器３，４，５の抵抗値を
設定してあるので、高い入力電力時においては、トラン
ジスタ１のみならずトランジスタ２も動作し、このトラ
ンジスタ２の動作によってトランジスタ１の出力電力の
減少分が補償され、したがって、高い入力電力時におい
ても出力電力を一定にすることができ、その結果、広い
範囲の入力電力レベルに対して出力電力レベルを一定に
することができるものが得られるという効果がある。
幅器によれば、上記入力整合回路９と上記出力整合回路
１０との間に、ピンチオフ電圧が等しいトランジスタ
１，２を並列に接続し、上記各トランジスタ１，２のゲ
ート間に、抵抗器３，４を接続し、かつゲート側を抵抗
器５で接地した構成を有し、トランジスタの電力特性と
して入力電力が増加すると出力電力も比例して増加する
領域の，低い入力電力状態では、トランジスタ１に印加
しているゲートバイアスＶｇａがトランジスタ１のピン
チオフ電圧を超えて該トランジスタ１が動作状態にあ
り、かつ他のトランジスタ２に印加しているゲートバイ
アスＶｇｂがトランジスタ２のピンチオフ電圧Ｖｇｂを
超えずに該トランジスタ２がＯＦＦ状態にあるが、トラ
ンジスタの電力特性として出力電力が最大値をとる領域
付近の，高い入力電力状態では、トランジスタ２に印加
しているゲートバイアスＶｇｂがトランジスタ２のピン
チオフ電圧Ｖｐを超えてすべてのトランジスタ１，２が
動作状態にあるよう、上記抵抗器３，４，５の抵抗値を
設定してあるので、高い入力電力時においては、トラン
ジスタ１のみならずトランジスタ２も動作し、このトラ
ンジスタ２の動作によってトランジスタ１の出力電力の
減少分が補償され、したがって、高い入力電力時におい
ても出力電力を一定にすることができ、その結果、広い
範囲の入力電力レベルに対して出力電力レベルを一定に
することができるものが得られるという効果がある。
【００２１】実施の形態２．実施の形態２の電力増幅器
は、実施の形態１の回路構成において、抵抗器３，４，
５の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ω、Ｒｃ＝
１８０Ωとするものである。
は、実施の形態１の回路構成において、抵抗器３，４，
５の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ω、Ｒｃ＝
１８０Ωとするものである。
【００２２】このように、トランジスタ１，２のゲート
側に接続している抵抗器３，４，５の抵抗値Ｒａ，Ｒ
ｂ，Ｒｃを大きく設定するこことにより、トランジスタ
の電力特性として出力電力Ｐout が最大値をとる領域以
上の，入力電力Ｐinが過入力状態の場合では、ドレイン
バイアス８から動作状態にあるトランジスタ１を通して
ゲートバイアス７に流れるゲート電流が抑制され、ドレ
インバイアス７における電力の損失が防止される。した
がって、実施の形態２における電力増幅器によれば、図
５の従来の特性１９から実施の形態２の特性２０のよう
に入力電力Ｐinの過入力状態においても高い電力付加効
率が得られるという効果がある。
側に接続している抵抗器３，４，５の抵抗値Ｒａ，Ｒ
ｂ，Ｒｃを大きく設定するこことにより、トランジスタ
の電力特性として出力電力Ｐout が最大値をとる領域以
上の，入力電力Ｐinが過入力状態の場合では、ドレイン
バイアス８から動作状態にあるトランジスタ１を通して
ゲートバイアス７に流れるゲート電流が抑制され、ドレ
インバイアス７における電力の損失が防止される。した
がって、実施の形態２における電力増幅器によれば、図
５の従来の特性１９から実施の形態２の特性２０のよう
に入力電力Ｐinの過入力状態においても高い電力付加効
率が得られるという効果がある。
【００２３】実施の形態３．図６は、この発明の実施の
形態３による電力増幅器の回路構成図である。本発明の
実施の形態３による電力増幅器は、図６に示すように、
入力整合回路９と出力整合回路１０との間に並列に接続
した２個のトランジスタ２１，２２を備える。上記トラ
ンジスタ２１，２２は、異なるピンチオフ電圧を有す
る。
形態３による電力増幅器の回路構成図である。本発明の
実施の形態３による電力増幅器は、図６に示すように、
入力整合回路９と出力整合回路１０との間に並列に接続
した２個のトランジスタ２１，２２を備える。上記トラ
ンジスタ２１，２２は、異なるピンチオフ電圧を有す
る。
【００２４】各トランジスタ２１，２２のゲート側は、
抵抗器２３，２４を接続している。抵抗器２３の一端
は、抵抗器２４と接続しており、抵抗器２３の他端は、
ゲートバイアス端子７と接続している。また、抵抗器２
３とゲートバイアス端子７との間には、ＲＦ（周波数成
分）を遮断するためのコイル２９を接続している。ま
た、トランジスタ２１，２２のゲート側は、入力整合回
路９と接続している。各トランジスタ２１，２２と入力
整合回路９との間には、ゲートバイアスによるＤＣ（直
流成分）を遮断するためのキャパシタ２５，２６を接続
している。上記入力整合回路９は、入力電力を供給する
入力端子１１と接続している。
抵抗器２３，２４を接続している。抵抗器２３の一端
は、抵抗器２４と接続しており、抵抗器２３の他端は、
ゲートバイアス端子７と接続している。また、抵抗器２
３とゲートバイアス端子７との間には、ＲＦ（周波数成
分）を遮断するためのコイル２９を接続している。ま
た、トランジスタ２１，２２のゲート側は、入力整合回
路９と接続している。各トランジスタ２１，２２と入力
整合回路９との間には、ゲートバイアスによるＤＣ（直
流成分）を遮断するためのキャパシタ２５，２６を接続
している。上記入力整合回路９は、入力電力を供給する
入力端子１１と接続している。
【００２５】トランジスタ２１，２２のドレイン側に
は、低抵抗線６を接続している。この低抵抗線６の一端
は、ドレインバイアス端子８と接続している。ドレイン
バイアス端子８と低抵抗線６との間には、ＲＦ（周波数
成分）を遮断するためのコイル３１を接続している。ま
た、トランジスタ２１，２２のドレイン側は、出力整合
回路１０と接続している。各トランジスタ２１，２２と
出力整合回路１０との間には、ドレインバイアスによる
ＤＣ（直流成分）を遮断するためのキャパシタ２７，２
８を接続している。上記出力整合回路１０は、出力電力
を出力する出力端子１２を接続している。
は、低抵抗線６を接続している。この低抵抗線６の一端
は、ドレインバイアス端子８と接続している。ドレイン
バイアス端子８と低抵抗線６との間には、ＲＦ（周波数
成分）を遮断するためのコイル３１を接続している。ま
た、トランジスタ２１，２２のドレイン側は、出力整合
回路１０と接続している。各トランジスタ２１，２２と
出力整合回路１０との間には、ドレインバイアスによる
ＤＣ（直流成分）を遮断するためのキャパシタ２７，２
８を接続している。上記出力整合回路１０は、出力電力
を出力する出力端子１２を接続している。
【００２６】トランジスタ２１，２２のソース側は、そ
れぞれ接地と接続している。
れぞれ接地と接続している。
【００２７】なお、上記構成を有する電力増幅器は、Ｇ
ａＡｓ等の半導体基板上に所望の半導体層等を積層させ
ることで製造される。
ａＡｓ等の半導体基板上に所望の半導体層等を積層させ
ることで製造される。
【００２８】次に、上記実施の形態３の動作について図
２から図４を参照しながら説明する。ゲート間の抵抗器
２３，２４の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイア
ス端子７の電圧を−Ｖｇｇとする。実施の形態３の電力
増幅器は、図１に示す実施の形態１のように、トランジ
スタのゲート側を抵抗器で接地していない。したがっ
て、低い入力電力時にはトランジスタ２１，２２のゲー
ト電流はほとんど流れない。そのため、各トランジスタ
２１，２２のゲートバイアスＶｇａ，Ｖｇｂは、ゲート
バイアス−Ｖｇｇにほぼ等しい。そこで、ゲートバイア
ス−Ｖｇｇがトランジスタ２１のピンチオフ電圧Ｖｐａ
より大きく、かつトランジスタ２２のピンチオフ電圧Ｖ
ｐｂより小さくなるようゲートバイアス−Ｖｇｇを設定
する。例えば、ゲートバイアス−Ｖｇｇ＝−２．０とし
てトランジスタ２１のピンチオフ電圧Ｖｐａ＝−２．２
Ｖ、トランジスタ２２のピンチオフ電圧Ｖｐｂ＝−１．
８Ｖであるとき、抵抗器２３，２４の抵抗値をＲａ＝２
０ｋΩ、Ｒｂ＝１０ｋΩと設定する。そうすると、トラ
ンジスタ２１の動作点は、図２の領域１３付近に、トラ
ンジスタ２２の動作点は、図３の領域１４付近になる。
これにより、トランジスタ２１は通常動作、トランジス
タ２２はＯＦＦ状態となる。
２から図４を参照しながら説明する。ゲート間の抵抗器
２３，２４の抵抗値をＲａ，Ｒｂ，Ｒｃ、ゲートバイア
ス端子７の電圧を−Ｖｇｇとする。実施の形態３の電力
増幅器は、図１に示す実施の形態１のように、トランジ
スタのゲート側を抵抗器で接地していない。したがっ
て、低い入力電力時にはトランジスタ２１，２２のゲー
ト電流はほとんど流れない。そのため、各トランジスタ
２１，２２のゲートバイアスＶｇａ，Ｖｇｂは、ゲート
バイアス−Ｖｇｇにほぼ等しい。そこで、ゲートバイア
ス−Ｖｇｇがトランジスタ２１のピンチオフ電圧Ｖｐａ
より大きく、かつトランジスタ２２のピンチオフ電圧Ｖ
ｐｂより小さくなるようゲートバイアス−Ｖｇｇを設定
する。例えば、ゲートバイアス−Ｖｇｇ＝−２．０とし
てトランジスタ２１のピンチオフ電圧Ｖｐａ＝−２．２
Ｖ、トランジスタ２２のピンチオフ電圧Ｖｐｂ＝−１．
８Ｖであるとき、抵抗器２３，２４の抵抗値をＲａ＝２
０ｋΩ、Ｒｂ＝１０ｋΩと設定する。そうすると、トラ
ンジスタ２１の動作点は、図２の領域１３付近に、トラ
ンジスタ２２の動作点は、図３の領域１４付近になる。
これにより、トランジスタ２１は通常動作、トランジス
タ２２はＯＦＦ状態となる。
【００２９】また、入力電力Ｐinが高い状態では、上記
実施の形態１の場合と同様に、トランジスタ２２のゲー
トバイアスＶｇｂがトランジスタ２２のピンチオフ電圧
Ｖｐｂを超えるためトランジスタ２２が動作を始める。
したがって、高い入力電力時においては、トランジスタ
２１のみならずトランジスタ２２も動作することとな
る。そのため、このトランジスタ２２の動作によってト
ランジスタ２１の出力電力の減少分が補償され、図４で
示す従来の特性１６から実施の形態３の特性１７のよう
に出力電力を一定にすることができる。
実施の形態１の場合と同様に、トランジスタ２２のゲー
トバイアスＶｇｂがトランジスタ２２のピンチオフ電圧
Ｖｐｂを超えるためトランジスタ２２が動作を始める。
したがって、高い入力電力時においては、トランジスタ
２１のみならずトランジスタ２２も動作することとな
る。そのため、このトランジスタ２２の動作によってト
ランジスタ２１の出力電力の減少分が補償され、図４で
示す従来の特性１６から実施の形態３の特性１７のよう
に出力電力を一定にすることができる。
【００３０】このように、実施の形態３における電力増
幅器によれば、上記入力整合回路９と上記出力整合回路
１０との間に、ピンチオフ電圧が異なる２個のトランジ
スタ２１，２２を並列に接続し、上記各トランジスタ２
１，２２のゲート間に、抵抗器２４を接続した構成を有
し、トランジスタの電力特性として入力電力が増加する
と出力電力が比例して増加する領域の，低い入力電力状
態では、１個のトランジスタ２１に印加しているゲート
バイアスＶｇａがトランジスタ２１のピンチオフ電圧Ｖ
ｐａを超えて該トランジスタ２１が動作状態にあり、か
つ他のトランジスタ２２に印加しているゲートバイアス
Ｖｇｂがピンチオフ電圧Ｖｐｂを超えずに該トランジス
タ２２がＯＦＦ状態にあるが、トランジスタの電力特性
として出力電力が最大値をとる領域付近の，高い入力電
力状態では、ＯＦＦ状態にあったトランジスタ２２に印
加しているゲートバイアスＶｇｂがピンチオフ電圧Ｖｐ
ｂを超えてすべてのトランジスタ２１，２２が動作状態
にあるよう、上記抵抗器２３，２４の抵抗値Ｒａ，Ｒｂ
を設定してあるので、高い入力電力時においては、トラ
ンジスタ２１のみならずトランジスタ２２も動作するの
で、このトランジスタ２２の動作によってトランジスタ
２１の出力電力の減少分が補償され、高い入力電力時に
おいても出力電力を一定にすることができ、その結果、
広い範囲の入力電力レベルに対して出力電力を一定にす
ることができるものが得られるという効果がある。
幅器によれば、上記入力整合回路９と上記出力整合回路
１０との間に、ピンチオフ電圧が異なる２個のトランジ
スタ２１，２２を並列に接続し、上記各トランジスタ２
１，２２のゲート間に、抵抗器２４を接続した構成を有
し、トランジスタの電力特性として入力電力が増加する
と出力電力が比例して増加する領域の，低い入力電力状
態では、１個のトランジスタ２１に印加しているゲート
バイアスＶｇａがトランジスタ２１のピンチオフ電圧Ｖ
ｐａを超えて該トランジスタ２１が動作状態にあり、か
つ他のトランジスタ２２に印加しているゲートバイアス
Ｖｇｂがピンチオフ電圧Ｖｐｂを超えずに該トランジス
タ２２がＯＦＦ状態にあるが、トランジスタの電力特性
として出力電力が最大値をとる領域付近の，高い入力電
力状態では、ＯＦＦ状態にあったトランジスタ２２に印
加しているゲートバイアスＶｇｂがピンチオフ電圧Ｖｐ
ｂを超えてすべてのトランジスタ２１，２２が動作状態
にあるよう、上記抵抗器２３，２４の抵抗値Ｒａ，Ｒｂ
を設定してあるので、高い入力電力時においては、トラ
ンジスタ２１のみならずトランジスタ２２も動作するの
で、このトランジスタ２２の動作によってトランジスタ
２１の出力電力の減少分が補償され、高い入力電力時に
おいても出力電力を一定にすることができ、その結果、
広い範囲の入力電力レベルに対して出力電力を一定にす
ることができるものが得られるという効果がある。
【００３１】実施の形態４．実施の形態４の電力増幅器
は、実施の形態３の回路構成において、抵抗器２３，２
４の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ωとするも
のである。
は、実施の形態３の回路構成において、抵抗器２３，２
４の抵抗値をＲａ＝３００Ω、Ｒｂ＝４００Ωとするも
のである。
【００３２】このように、トランジスタ１，２のゲート
側に接続している抵抗器２３，２４の抵抗値Ｒａ，Ｒｂ
を大きく設定することにより、トランジスタの電力特性
として出力電力が最大値をとる領域以上の，過入力電力
状態の場合では、ドレインバイアス８から動作状態にあ
るトランジスタ１を通してゲートバイアス７に流れるゲ
ート電流が抑制され、ドレインバイアス７における電力
の損失が防止される。したがって、実施の形態４におけ
る電力増幅器によれば、図５の従来の特性１９から実施
の形態４の特性２０のように過入力状態においても高い
電力付加効率が得られるという効果がある。
側に接続している抵抗器２３，２４の抵抗値Ｒａ，Ｒｂ
を大きく設定することにより、トランジスタの電力特性
として出力電力が最大値をとる領域以上の，過入力電力
状態の場合では、ドレインバイアス８から動作状態にあ
るトランジスタ１を通してゲートバイアス７に流れるゲ
ート電流が抑制され、ドレインバイアス７における電力
の損失が防止される。したがって、実施の形態４におけ
る電力増幅器によれば、図５の従来の特性１９から実施
の形態４の特性２０のように過入力状態においても高い
電力付加効率が得られるという効果がある。
【００３３】
【発明の効果】本発明の請求項１に係る電力増幅器によ
れば、ゲート側を入力整合回路に接続し、ドレイン側を
出力整合回路に接続するトランジスタを備え、そのゲー
ト側にゲートバイアスを印加し、そのドレイン側にドレ
インバイアスを印加しており、該トランジスタにより上
記入力整合回路側から供給された入力電力を増幅して上
記出力整合回路側に出力電力を送る電力増幅器におい
て、上記トランジスタは、同じピンチオフ電圧を有する
２個以上のものを並列に接続したものからなり、各ゲー
ト間には抵抗器を接続し、かつゲート側を抵抗器で接地
した構成を有し、トランジスタの電力特性として出力電
力が入力電力に対して比例して増加する領域の，入力電
力の低い状態では、上記１個以上のトランジスタに印加
しているゲートバイアスがトランジスタのピンチオフ電
圧を超えて該トランジスタが動作状態にあり、かつ上記
他の１個以上のトランジスタに印加しているゲートバイ
アスがトランジスタのピンチオフ電圧を超えずに該トラ
ンジスタがＯＦＦ状態にあるが、トランジスタの電力特
性として出力電力が最大値をとる領域付近の，入力電力
の高い状態では、ＯＦＦ状態にあった上記トランジスタ
に印加しているゲートバイアスがトランジスタのピンチ
オフ電圧を超えて該トランジスタも動作状態となるよ
う、上記ゲートに接続する抵抗器の抵抗値を設定したこ
とを特徴とするものであり、これにより、高い入力電力
時においては、低い入力電力時にＯＦＦ状態にあったト
ランジスタも動作するので、該トランジスタの動作によ
って最初から動作状態にあるトランジスタの出力電力の
減少分が補償され、高い入力電力時においても出力電力
を一定にすることができ、その結果、広い範囲の入力電
力レベルに対して出力電力を一定にすることができるも
のが得られるという効果がある。
れば、ゲート側を入力整合回路に接続し、ドレイン側を
出力整合回路に接続するトランジスタを備え、そのゲー
ト側にゲートバイアスを印加し、そのドレイン側にドレ
インバイアスを印加しており、該トランジスタにより上
記入力整合回路側から供給された入力電力を増幅して上
記出力整合回路側に出力電力を送る電力増幅器におい
て、上記トランジスタは、同じピンチオフ電圧を有する
２個以上のものを並列に接続したものからなり、各ゲー
ト間には抵抗器を接続し、かつゲート側を抵抗器で接地
した構成を有し、トランジスタの電力特性として出力電
力が入力電力に対して比例して増加する領域の，入力電
力の低い状態では、上記１個以上のトランジスタに印加
しているゲートバイアスがトランジスタのピンチオフ電
圧を超えて該トランジスタが動作状態にあり、かつ上記
他の１個以上のトランジスタに印加しているゲートバイ
アスがトランジスタのピンチオフ電圧を超えずに該トラ
ンジスタがＯＦＦ状態にあるが、トランジスタの電力特
性として出力電力が最大値をとる領域付近の，入力電力
の高い状態では、ＯＦＦ状態にあった上記トランジスタ
に印加しているゲートバイアスがトランジスタのピンチ
オフ電圧を超えて該トランジスタも動作状態となるよ
う、上記ゲートに接続する抵抗器の抵抗値を設定したこ
とを特徴とするものであり、これにより、高い入力電力
時においては、低い入力電力時にＯＦＦ状態にあったト
ランジスタも動作するので、該トランジスタの動作によ
って最初から動作状態にあるトランジスタの出力電力の
減少分が補償され、高い入力電力時においても出力電力
を一定にすることができ、その結果、広い範囲の入力電
力レベルに対して出力電力を一定にすることができるも
のが得られるという効果がある。
【００３４】また、本発明の請求項２に係る電力増幅器
によれば、上記の請求項１に記載の電力増幅器におい
て、トランジスタの電力特性として出力電力が最大値を
とる領域以上の，入力電力の過入力状態では、ドレイン
バイアスから動作状態にあるトランジスタを通してゲー
トバイアスに流れるゲート電流を抑制するよう、上記ゲ
ートに接続する抵抗器の抵抗値を大きな値に設定したこ
とを特徴とするものであり、これにより、過入力電力状
態の場合では、ドレインバイアスから動作状態にあるト
ランジスタを通してゲートバイアスに流れるゲート電流
が抑制され、ドレインバイアスにおける電力の損失が防
止されるため、過入力状態においても高い電力付加効率
が得られるという効果がある。
によれば、上記の請求項１に記載の電力増幅器におい
て、トランジスタの電力特性として出力電力が最大値を
とる領域以上の，入力電力の過入力状態では、ドレイン
バイアスから動作状態にあるトランジスタを通してゲー
トバイアスに流れるゲート電流を抑制するよう、上記ゲ
ートに接続する抵抗器の抵抗値を大きな値に設定したこ
とを特徴とするものであり、これにより、過入力電力状
態の場合では、ドレインバイアスから動作状態にあるト
ランジスタを通してゲートバイアスに流れるゲート電流
が抑制され、ドレインバイアスにおける電力の損失が防
止されるため、過入力状態においても高い電力付加効率
が得られるという効果がある。
【００３５】また、本発明の請求項３に係る電力増幅器
によれば、ゲート側を入力整合回路に接続し、ドレイン
側を出力整合回路に接続するトランジスタを備え、その
ゲート側にゲートバイアスを印加し、そのドレイン側に
ドレインバイアスを印加しており、該トランジスタによ
り上記入力整合回路側から供給された入力電力を増幅し
て上記出力整合回路側に出力電力を送る電力増幅器にお
いて、上記トランジスタは、異なるピンチオフ電圧を有
する２個以上のものを並列に接続したものからなり、各
ゲート間には抵抗器を接続した構成を有し、トランジス
タの電力特性として出力電力が入力電力に対して比例し
て増加する領域の，入力電力の低い状態では、上記１個
以上のトランジスタに印加しているゲートバイアスがト
ランジスタのピンチオフ電圧を超えて該トランジスタが
動作状態にあり、かつ上記他の１個以上のトランジスタ
に印加しているゲートバイアスがトランジスタのピンチ
オフ電圧を超えずに該トランジスタがＯＦＦ状態にある
が、トランジスタの電力特性として出力電力が最大値を
とる領域の，入力電力の高い状態では、ＯＦＦ状態にあ
った上記トランジスタに印加しているゲートバイアスが
トランジスタのピンチオフ電圧を超えて該トランジスタ
も動作状態となるよう、上記ゲートに接続する抵抗器の
抵抗値を設定したことを特徴とするものであり、これに
より、高い入力電力時においては、低い入力電力時にＯ
ＦＦ状態にあったトランジスタも動作するので、該トラ
ンジスタの動作によって最初から動作状態にあったトラ
ンジスタの出力電力の減少分が補償され、高い入力電力
時においても出力電力を一定にすることができ、その結
果、広い範囲の入力電力レベルに対して出力電力を一定
にすることができるものが得られるという効果がある。
によれば、ゲート側を入力整合回路に接続し、ドレイン
側を出力整合回路に接続するトランジスタを備え、その
ゲート側にゲートバイアスを印加し、そのドレイン側に
ドレインバイアスを印加しており、該トランジスタによ
り上記入力整合回路側から供給された入力電力を増幅し
て上記出力整合回路側に出力電力を送る電力増幅器にお
いて、上記トランジスタは、異なるピンチオフ電圧を有
する２個以上のものを並列に接続したものからなり、各
ゲート間には抵抗器を接続した構成を有し、トランジス
タの電力特性として出力電力が入力電力に対して比例し
て増加する領域の，入力電力の低い状態では、上記１個
以上のトランジスタに印加しているゲートバイアスがト
ランジスタのピンチオフ電圧を超えて該トランジスタが
動作状態にあり、かつ上記他の１個以上のトランジスタ
に印加しているゲートバイアスがトランジスタのピンチ
オフ電圧を超えずに該トランジスタがＯＦＦ状態にある
が、トランジスタの電力特性として出力電力が最大値を
とる領域の，入力電力の高い状態では、ＯＦＦ状態にあ
った上記トランジスタに印加しているゲートバイアスが
トランジスタのピンチオフ電圧を超えて該トランジスタ
も動作状態となるよう、上記ゲートに接続する抵抗器の
抵抗値を設定したことを特徴とするものであり、これに
より、高い入力電力時においては、低い入力電力時にＯ
ＦＦ状態にあったトランジスタも動作するので、該トラ
ンジスタの動作によって最初から動作状態にあったトラ
ンジスタの出力電力の減少分が補償され、高い入力電力
時においても出力電力を一定にすることができ、その結
果、広い範囲の入力電力レベルに対して出力電力を一定
にすることができるものが得られるという効果がある。
【００３６】また、本発明の請求項４に係る電力増幅器
によれば、上記請求項３に記載の電力増幅器において、
トランジスタの電力特性として出力電力が最大値をとる
領域以上の，入力電力の過入力状態では、ドレインバイ
アスから動作状態にあるトランジスタを通してゲートバ
イアスに流れるゲート電流を抑制するよう、上記ゲート
に接続する抵抗器の抵抗値を大きな値に設定したことを
特徴とするものであり、これにより、高い入力電力時に
おいては、低い入力電力時にＯＦＦ状態にあったトラン
ジスタも動作するので、該トランジスタの動作によって
最初から動作状態にあったトランジスタの出力電力の減
少分が補償され、高い入力電力時においても出力電力を
一定にすることができるものが得られるという効果があ
る。
によれば、上記請求項３に記載の電力増幅器において、
トランジスタの電力特性として出力電力が最大値をとる
領域以上の，入力電力の過入力状態では、ドレインバイ
アスから動作状態にあるトランジスタを通してゲートバ
イアスに流れるゲート電流を抑制するよう、上記ゲート
に接続する抵抗器の抵抗値を大きな値に設定したことを
特徴とするものであり、これにより、高い入力電力時に
おいては、低い入力電力時にＯＦＦ状態にあったトラン
ジスタも動作するので、該トランジスタの動作によって
最初から動作状態にあったトランジスタの出力電力の減
少分が補償され、高い入力電力時においても出力電力を
一定にすることができるものが得られるという効果があ
る。
【図１】 本発明の実施の形態１における電力増幅器を
示す回路図である。
示す回路図である。
【図２】 図１に示すトランジスタ１の電流電圧特性を
示すグラフである。
示すグラフである。
【図３】 図２に示すトランジスタ２の電流電圧特性を
示すグラフである。
示すグラフである。
【図４】 本発明の実施の形態１，３における電力増幅
器の入力電力−出力電力の電力特性を示すグラフであ
る。
器の入力電力−出力電力の電力特性を示すグラフであ
る。
【図５】 本発明の実施の形態２，４における電力増幅
器の入力電力−出力電力の電力特性（１８）、および電
力付加効率特性（２０）を示すグラフである。
器の入力電力−出力電力の電力特性（１８）、および電
力付加効率特性（２０）を示すグラフである。
【図６】 本発明の実施の形態３における電力増幅器を
示す回路図である。
示す回路図である。
【図７】 従来の電力増幅器の入力電力−出力電力の電
力特性（１６）、および電力付加効率特性（１９）を示
すグラフである。
力特性（１６）、および電力付加効率特性（１９）を示
すグラフである。
【図８】 従来の調整器付きの送受信系を含むアンテナ
装置を示すブロック図である。
装置を示すブロック図である。
【図９】 従来の電力増幅器を示す回路図である。
１，２ トランジスタ（ＦＥＴ）、３，４，５ 抵抗
器、６ 低抵抗配線、７ ゲートバイアス端子、８ ド
レインバイアス端子、９ 入力整合回路、１０ 出力整
合回路、１１ 入力端子、１２ 出力端子、１３ トラ
ンジスタ１の動作点の領域、１４，１５ トランジスタ
２の動作点の領域、１６，１７，１８ 出力電力特性、
１９，２０ 電力付加効率、２１，２２ トランジスタ
（ＦＥＴ）、２３，２４ 抵抗器、２５，２６，２７，
２８ ＤＣカット用キャパシタ、２９，３０，３１ Ｒ
Ｆカット用コイル、３２，３７ 電力増幅器、３３ ト
ランジスタ（ＦＥＴ）、３４ 抵抗器、３５ ゲートバ
イアス端子、３６ ドレインバイアス端子、３８，３９
減衰器（ＡＴＴ）、４０ 受信部、４１ スイッチ、
４２ 分配器、４３ アンテナ部。
器、６ 低抵抗配線、７ ゲートバイアス端子、８ ド
レインバイアス端子、９ 入力整合回路、１０ 出力整
合回路、１１ 入力端子、１２ 出力端子、１３ トラ
ンジスタ１の動作点の領域、１４，１５ トランジスタ
２の動作点の領域、１６，１７，１８ 出力電力特性、
１９，２０ 電力付加効率、２１，２２ トランジスタ
（ＦＥＴ）、２３，２４ 抵抗器、２５，２６，２７，
２８ ＤＣカット用キャパシタ、２９，３０，３１ Ｒ
Ｆカット用コイル、３２，３７ 電力増幅器、３３ ト
ランジスタ（ＦＥＴ）、３４ 抵抗器、３５ ゲートバ
イアス端子、３６ ドレインバイアス端子、３８，３９
減衰器（ＡＴＴ）、４０ 受信部、４１ スイッチ、
４２ 分配器、４３ アンテナ部。
Claims (4)
- 【請求項１】 ゲート側を入力整合回路に接続し、ドレ
イン側を出力整合回路に接続するトランジスタを備え、
そのゲート側にゲートバイアスを印加し、そのドレイン
側にドレインバイアスを印加しており、該トランジスタ
により上記入力整合回路側から供給された入力電力を増
幅して上記出力整合回路側に出力電力を送る電力増幅器
において、 上記トランジスタは、同じピンチオフ電圧を有する２個
以上のものを並列に接続したものからなり、各ゲート間
には抵抗器を接続し、かつゲート側を抵抗器で接地した
構成を有し、 トランジスタの電力特性として出力電力が入力電力に対
して比例して増加する領域の，入力電力の低い状態で
は、上記１個以上のトランジスタに印加しているゲート
バイアスがトランジスタのピンチオフ電圧を超えて該ト
ランジスタが動作状態にあり、かつ上記他の１個以上の
トランジスタに印加しているゲートバイアスがトランジ
スタのピンチオフ電圧を超えずに該トランジスタがＯＦ
Ｆ状態にあるが、トランジスタの電力特性として出力電
力が最大値をとる領域付近の，入力電力の高い状態で
は、ＯＦＦ状態にあった上記トランジスタに印加してい
るゲートバイアスがトランジスタのピンチオフ電圧を超
えて該トランジスタも動作状態となるよう、上記ゲート
に接続する抵抗器の抵抗値を設定したことを特徴とする
電力増幅器。 - 【請求項２】 請求項１に記載の電力増幅器において、 トランジスタの電力特性として出力電力が最大値をとる
領域以上の，入力電力の過入力状態では、ドレインバイ
アスから動作状態にあるトランジスタを通してゲートバ
イアスに流れるゲート電流を抑制するよう、上記ゲート
に接続する抵抗器の抵抗値を大きな値に設定したことを
特徴とする電力増幅器。 - 【請求項３】 ゲート側を入力整合回路に接続し、ドレ
イン側を出力整合回路に接続するトランジスタを備え、
そのゲート側にゲートバイアスを印加し、そのドレイン
側にドレインバイアスを印加しており、該トランジスタ
により上記入力整合回路側から供給された入力電力を増
幅して上記出力整合回路側に出力電力を送る電力増幅器
において、 上記トランジスタは、異なるピンチオフ電圧を有する２
個以上のものを並列に接続したものからなり、各ゲート
間には抵抗器を接続した構成を有し、 トランジスタの電力特性として出力電力が入力電力に対
して比例して増加する領域の，入力電力の低い状態で
は、上記１個以上のトランジスタに印加しているゲート
バイアスがトランジスタのピンチオフ電圧を超えて該ト
ランジスタが動作状態にあり、かつ上記他の１個以上の
トランジスタに印加しているゲートバイアスがトランジ
スタのピンチオフ電圧を超えずに該トランジスタがＯＦ
Ｆ状態にあるが、トランジスタの電力特性として出力電
力が最大値をとる領域付近の，入力電力の高い状態で
は、ＯＦＦ状態にあった上記トランジスタに印加してい
るゲートバイアスがトランジスタのピンチオフ電圧を超
えて該トランジスタも動作状態となるよう、上記ゲート
に接続する抵抗器の抵抗値を設定したことを特徴とする
電力増幅器。 - 【請求項４】 請求項３に記載の電力増幅器において、 トランジスタの電力特性として出力電力が最大値をとる
領域以上の，入力電力の過入力状態では、ドレインバイ
アスから動作状態にあるトランジスタを通してゲートバ
イアスに流れるゲート電流を抑制するよう、上記ゲート
に接続する抵抗器の抵抗値を大きな値に設定したことを
特徴とする電力増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25471597A JP3594775B2 (ja) | 1997-09-19 | 1997-09-19 | 電力増幅器 |
| US09/054,525 US5949287A (en) | 1997-09-19 | 1998-04-03 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25471597A JP3594775B2 (ja) | 1997-09-19 | 1997-09-19 | 電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197958A true JPH1197958A (ja) | 1999-04-09 |
| JP3594775B2 JP3594775B2 (ja) | 2004-12-02 |
Family
ID=17268848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25471597A Expired - Fee Related JP3594775B2 (ja) | 1997-09-19 | 1997-09-19 | 電力増幅器 |
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| Country | Link |
|---|---|
| US (1) | US5949287A (ja) |
| JP (1) | JP3594775B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101287650B1 (ko) * | 2011-09-30 | 2013-07-24 | 서강대학교산학협력단 | 적층 트랜지스터를 사용한 ｒｆ 전력 증폭기 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG90712A1 (en) * | 1998-12-05 | 2002-08-20 | Inst Of Microelectronics | Power amplifier |
| JP4163818B2 (ja) * | 1999-07-07 | 2008-10-08 | 三菱電機株式会社 | 内部整合型トランジスタ |
| JP2001274639A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | 半導体電力増幅器および多段モノリシック集積回路 |
| US7582012B2 (en) * | 2000-08-25 | 2009-09-01 | Walker Digital, Llc | Methods and apparatus for lottery game play aggregation |
| US6747517B2 (en) | 2000-12-27 | 2004-06-08 | Emhiser Research, Inc. | Power-shifting rf amplifiers |
| US6683499B2 (en) * | 2000-12-27 | 2004-01-27 | Emhiser Research, Inc. | Divided-voltage fet power amplifiers |
| US6900696B2 (en) * | 2000-12-27 | 2005-05-31 | Emhiser Research, Inc. | Shared-current electronic systems |
| US6650180B2 (en) | 2000-12-27 | 2003-11-18 | Emhiser Research, Inc. | Totem pole rf amplifiers with phase and amplitude correction |
| TWI231645B (en) * | 2003-10-16 | 2005-04-21 | Novatek Microelectronics Corp | Power amplifier having active bias circuit |
| US7091790B2 (en) * | 2004-06-25 | 2006-08-15 | Sige Semiconductor (U.S.), Corp. | Power amplifier (PA) efficiency with low current DC to DC converter |
| JP2013168753A (ja) * | 2012-02-15 | 2013-08-29 | Fujitsu Ltd | 増幅装置および増幅方法 |
| KR101518623B1 (ko) * | 2013-11-29 | 2015-05-07 | 숭실대학교산학협력단 | 관통 전류를 줄이기 위한 인버터 형태의 전력 증폭기 |
Citations (3)
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| JPH0281503A (ja) * | 1988-09-16 | 1990-03-22 | Mitsubishi Electric Corp | マイクロ波増幅回路 |
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| JPH05129854A (ja) * | 1991-11-01 | 1993-05-25 | Mitsubishi Electric Corp | 広帯域電界効果トランジスタ増幅器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101652B2 (ja) * | 1987-02-12 | 1994-12-12 | 三菱電機株式会社 | バイアス回路 |
| US4788511A (en) * | 1987-11-30 | 1988-11-29 | Raytheon Company | Distributed power amplifier |
| JPH04154216A (ja) * | 1990-10-17 | 1992-05-27 | Nec Corp | 半導体集積回路 |
| US5208547A (en) * | 1991-06-06 | 1993-05-04 | Raytheon Company | Distributed amplifier having negative feedback |
| US5177381A (en) * | 1991-12-06 | 1993-01-05 | Motorola, Inc. | Distributed logarithmic amplifier and method |
| US5420541A (en) * | 1993-06-04 | 1995-05-30 | Raytheon Company | Microwave doherty amplifier |
| JPH0786909A (ja) * | 1993-06-30 | 1995-03-31 | Nec Corp | 半導体集積回路の出力回路 |
| US5541554A (en) * | 1995-03-06 | 1996-07-30 | Motorola, Inc. | Multi-mode power amplifier |
| US5694085A (en) * | 1996-02-14 | 1997-12-02 | Glenayre Electronics, Inc. | High-power amplifier using parallel transistors |
-
1997
- 1997-09-19 JP JP25471597A patent/JP3594775B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-03 US US09/054,525 patent/US5949287A/en not_active Expired - Lifetime
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| KR101287650B1 (ko) * | 2011-09-30 | 2013-07-24 | 서강대학교산학협력단 | 적층 트랜지스터를 사용한 ｒｆ 전력 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3594775B2 (ja) | 2004-12-02 |
| US5949287A (en) | 1999-09-07 |
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