JPH05129854A - 広帯域電界効果トランジスタ増幅器 - Google Patents
広帯域電界効果トランジスタ増幅器Info
- Publication number
- JPH05129854A JPH05129854A JP3287717A JP28771791A JPH05129854A JP H05129854 A JPH05129854 A JP H05129854A JP 3287717 A JP3287717 A JP 3287717A JP 28771791 A JP28771791 A JP 28771791A JP H05129854 A JPH05129854 A JP H05129854A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- fet
- fets
- input
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 並列に動作するＦＥＴの各バイアスの印加回
路を簡素化して小形化した広帯域ＦＥＴ増幅器を得るこ
とを目的とする。 【構成】 並列に動作するソ−ス接地のＦＥＴと、入力
整合回路３８と、出力整合回路４０とを有するＦＥＴ増
幅器において、１段目及び２段目のＦＥＴ１ａ，１ｂ及
び２ａ，２ｂの出力側または入力側、もしくは出力側及
び入力側に並列共振回路を装荷して広帯域に整合を行う
とともに、並列に動作する隣接する各ＦＥＴに設けた上
記共振回路の容量性または誘導性スタブの一端を相互に
それぞれ接続することにより、ＦＥＴの各バイアスを各
段ごとに一端子から印加できるように構成したものであ
る。
路を簡素化して小形化した広帯域ＦＥＴ増幅器を得るこ
とを目的とする。 【構成】 並列に動作するソ−ス接地のＦＥＴと、入力
整合回路３８と、出力整合回路４０とを有するＦＥＴ増
幅器において、１段目及び２段目のＦＥＴ１ａ，１ｂ及
び２ａ，２ｂの出力側または入力側、もしくは出力側及
び入力側に並列共振回路を装荷して広帯域に整合を行う
とともに、並列に動作する隣接する各ＦＥＴに設けた上
記共振回路の容量性または誘導性スタブの一端を相互に
それぞれ接続することにより、ＦＥＴの各バイアスを各
段ごとに一端子から印加できるように構成したものであ
る。
Description
【０００１】
【産業上の利用分野】この発明はマイクロ波帯、準マイ
クロ波帯で使用される広帯域電界効果トランジスタ増幅
器、特にバイアス回路に関するものである。
クロ波帯で使用される広帯域電界効果トランジスタ増幅
器、特にバイアス回路に関するものである。
【０００２】
【従来の技術】図８は例えば、Ralph Halladay,et al
“Dual MMICs Deliver 1W at Ku Band”，MICROWAVE JO
URNAL ，PP168-178 (AUGUST,1987）に示された従来の広
帯域電界効果トランジスタ増幅器の構成図である。以下
の説明において、構成図上で対称性をもつものに対し
て、一般に１ａ，１ｂのように符号を付与する。特に１
ａ，１ｂの両者を総称して適宜、１と呼ぶ。図におい
て、１ａ，１ｂはソ−ス接地された１段目の電界効果ト
ランジスタ（以下、ＦＥＴと称す）であり、２ａ，２ｂ
はソ−ス接地された２段目のＦＥＴである。３は増幅器
の入力端子、４は増幅器の出力端子である。５は入力整
合回路、６ａ，６ｂは１段目と２段目のＦＥＴの段間に
それぞれ設けられている整合回路、６４は出力整合回路
である。抵抗７ａ，７ｂと分布定数線路８ａ，８ｂとキ
ャパシタ９ａ，９ｂとからそれぞれ１段目ＦＥＴ１ａ，
１ｂのゲ−トバイアス回路を構成しており、上記抵抗７
ａ，７ｂと分布定数線路８ａ，８ｂとからなる抵抗整合
回路は整合回路としても動作している。２段目ＦＥＴ２
ａ，２ｂのゲ−トバイアス回路も上記１段目ＦＥＴ１
ａ，１ｂのゲ−トバイアス回路と同様の構成を有してい
る。１段目と２段目のＦＥＴのゲ−トバイアスはそれぞ
れＶG1端子１０とＶG2端子１７から印加されている。ま
た、分布定数線路１１ａ，１１ｂとキャパシタ１２ａ，
１２ｂとからそれぞれ１段目ＦＥＴ１ａ，１ｂのドレイ
ンバイアス回路を構成しており、この回路はキャパシタ
１２ａ，１２ｂによりそれぞれＲＦ的に短絡されたスタ
ブを構成し、整合回路としても動作している。２段目Ｆ
ＥＴ２ａ，２ｂのドレインバイアス回路も上記１段目Ｆ
ＥＴ１ａ，１ｂのドレインバイアス回路と同様の構成を
有している。１段目と２段目のＦＥＴのドレインバイア
スはそれぞれＶD1端子１３とＶD2端子２０から印加され
ている。なお、２１ａ，２１ｂ，２２ａ，２２ｂ，２３
はＤＣブロック用キャパシタであり整合回路としても動
作している。２４ａ，２４ｂ，２５ａ，２５ｂ，２６
ａ，２６ｂは分布定数線路であり整合回路として動作し
ている。
“Dual MMICs Deliver 1W at Ku Band”，MICROWAVE JO
URNAL ，PP168-178 (AUGUST,1987）に示された従来の広
帯域電界効果トランジスタ増幅器の構成図である。以下
の説明において、構成図上で対称性をもつものに対し
て、一般に１ａ，１ｂのように符号を付与する。特に１
ａ，１ｂの両者を総称して適宜、１と呼ぶ。図におい
て、１ａ，１ｂはソ−ス接地された１段目の電界効果ト
ランジスタ（以下、ＦＥＴと称す）であり、２ａ，２ｂ
はソ−ス接地された２段目のＦＥＴである。３は増幅器
の入力端子、４は増幅器の出力端子である。５は入力整
合回路、６ａ，６ｂは１段目と２段目のＦＥＴの段間に
それぞれ設けられている整合回路、６４は出力整合回路
である。抵抗７ａ，７ｂと分布定数線路８ａ，８ｂとキ
ャパシタ９ａ，９ｂとからそれぞれ１段目ＦＥＴ１ａ，
１ｂのゲ−トバイアス回路を構成しており、上記抵抗７
ａ，７ｂと分布定数線路８ａ，８ｂとからなる抵抗整合
回路は整合回路としても動作している。２段目ＦＥＴ２
ａ，２ｂのゲ−トバイアス回路も上記１段目ＦＥＴ１
ａ，１ｂのゲ−トバイアス回路と同様の構成を有してい
る。１段目と２段目のＦＥＴのゲ−トバイアスはそれぞ
れＶG1端子１０とＶG2端子１７から印加されている。ま
た、分布定数線路１１ａ，１１ｂとキャパシタ１２ａ，
１２ｂとからそれぞれ１段目ＦＥＴ１ａ，１ｂのドレイ
ンバイアス回路を構成しており、この回路はキャパシタ
１２ａ，１２ｂによりそれぞれＲＦ的に短絡されたスタ
ブを構成し、整合回路としても動作している。２段目Ｆ
ＥＴ２ａ，２ｂのドレインバイアス回路も上記１段目Ｆ
ＥＴ１ａ，１ｂのドレインバイアス回路と同様の構成を
有している。１段目と２段目のＦＥＴのドレインバイア
スはそれぞれＶD1端子１３とＶD2端子２０から印加され
ている。なお、２１ａ，２１ｂ，２２ａ，２２ｂ，２３
はＤＣブロック用キャパシタであり整合回路としても動
作している。２４ａ，２４ｂ，２５ａ，２５ｂ，２６
ａ，２６ｂは分布定数線路であり整合回路として動作し
ている。
【０００３】次に動作について説明する。入力端子３か
ら入力された入力信号は入力整合回路５において２分配
され、並列に動作する１段目ＦＥＴ１ａ，１ｂにそれぞ
れ入力され、１段目ＦＥＴ１ａ，１ｂによって増幅され
た信号はそれぞれ整合回路６ａ，６ｂを介して２段目Ｆ
ＥＴ２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂ
によって増幅されたそれぞれの信号は出力整合回路６４
におてい合成され、出力端子４から出力される。１段目
ＦＥＴの入力側に設けられた抵抗整合回路は１段目ＦＥ
Ｔのゲ−ト・ソ−ス間の容量性成分を打ち消すと共に低
周波数領域で利得を抑えることによって広帯域整合を行
っている。また、１段目ＦＥＴの出力側に設けられた分
布定数線路はショ−トスタブとして動作し、１段目ＦＥ
Ｔのドレイン・ソ−ス間の容量性成分を打ち消し、広帯
域整合を行っている。２段目ＦＥＴについても入力側に
設けられた抵抗整合回路と、出力側に設けられた分布定
数線路は上記の１段目ＦＥＴの説明と同様の働きをす
る。また、２段目ＦＥＴについても出力側に設けられた
分布定数線路は上記の１段目ＦＥＴの説明と同様の働き
をする。１段目ＦＥＴ１ａ，１ｂのゲ−トバイアスは、
それぞれＶG1端子１０ａ，１０ｂから抵抗整合回路を介
して印加され、１段目ＦＥＴ１ａ，１ｂのドレインバイ
アスはそれぞれＶD1端子１３ａ，１３ｂから分布定数線
路１１ａ，１１ｂを介して印加されている。２段目ＦＥ
Ｔ２ａ，２ｂのゲ−トバイアスは、それぞれＶG2端子１
７ａ，１７ｂから抵抗整合回路を介して印加され、２段
目ＦＥＴ２ａ，２ｂのドレインバイアスは、それぞれＶ
D2端子２０ａ，２０ｂから分布定数線路１８ａ，１１ｂ
を介して印加されている。
ら入力された入力信号は入力整合回路５において２分配
され、並列に動作する１段目ＦＥＴ１ａ，１ｂにそれぞ
れ入力され、１段目ＦＥＴ１ａ，１ｂによって増幅され
た信号はそれぞれ整合回路６ａ，６ｂを介して２段目Ｆ
ＥＴ２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂ
によって増幅されたそれぞれの信号は出力整合回路６４
におてい合成され、出力端子４から出力される。１段目
ＦＥＴの入力側に設けられた抵抗整合回路は１段目ＦＥ
Ｔのゲ−ト・ソ−ス間の容量性成分を打ち消すと共に低
周波数領域で利得を抑えることによって広帯域整合を行
っている。また、１段目ＦＥＴの出力側に設けられた分
布定数線路はショ−トスタブとして動作し、１段目ＦＥ
Ｔのドレイン・ソ−ス間の容量性成分を打ち消し、広帯
域整合を行っている。２段目ＦＥＴについても入力側に
設けられた抵抗整合回路と、出力側に設けられた分布定
数線路は上記の１段目ＦＥＴの説明と同様の働きをす
る。また、２段目ＦＥＴについても出力側に設けられた
分布定数線路は上記の１段目ＦＥＴの説明と同様の働き
をする。１段目ＦＥＴ１ａ，１ｂのゲ−トバイアスは、
それぞれＶG1端子１０ａ，１０ｂから抵抗整合回路を介
して印加され、１段目ＦＥＴ１ａ，１ｂのドレインバイ
アスはそれぞれＶD1端子１３ａ，１３ｂから分布定数線
路１１ａ，１１ｂを介して印加されている。２段目ＦＥ
Ｔ２ａ，２ｂのゲ−トバイアスは、それぞれＶG2端子１
７ａ，１７ｂから抵抗整合回路を介して印加され、２段
目ＦＥＴ２ａ，２ｂのドレインバイアスは、それぞれＶ
D2端子２０ａ，２０ｂから分布定数線路１８ａ，１１ｂ
を介して印加されている。
【０００４】
【発明が解決しようとする課題】従来の広帯域ＦＥＴ増
幅器は以上のように構成されているので、ＦＥＴを並列
に動作させる場合、ＦＥＴの各バイアスをそれぞれ個別
に印加するため、バイアス回路が複雑になるという課題
があった。
幅器は以上のように構成されているので、ＦＥＴを並列
に動作させる場合、ＦＥＴの各バイアスをそれぞれ個別
に印加するため、バイアス回路が複雑になるという課題
があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、広帯域に整合が行え、かつ並列に
動作するＦＥＴの各バイアスの印加回路を簡素化して小
形で広帯域なＦＥＴ増幅器を得ることを目的とする。
めになされたもので、広帯域に整合が行え、かつ並列に
動作するＦＥＴの各バイアスの印加回路を簡素化して小
形で広帯域なＦＥＴ増幅器を得ることを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の請求項１に係る広帯域ＦＥＴ増幅器
は、並列に動作するソ−ス接地の電界効果トランジスタ
と入力整合回路と出力整合回路とを備える電界効果トラ
ンジスタ増幅器において、各電界効果トランジスタの出
力側または入力側、もしくは出力側及び入力側にショ−
トスタブを設けるとともに、並列に動作する隣接する各
電界効果トランジスタに設けた上記のショ−トスタブの
一端を相互にそれぞれ接続して、電界効果トランジスタ
の各バイアスを各段ごとに一端子から印加するようにし
たものである。
めに、この発明の請求項１に係る広帯域ＦＥＴ増幅器
は、並列に動作するソ−ス接地の電界効果トランジスタ
と入力整合回路と出力整合回路とを備える電界効果トラ
ンジスタ増幅器において、各電界効果トランジスタの出
力側または入力側、もしくは出力側及び入力側にショ−
トスタブを設けるとともに、並列に動作する隣接する各
電界効果トランジスタに設けた上記のショ−トスタブの
一端を相互にそれぞれ接続して、電界効果トランジスタ
の各バイアスを各段ごとに一端子から印加するようにし
たものである。
【０００７】また、この発明の請求項２に係る広帯域Ｆ
ＥＴ増幅器は、並列に動作するソ−ス接地の電界効果ト
ランジスタと入力整合回路と出力整合回路とを備える電
界効果トランジスタ増幅器において、各電界効果トラン
ジスタの出力側または入力側、もしくは出力側及び入力
側に並列共振回路を装荷するとともに、並列に動作する
隣接する各電界効果トランジスタに設けた上記並列共振
回路の容量性または誘導性スタブの一端を相互にそれぞ
れ接続し、電界効果トランジスタの各バイアスを各段ご
とに一端子から印加するようにしたものである。
ＥＴ増幅器は、並列に動作するソ−ス接地の電界効果ト
ランジスタと入力整合回路と出力整合回路とを備える電
界効果トランジスタ増幅器において、各電界効果トラン
ジスタの出力側または入力側、もしくは出力側及び入力
側に並列共振回路を装荷するとともに、並列に動作する
隣接する各電界効果トランジスタに設けた上記並列共振
回路の容量性または誘導性スタブの一端を相互にそれぞ
れ接続し、電界効果トランジスタの各バイアスを各段ご
とに一端子から印加するようにしたものである。
【０００８】
【作用】以上のように構成された請求項１に係わる発明
の広帯域ＦＥＴ増幅器では、各ＦＥＴの、出力側または
入力側、もしくは出力側及び入力側にショ−トスタブを
設けて広帯域に整合を行うとともに、並列に動作する隣
接する各ＦＥＴに設けた上記ショ−トスタブの一端を相
互にそれぞれ接続することにより、ＦＥＴの各バイアス
を各段ごとに一端子から印加することができる。
の広帯域ＦＥＴ増幅器では、各ＦＥＴの、出力側または
入力側、もしくは出力側及び入力側にショ−トスタブを
設けて広帯域に整合を行うとともに、並列に動作する隣
接する各ＦＥＴに設けた上記ショ−トスタブの一端を相
互にそれぞれ接続することにより、ＦＥＴの各バイアス
を各段ごとに一端子から印加することができる。
【０００９】また、請求項２に係わる発明の広帯域ＦＥ
Ｔ増幅器では、各ＦＥＴの、出力側または入力側、もし
くは出力側及び入力側に並列共振回路を装荷して広帯域
に整合を行うとともに、並列に動作する隣接する各ＦＥ
Ｔに設けた上記共振回路の容量性または誘導性スタブの
一端を相互にそれぞれ接続することにより、ＦＥＴの各
バイアスを各段ごとに一端子から印加することができ
る。
Ｔ増幅器では、各ＦＥＴの、出力側または入力側、もし
くは出力側及び入力側に並列共振回路を装荷して広帯域
に整合を行うとともに、並列に動作する隣接する各ＦＥ
Ｔに設けた上記共振回路の容量性または誘導性スタブの
一端を相互にそれぞれ接続することにより、ＦＥＴの各
バイアスを各段ごとに一端子から印加することができ
る。
【００１０】
【実施例】以下、この発明の実施例について図を参照し
て説明する。 実施例１．図１は請求項１に係わる発明の実施例１を示
す広帯域ＦＥＴ増幅器の構成図である。図において、１
ａ，１ｂはソ−ス接地された１段目のＦＥＴ、２ａ，２
ｂはソ−ス接地された２段目のＦＥＴであり、２段増幅
器が並列に動作している。３は増幅器の入力端子、４は
増幅器の出力端子である。３８は入力整合回路、３９
ａ，３９ｂは上記１段目と２段目のＦＥＴの段間にそれ
ぞれ設けた整合回路、４０は出力整合回路である。３５
ａ，３５ｂ，３６ａ，３６ｂ，３７はＤＣブロック用キ
ャパシタである。また、４１ａ，４１ｂは分布定数線路
で整合回路として動作している。２７ａ，２７ｂは並列
に動作する１段目ＦＥＴ１ａ，１ｂの出力側に設けた分
布定数線路で、分布定数線路２７ａ，２７ｂの一端は相
互に接続され、該接続点はキャパシタ２９を介して接地
されている。上記分布定数線路２７ａ，２７ｂはキャパ
シタ２９とともにショ−トスタブを構成し整合回路とし
て動作する。２段目ＦＥＴ２ａ，２ｂの出力側に設けた
分布定数線路３１ａ，３１ｂも、上記の１段目ＦＥＴの
出力側に設けた分布定数線路と同様にキャパシタ３３と
ともにショ−トスタブを構成し整合回路として動作す
る。６６，６７はバイアス印加用の回路で端子３０，３
４から１段目ＦＥＴ１ａ，１ｂ及び２段目ＦＥＴ２ａ，
２ｂのドレインバイアスをそれぞれ印加している。キャ
パシタ２８，３２はＤＣブロック用である。
て説明する。 実施例１．図１は請求項１に係わる発明の実施例１を示
す広帯域ＦＥＴ増幅器の構成図である。図において、１
ａ，１ｂはソ−ス接地された１段目のＦＥＴ、２ａ，２
ｂはソ−ス接地された２段目のＦＥＴであり、２段増幅
器が並列に動作している。３は増幅器の入力端子、４は
増幅器の出力端子である。３８は入力整合回路、３９
ａ，３９ｂは上記１段目と２段目のＦＥＴの段間にそれ
ぞれ設けた整合回路、４０は出力整合回路である。３５
ａ，３５ｂ，３６ａ，３６ｂ，３７はＤＣブロック用キ
ャパシタである。また、４１ａ，４１ｂは分布定数線路
で整合回路として動作している。２７ａ，２７ｂは並列
に動作する１段目ＦＥＴ１ａ，１ｂの出力側に設けた分
布定数線路で、分布定数線路２７ａ，２７ｂの一端は相
互に接続され、該接続点はキャパシタ２９を介して接地
されている。上記分布定数線路２７ａ，２７ｂはキャパ
シタ２９とともにショ−トスタブを構成し整合回路とし
て動作する。２段目ＦＥＴ２ａ，２ｂの出力側に設けた
分布定数線路３１ａ，３１ｂも、上記の１段目ＦＥＴの
出力側に設けた分布定数線路と同様にキャパシタ３３と
ともにショ−トスタブを構成し整合回路として動作す
る。６６，６７はバイアス印加用の回路で端子３０，３
４から１段目ＦＥＴ１ａ，１ｂ及び２段目ＦＥＴ２ａ，
２ｂのドレインバイアスをそれぞれ印加している。キャ
パシタ２８，３２はＤＣブロック用である。
【００１１】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８におてい２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれぞ
れ段間の整合回路３９ａ，３９ｂを介して２段目ＦＥＴ
２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによ
って増幅された信号は出力整合回路４０において合成さ
れ、出力端子４から出力される。１段目ＦＥＴの出力側
に設けられた分布定数線路はキャパシタ２９を介して接
地されショ−トスタブとして動作する。これにより１段
目ＦＥＴのドレイン・ソ−ス間の容量性成分を打ち消し
て、広帯域整合を行う。２段目ＦＥＴの出力側に設けら
れた分布定数線路についても、上記１段目ＦＥＴの出力
側に設けられた分布定数線路と同様に作用する。以上の
ように１段目及び２段目のＦＥＴの出力側にショ−トス
タブを設けることで広帯域整合が行えるとともに、上記
ショ−トスタブを構成する分布定数線路２７ａ，２７ｂ
及び３１ａ，３１ｂを相互にそれぞれ接続することによ
り、並列に動作する各段のＦＥＴのドレイン端子を直流
的に接続でき、ドレインバイアスは各段それぞれ共通の
端子３０，３４からそれぞれバイアス印加用回路６６，
６７を介して、１段目のＦＥＴ１ａ，１ｂ及び２段目の
ＦＥＴ２ａ，２ｂに印加することができる。
ら入力された信号は、入力整合回路３８におてい２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれぞ
れ段間の整合回路３９ａ，３９ｂを介して２段目ＦＥＴ
２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによ
って増幅された信号は出力整合回路４０において合成さ
れ、出力端子４から出力される。１段目ＦＥＴの出力側
に設けられた分布定数線路はキャパシタ２９を介して接
地されショ−トスタブとして動作する。これにより１段
目ＦＥＴのドレイン・ソ−ス間の容量性成分を打ち消し
て、広帯域整合を行う。２段目ＦＥＴの出力側に設けら
れた分布定数線路についても、上記１段目ＦＥＴの出力
側に設けられた分布定数線路と同様に作用する。以上の
ように１段目及び２段目のＦＥＴの出力側にショ−トス
タブを設けることで広帯域整合が行えるとともに、上記
ショ−トスタブを構成する分布定数線路２７ａ，２７ｂ
及び３１ａ，３１ｂを相互にそれぞれ接続することによ
り、並列に動作する各段のＦＥＴのドレイン端子を直流
的に接続でき、ドレインバイアスは各段それぞれ共通の
端子３０，３４からそれぞれバイアス印加用回路６６，
６７を介して、１段目のＦＥＴ１ａ，１ｂ及び２段目の
ＦＥＴ２ａ，２ｂに印加することができる。
【００１２】実施例２．図２は請求項１に係わる発明の
実施例２を示す広帯域ＦＥＴ増幅器の構成図である。図
において、図１と同様に、１ａ，１ｂはソ−ス接地され
た１段目ＦＥＴ、２ａ，２ｂはソ−ス接地された２段目
ＦＥＴ、３８は入力整合回路、３９ａ，３９ｂは１段目
と２段目のＦＥＴの段間に設けられる整合回路、４０は
出力整合回路、２８，３２，３５ａ，３５ｂ，３６ａ，
３６ｂ，３７はＤＣブロック用キャパシタ、４１ａ，４
１ｂは分布定数線路である。１段目のＦＥＴ１ａ，１ｂ
の出力側に設けられた２７ａ，２７ｂ，２７ｃ，２７ｄ
は分布定数線路で、キャパシタ２８ａ，２８ｂ，２９に
よってそれぞれ一端が短絡されショートスタブを構成し
整合回路として動作する。同様に、２段目のＦＥＴ２
ａ，２ｂの出力側に設けられた分布定数線路３１ａ，３
１ｂ，３１ｃ，３１ｄもキャパシタ３２ａ，３２ｂ，３
３によってそれぞれ一端が短絡されショートスタブを構
成し整合回路として作用する。
実施例２を示す広帯域ＦＥＴ増幅器の構成図である。図
において、図１と同様に、１ａ，１ｂはソ−ス接地され
た１段目ＦＥＴ、２ａ，２ｂはソ−ス接地された２段目
ＦＥＴ、３８は入力整合回路、３９ａ，３９ｂは１段目
と２段目のＦＥＴの段間に設けられる整合回路、４０は
出力整合回路、２８，３２，３５ａ，３５ｂ，３６ａ，
３６ｂ，３７はＤＣブロック用キャパシタ、４１ａ，４
１ｂは分布定数線路である。１段目のＦＥＴ１ａ，１ｂ
の出力側に設けられた２７ａ，２７ｂ，２７ｃ，２７ｄ
は分布定数線路で、キャパシタ２８ａ，２８ｂ，２９に
よってそれぞれ一端が短絡されショートスタブを構成し
整合回路として動作する。同様に、２段目のＦＥＴ２
ａ，２ｂの出力側に設けられた分布定数線路３１ａ，３
１ｂ，３１ｃ，３１ｄもキャパシタ３２ａ，３２ｂ，３
３によってそれぞれ一端が短絡されショートスタブを構
成し整合回路として作用する。
【００１３】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８によって２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴによって増幅された信号はそれぞれ段間の整
合回路３９ａ，３９ｂを介して２段目ＦＥＴ２ａ，２ｂ
に入力される。２段目ＦＥＴ２ａ，２ｂによって増幅さ
れた信号は出力整合回路４０において合成され、出力端
子４から出力される。先に説明したように１段目ＦＥＴ
１ａ，１ｂの出力側に設けられた分布定数線路２７ａ，
２７ｂはショ−トスタブとして動作し、これにより１段
目ＦＥＴ１のドレイン・ソ−ス間の容量性成分を打ち消
して、広帯域整合を行う。２段目ＦＥＴ２ａ，２ｂの出
力側に設けられた分布定数線路３１ａ，３１ｂについて
も、上記同様に作用する。この実施例では整合に必要な
所要のインダクタンスは、１個のショ−トスタブを用い
た場合に比べて線路のインピ−ダンスを２倍にして、即
ち線路長を約１／２にして実現する。さらに、この実施
例２では先に説明した１段目及び２段目の各ＦＥＴの出
力側にそれぞれ設けたショ−トスタブをバイアス印加用
の回路として用いるように構成している。以上のように
１段目及び２段目の各ＦＥＴの出力側にそれぞれショ−
トスタブを２個並列に設けることで広帯域整合を行える
とともに、上記ショ−トスタブを構成する分布定数線路
２７ｃ，２７ｄ及び３１ｃ，３１ｄの一端を相互にそれ
ぞれ接続することにより、並列に動作する各段のＦＥＴ
のドレイン端子を直流的に接続できるので、ドレインバ
イアスを端子３０，３４からそれぞれ分布定数線路２７
ａ，３１ａを介して１段目のＦＥＴ１ａ，１ｂ及び２段
目のＦＥＴ２ａ，２ｂに印加することができる。
ら入力された信号は、入力整合回路３８によって２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴによって増幅された信号はそれぞれ段間の整
合回路３９ａ，３９ｂを介して２段目ＦＥＴ２ａ，２ｂ
に入力される。２段目ＦＥＴ２ａ，２ｂによって増幅さ
れた信号は出力整合回路４０において合成され、出力端
子４から出力される。先に説明したように１段目ＦＥＴ
１ａ，１ｂの出力側に設けられた分布定数線路２７ａ，
２７ｂはショ−トスタブとして動作し、これにより１段
目ＦＥＴ１のドレイン・ソ−ス間の容量性成分を打ち消
して、広帯域整合を行う。２段目ＦＥＴ２ａ，２ｂの出
力側に設けられた分布定数線路３１ａ，３１ｂについて
も、上記同様に作用する。この実施例では整合に必要な
所要のインダクタンスは、１個のショ−トスタブを用い
た場合に比べて線路のインピ−ダンスを２倍にして、即
ち線路長を約１／２にして実現する。さらに、この実施
例２では先に説明した１段目及び２段目の各ＦＥＴの出
力側にそれぞれ設けたショ−トスタブをバイアス印加用
の回路として用いるように構成している。以上のように
１段目及び２段目の各ＦＥＴの出力側にそれぞれショ−
トスタブを２個並列に設けることで広帯域整合を行える
とともに、上記ショ−トスタブを構成する分布定数線路
２７ｃ，２７ｄ及び３１ｃ，３１ｄの一端を相互にそれ
ぞれ接続することにより、並列に動作する各段のＦＥＴ
のドレイン端子を直流的に接続できるので、ドレインバ
イアスを端子３０，３４からそれぞれ分布定数線路２７
ａ，３１ａを介して１段目のＦＥＴ１ａ，１ｂ及び２段
目のＦＥＴ２ａ，２ｂに印加することができる。
【００１４】実施例３．図３は請求項１に係わる発明の
実施例３を示す広帯域ＦＥＴ増幅器の構成図である。こ
の実施例では、実施例２を示す図３の構成に加えて、１
段目及び２段目の各ＦＥＴの出力側と同様に各ＦＥＴの
入力側にもそれぞれそ分布定数線路及びキャパシタから
なるショ−トスタブを２個並列に設け、かつ並列に動作
する各段のＦＥＴのゲート端子を直流的に接続すること
により、ゲ−トバイアスを端子４５，４９からそれぞれ
分布定数線路４２ａ，４２ｂ及び４６ａ，４６ｂを介し
て１段目のＦＥＴ１ａ，１ｂ及び２段目のＦＥＴ２ａ，
２ｂに印加することができる。
実施例３を示す広帯域ＦＥＴ増幅器の構成図である。こ
の実施例では、実施例２を示す図３の構成に加えて、１
段目及び２段目の各ＦＥＴの出力側と同様に各ＦＥＴの
入力側にもそれぞれそ分布定数線路及びキャパシタから
なるショ−トスタブを２個並列に設け、かつ並列に動作
する各段のＦＥＴのゲート端子を直流的に接続すること
により、ゲ−トバイアスを端子４５，４９からそれぞれ
分布定数線路４２ａ，４２ｂ及び４６ａ，４６ｂを介し
て１段目のＦＥＴ１ａ，１ｂ及び２段目のＦＥＴ２ａ，
２ｂに印加することができる。
【００１５】実施例４．図４は請求項２に係わる発明の
実施例４を示す広帯域ＦＥＴ増幅器の構成図である。図
において、１ａ，１ｂはソ−ス接地された１段目のＦＥ
Ｔ、２ａ，２ｂはソ−ス接地された２段目のＦＥＴであ
り、２段増幅器が並列に動作する。３８は入力整合回
路、３９ａ，３９ｂは１段目と２段目のＦＥＴの段間に
設けられる整合回路、４０は出力整合回路である。３５
ａ，３５ｂ，３６ａ，３６ｂ，３７はＤＣブロック用キ
ャパシタである。また、４１ａ，４１ｂ，５８ａ，５８
ｂは分布定数線路で整合回路として動作している。分布
定数線路５０ａ，５０ｂ及び５４ａ，５４ｂと、それぞ
れキャパシタ５２ａ，５２ｂ及び５６ａ，５６ｂとから
それぞれ一端が短絡されたショートスタブを構成してい
る。一方、分布定数線路５１ａ，５１ｂ及び５５ａ，５
５ｂとは並列に動作するＦＥＴ各段の出力側において相
互にそれぞれ接続され、この接続点で信号は同電位とな
るため、これらの分布定数線路はオ−プンスタブを構成
する。以上のように上記ショ−トスタブとオ−プンスタ
ブの並列回路構成により、各ＦＥＴの出力側に並列共振
回路が構成される。
実施例４を示す広帯域ＦＥＴ増幅器の構成図である。図
において、１ａ，１ｂはソ−ス接地された１段目のＦＥ
Ｔ、２ａ，２ｂはソ−ス接地された２段目のＦＥＴであ
り、２段増幅器が並列に動作する。３８は入力整合回
路、３９ａ，３９ｂは１段目と２段目のＦＥＴの段間に
設けられる整合回路、４０は出力整合回路である。３５
ａ，３５ｂ，３６ａ，３６ｂ，３７はＤＣブロック用キ
ャパシタである。また、４１ａ，４１ｂ，５８ａ，５８
ｂは分布定数線路で整合回路として動作している。分布
定数線路５０ａ，５０ｂ及び５４ａ，５４ｂと、それぞ
れキャパシタ５２ａ，５２ｂ及び５６ａ，５６ｂとから
それぞれ一端が短絡されたショートスタブを構成してい
る。一方、分布定数線路５１ａ，５１ｂ及び５５ａ，５
５ｂとは並列に動作するＦＥＴ各段の出力側において相
互にそれぞれ接続され、この接続点で信号は同電位とな
るため、これらの分布定数線路はオ−プンスタブを構成
する。以上のように上記ショ−トスタブとオ−プンスタ
ブの並列回路構成により、各ＦＥＴの出力側に並列共振
回路が構成される。
【００１６】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８において２分配
され、１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。
１段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれ
ぞれ整合回路３９ａ，３９ｂを介して２段目ＦＥＴ２
ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによっ
て増幅された信号は出力整合回路４０において合成され
出力端子４から出力される。１段目と２段目のＦＥＴの
出力側に構成される並列共振回路は、以下に説明するよ
うに作用する。George D. Vendelin,et al ，“Microwa
ve Circuit Design Using Linear andNonlinear Techni
ques”，WILEY INTERSCIENCE, pp180-185（1990）に示
されるように、並列共振回路を用いてインピ−ダンスの
周波数特性の変化量を低減し、広帯域整合を行なう方法
が知られている。この実施例４では、各ＦＥＴの出力側
に共振回路を設けることにより、ショ−トスタブのみの
整合に比べ、さらに広帯域整合を図っている。この実施
例４では、上記共振回路の誘導性成分を各ＦＥＴの出力
側のショ−トスタブで構成し、容量性成分を上記ショ−
トスタブに並列接続のオ−プンスタブで構成している。
また、各段の上記オ−プンスタブを相互にそれぞれ接続
することにより、直流に対しては各段の両ＦＥＴのドレ
イン端子の電位差をゼロにしている。以上の構成によ
り、各ＦＥＴの出力側に設けた広帯域整合に用いる共振
回路を構成するショ−トスタブをバイアス印加用回路と
して用い、各段のＦＥＴのドレインバイアスを１段目は
端子５３、２段目は端子５７から並列に動作する各ＦＥ
Ｔに印加することができる。
ら入力された信号は、入力整合回路３８において２分配
され、１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。
１段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれ
ぞれ整合回路３９ａ，３９ｂを介して２段目ＦＥＴ２
ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによっ
て増幅された信号は出力整合回路４０において合成され
出力端子４から出力される。１段目と２段目のＦＥＴの
出力側に構成される並列共振回路は、以下に説明するよ
うに作用する。George D. Vendelin,et al ，“Microwa
ve Circuit Design Using Linear andNonlinear Techni
ques”，WILEY INTERSCIENCE, pp180-185（1990）に示
されるように、並列共振回路を用いてインピ−ダンスの
周波数特性の変化量を低減し、広帯域整合を行なう方法
が知られている。この実施例４では、各ＦＥＴの出力側
に共振回路を設けることにより、ショ−トスタブのみの
整合に比べ、さらに広帯域整合を図っている。この実施
例４では、上記共振回路の誘導性成分を各ＦＥＴの出力
側のショ−トスタブで構成し、容量性成分を上記ショ−
トスタブに並列接続のオ−プンスタブで構成している。
また、各段の上記オ−プンスタブを相互にそれぞれ接続
することにより、直流に対しては各段の両ＦＥＴのドレ
イン端子の電位差をゼロにしている。以上の構成によ
り、各ＦＥＴの出力側に設けた広帯域整合に用いる共振
回路を構成するショ−トスタブをバイアス印加用回路と
して用い、各段のＦＥＴのドレインバイアスを１段目は
端子５３、２段目は端子５７から並列に動作する各ＦＥ
Ｔに印加することができる。
【００１７】実施例５．図５は請求項２に係わる発明の
実施例５を示す広帯域ＦＥＴ増幅器の構成図である。実
施例４を示す図４の構成と同様に、１ａ，１ｂはソ−ス
接地された１段目のＦＥＴ、２ａ，２ｂはソ−ス接地さ
れた２段目のＦＥＴであり、１段目と２段目のＦＥＴの
出力側にそれぞれぞれ並列共振回路が設けられている
が、この例では、上記並列共振回路の容量性回路として
オ−プンスタブではなく、一端が接地されたキャパシタ
６８及び６９として薄膜コンデンサを用いて構成してい
る。即ち、ＭＩＭキャパシタ６８ａ，６８ｂの上面金属
導体は、１段目ＦＥＴ１ａ，１ｂの出力側にそれぞれ接
続され、該上面金属導体も相互に接続される。また、Ｍ
ＩＭキャパシタ６８ａ，６８ｂの下面金属導体は接地さ
れる。並列共振回路に集中定数素子であるＭＩＭキャパ
シタを用いても、ＦＥＴ１ａとＦＥＴ１ｂのドレイン端
子を直流的に電位差ゼロで接続することができるので、
ドレンバイアス端子５３から１段目ＦＥＴ１ａ，１ｂの
両者のドレインバイアスを印加することができる。２段
目ＦＥＴ２の出力側についても、同様に並列共振回路に
ＭＩＭキャパシタを用いて、バイアス端子５７から２段
目ＦＥＴ２ａ，２ｂの両者のドレインバイアスを印加す
ることができる。以上のように並列共振回路の容量性回
路として、ＭＩＭキャパシタの様な集中定数素子を用い
ることにより、オ−プンスタブを用いるよりも回路を小
形にすることができる利点がある。
実施例５を示す広帯域ＦＥＴ増幅器の構成図である。実
施例４を示す図４の構成と同様に、１ａ，１ｂはソ−ス
接地された１段目のＦＥＴ、２ａ，２ｂはソ−ス接地さ
れた２段目のＦＥＴであり、１段目と２段目のＦＥＴの
出力側にそれぞれぞれ並列共振回路が設けられている
が、この例では、上記並列共振回路の容量性回路として
オ−プンスタブではなく、一端が接地されたキャパシタ
６８及び６９として薄膜コンデンサを用いて構成してい
る。即ち、ＭＩＭキャパシタ６８ａ，６８ｂの上面金属
導体は、１段目ＦＥＴ１ａ，１ｂの出力側にそれぞれ接
続され、該上面金属導体も相互に接続される。また、Ｍ
ＩＭキャパシタ６８ａ，６８ｂの下面金属導体は接地さ
れる。並列共振回路に集中定数素子であるＭＩＭキャパ
シタを用いても、ＦＥＴ１ａとＦＥＴ１ｂのドレイン端
子を直流的に電位差ゼロで接続することができるので、
ドレンバイアス端子５３から１段目ＦＥＴ１ａ，１ｂの
両者のドレインバイアスを印加することができる。２段
目ＦＥＴ２の出力側についても、同様に並列共振回路に
ＭＩＭキャパシタを用いて、バイアス端子５７から２段
目ＦＥＴ２ａ，２ｂの両者のドレインバイアスを印加す
ることができる。以上のように並列共振回路の容量性回
路として、ＭＩＭキャパシタの様な集中定数素子を用い
ることにより、オ−プンスタブを用いるよりも回路を小
形にすることができる利点がある。
【００１８】上記実施例では並列に動作するＦＥＴの出
力側に設けられた共振回路の容量性回路として、各ＦＥ
ＴについてそれぞれＭＩＭキャパシタを設けたが、該キ
ャパシタ２個を一つにまとめて１個のキャパシタとして
より効果をあげることができる。
力側に設けられた共振回路の容量性回路として、各ＦＥ
ＴについてそれぞれＭＩＭキャパシタを設けたが、該キ
ャパシタ２個を一つにまとめて１個のキャパシタとして
より効果をあげることができる。
【００１９】実施例６．図６は請求項２に係わる発明の
実施例６を示す広帯域ＦＥＴ増幅器の構成図である。図
において、１ａ，１ｂ，１ｃ，１ｄはソ−ス接地された
１段目のＦＥＴ、２ａ，２ｂ，２ｃ，２ｄはソ−ス接地
された２段目のＦＥＴであり、各段それぞれ４個並列に
動作するよう構成されている。ここで、１段目ＦＥＴ１
ｂ，１ｃ及び２段目ＦＥＴ２ｂ，２ｃの出力側にそれぞ
れぞれ設けている並列共振回路の各ショ−トスタブ５０
ｂ，５０ｃ及び５４ｂ，５４ｃを取り除くと図４と同様
の構成となる。ＦＥＴ１ｂ，１ｃの出力側にそれぞれぞ
れ設けた分布定数線路５０ｂ，５０ｃの一端を相互に接
続し、上記接続点をキャパシタ６０を介して接地するこ
とでショ−トスタブを構成するとともに、直流的に同電
位としている。同様にＦＥＴ２ｂ，２ｃの出力側にそれ
ぞれぞれ設けた分布定数線路５４ｂ，５４ｃの一端を相
互に接続し、上記接続点をキャパシタ６１を介して接地
することでショ−トスタブを構成するとともに、直流的
に同電位としている。以上のように、ＦＥＴが２段増幅
器で各段それぞれ４個並列に動作する場合も、並列共振
回路を上記のように構成し、各段でショ−トスタブの一
つをバイアス印加用回路として用い、ＦＥＴに印加する
各バイアスを各段ごとに一端子から印加することができ
る。
実施例６を示す広帯域ＦＥＴ増幅器の構成図である。図
において、１ａ，１ｂ，１ｃ，１ｄはソ−ス接地された
１段目のＦＥＴ、２ａ，２ｂ，２ｃ，２ｄはソ−ス接地
された２段目のＦＥＴであり、各段それぞれ４個並列に
動作するよう構成されている。ここで、１段目ＦＥＴ１
ｂ，１ｃ及び２段目ＦＥＴ２ｂ，２ｃの出力側にそれぞ
れぞれ設けている並列共振回路の各ショ−トスタブ５０
ｂ，５０ｃ及び５４ｂ，５４ｃを取り除くと図４と同様
の構成となる。ＦＥＴ１ｂ，１ｃの出力側にそれぞれぞ
れ設けた分布定数線路５０ｂ，５０ｃの一端を相互に接
続し、上記接続点をキャパシタ６０を介して接地するこ
とでショ−トスタブを構成するとともに、直流的に同電
位としている。同様にＦＥＴ２ｂ，２ｃの出力側にそれ
ぞれぞれ設けた分布定数線路５４ｂ，５４ｃの一端を相
互に接続し、上記接続点をキャパシタ６１を介して接地
することでショ−トスタブを構成するとともに、直流的
に同電位としている。以上のように、ＦＥＴが２段増幅
器で各段それぞれ４個並列に動作する場合も、並列共振
回路を上記のように構成し、各段でショ−トスタブの一
つをバイアス印加用回路として用い、ＦＥＴに印加する
各バイアスを各段ごとに一端子から印加することができ
る。
【００２０】実施例７．図７はこの発明の請求項２にお
ける実施例７による広帯域増幅器の構成図である。図に
おいて、実施例６を示す図６と以下に説明する構成の他
は同じである．この実施例ではＦＥＴ各段の出力側の共
振回路は、分布定数線路５１ａ，６２ａと、５１ｂ，６
２ｂと、５１ｃ，６２ｃと、５１ｄ，６２ｄの各２個の
オ−プンスタブ、分布定数線路５０ａ，５０ｂ，５０
ｃ，５０ｄとそれぞれに対応するキャパシタ５２ａ，５
２ｂ，５２ｃ，５２ｄとからなる１個のショ−トスタブ
から構成される。以上のように共振回路を構成するとと
もに、各ＦＥＴ１ｂ，１ｃ及びＦＥＴ２ｂ，２ｃの出力
側の分布定数線路６２ｂ，６２ｃと、６３ｂ，６３ｃの
対のオ−プンスタブの一端を接続することにより、ＦＥ
Ｔのドレインバイアスを１段目は共通点５３から印加す
ることができ、２段目は共通点５７から印加することが
できる。
ける実施例７による広帯域増幅器の構成図である。図に
おいて、実施例６を示す図６と以下に説明する構成の他
は同じである．この実施例ではＦＥＴ各段の出力側の共
振回路は、分布定数線路５１ａ，６２ａと、５１ｂ，６
２ｂと、５１ｃ，６２ｃと、５１ｄ，６２ｄの各２個の
オ−プンスタブ、分布定数線路５０ａ，５０ｂ，５０
ｃ，５０ｄとそれぞれに対応するキャパシタ５２ａ，５
２ｂ，５２ｃ，５２ｄとからなる１個のショ−トスタブ
から構成される。以上のように共振回路を構成するとと
もに、各ＦＥＴ１ｂ，１ｃ及びＦＥＴ２ｂ，２ｃの出力
側の分布定数線路６２ｂ，６２ｃと、６３ｂ，６３ｃの
対のオ−プンスタブの一端を接続することにより、ＦＥ
Ｔのドレインバイアスを１段目は共通点５３から印加す
ることができ、２段目は共通点５７から印加することが
できる。
【００２１】上記実施例では各共振回路が２個のオ−プ
ンスタブ及び１個のショ−トスタブからなっているが、
各共振回路を１個のオ−プンスタブ及び２個のショ−ト
スタブで構成し、ＦＥＴ１ｂ及びＦＥＴ１ｃの間及びＦ
ＥＴ２ｂ及びＦＥＴ２ｃの間にショ−トスタブを構成
し、上記ショ−トスタブの一端をそれぞれ接続し、キャ
パシタにより接地することによりＦＥＴの各バイアスを
各段ごとに一端子から印加することができる。
ンスタブ及び１個のショ−トスタブからなっているが、
各共振回路を１個のオ−プンスタブ及び２個のショ−ト
スタブで構成し、ＦＥＴ１ｂ及びＦＥＴ１ｃの間及びＦ
ＥＴ２ｂ及びＦＥＴ２ｃの間にショ−トスタブを構成
し、上記ショ−トスタブの一端をそれぞれ接続し、キャ
パシタにより接地することによりＦＥＴの各バイアスを
各段ごとに一端子から印加することができる。
【００２２】以上の実施例１，２，４，５，６，７，で
はＦＥＴの出力側に共振回路を設けた例について説明し
たが、入力側に設けても同様の効果が得られる。
はＦＥＴの出力側に共振回路を設けた例について説明し
たが、入力側に設けても同様の効果が得られる。
【００２３】
【発明の効果】以上のように請求項１に係わる発明によ
れば、各ＦＥＴの、出力側または入力側、もしくは出力
側及び入力側にショ−トスタブを設けるとともに、並列
に動作する隣接する各ＦＥＴに設けた上記ショ−トスタ
ブの一端を相互に接続して、ＦＥＴの各バイアスを各段
ごとに一端子から印加することにより小形で広帯域なＦ
ＥＴ増幅器を得ることができる。
れば、各ＦＥＴの、出力側または入力側、もしくは出力
側及び入力側にショ−トスタブを設けるとともに、並列
に動作する隣接する各ＦＥＴに設けた上記ショ−トスタ
ブの一端を相互に接続して、ＦＥＴの各バイアスを各段
ごとに一端子から印加することにより小形で広帯域なＦ
ＥＴ増幅器を得ることができる。
【００２４】また、請求項２に係わる発明の広帯域ＦＥ
Ｔ増幅器では、各ＦＥＴの、出力側または入力側、もし
くは出力側及び入力側に並列共振回路を装荷するととも
に、並列に動作する隣接する各ＦＥＴに設けた上記共振
回路の容量性または誘導性スタブの一端を相互に接続し
て、ＦＥＴの各バイアスを各段ごとに一端子から印加す
ることにより小形で広帯域なＦＥＴ増幅器を得ることが
できる。
Ｔ増幅器では、各ＦＥＴの、出力側または入力側、もし
くは出力側及び入力側に並列共振回路を装荷するととも
に、並列に動作する隣接する各ＦＥＴに設けた上記共振
回路の容量性または誘導性スタブの一端を相互に接続し
て、ＦＥＴの各バイアスを各段ごとに一端子から印加す
ることにより小形で広帯域なＦＥＴ増幅器を得ることが
できる。
【図１】この発明の請求項１に係わる実施例１を示す広
帯域ＦＥＴ増幅器の構成図である。
帯域ＦＥＴ増幅器の構成図である。
【図２】この発明の請求項１に係わる実施例２を示す広
帯域ＦＥＴ増幅器の構成図である。
帯域ＦＥＴ増幅器の構成図である。
【図３】この発明の請求項１に係わる実施例３を示す広
帯域ＦＥＴ増幅器の構成図である。
帯域ＦＥＴ増幅器の構成図である。
【図４】この発明の請求項２に係わる実施例４を示す広
帯域ＦＥＴ増幅器の構成図である。
帯域ＦＥＴ増幅器の構成図である。
【図５】この発明の請求項２に係わる実施例５を示す広
帯域ＦＥＴ増幅器の構成図である。
帯域ＦＥＴ増幅器の構成図である。
【図６】この発明の請求項２に係わる実施例６を示す広
帯域ＦＥＴ増幅器の構成図である。
帯域ＦＥＴ増幅器の構成図である。
【図７】この発明の請求項２に係わる実施例７を示す広
帯域ＦＥＴ増幅器の構成図である。
帯域ＦＥＴ増幅器の構成図である。
【図８】従来例を示す広帯域増幅器の構成図である。
１，２ ＦＥＴ ３ 入力端子 ４ 出力端子 ２７，３１ 分布定数線路 ２８，２９ キャパシタ ３０，３４ バイアス端子 ３２，３３ キャパシタ ３５，３６，３７ キャパシタ ３８，５８，６５ 入力整合回路 ３９ 段間整合回路 ４０，５９，６４ 出力整合回路 ４２，４６ 分布定数線路 ４３，４４ キャパシタ ４５，４９ バイアス端子 ４７，４８ キャパシタ ５０，５１ 分布定数線路 ５２，５６ キャパシタ ５３，５７ バイアス端子 ５４，５５，５８ 分布定数線路 ６０，６１ キャパシタ ６２，６３ 分布定数線路 ６６，６７ バイアス印加用回路 ６８，６９ キャパシタ（薄膜キャパシタ）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】次に動作について説明する。入力端子３か
ら入力された入力信号は入力整合回路５において２分配
され、並列に動作する１段目ＦＥＴ１ａ，１ｂにそれぞ
れ入力され、１段目ＦＥＴ１ａ，１ｂによって増幅され
た信号はそれぞれ整合回路６ａ，６ｂを介して２段目Ｆ
ＥＴ２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂ
によって増幅されたそれぞれの信号は出力整合回路６４
におてい合成され、出力端子４から出力される。１段目
ＦＥＴの入力側に設けられた抵抗整合回路は１段目ＦＥ
Ｔのゲ−ト・ソ−ス間の容量性成分を打ち消すと共に低
周波数領域で利得を抑えることによって広帯域整合を行
っている。また、１段目ＦＥＴの出力側に設けられた分
布定数線路はショ−トスタブとして動作し、１段目ＦＥ
Ｔのドレイン・ソ−ス間の容量性成分を打ち消し、広帯
域整合を行っている。２段目ＦＥＴについても入力側に
設けられた抵抗整合回路と、出力側に設けられた分布定
数線路は上記の１段目ＦＥＴの説明と同様の働きをす
る。１段目ＦＥＴ１ａ，１ｂのゲ−トバイアスは、それ
ぞれＶG1端子１０ａ，１０ｂから抵抗整合回路を介して
印加され、１段目ＦＥＴ１ａ，１ｂのドレインバイアス
はそれぞれＶD1端子１３ａ，１３ｂから分布定数線路１
１ａ，１１ｂを介して印加されている。２段目ＦＥＴ２
ａ，２ｂのゲ−トバイアスは、それぞれＶG2端子１７
ａ，１７ｂから抵抗整合回路を介して印加され、２段目
ＦＥＴ２ａ，２ｂのドレインバイアスは、それぞれＶD2
端子２０ａ，２０ｂから分布定数線路１８ａ，１１ｂを
介して印加されている。
ら入力された入力信号は入力整合回路５において２分配
され、並列に動作する１段目ＦＥＴ１ａ，１ｂにそれぞ
れ入力され、１段目ＦＥＴ１ａ，１ｂによって増幅され
た信号はそれぞれ整合回路６ａ，６ｂを介して２段目Ｆ
ＥＴ２ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂ
によって増幅されたそれぞれの信号は出力整合回路６４
におてい合成され、出力端子４から出力される。１段目
ＦＥＴの入力側に設けられた抵抗整合回路は１段目ＦＥ
Ｔのゲ−ト・ソ−ス間の容量性成分を打ち消すと共に低
周波数領域で利得を抑えることによって広帯域整合を行
っている。また、１段目ＦＥＴの出力側に設けられた分
布定数線路はショ−トスタブとして動作し、１段目ＦＥ
Ｔのドレイン・ソ−ス間の容量性成分を打ち消し、広帯
域整合を行っている。２段目ＦＥＴについても入力側に
設けられた抵抗整合回路と、出力側に設けられた分布定
数線路は上記の１段目ＦＥＴの説明と同様の働きをす
る。１段目ＦＥＴ１ａ，１ｂのゲ−トバイアスは、それ
ぞれＶG1端子１０ａ，１０ｂから抵抗整合回路を介して
印加され、１段目ＦＥＴ１ａ，１ｂのドレインバイアス
はそれぞれＶD1端子１３ａ，１３ｂから分布定数線路１
１ａ，１１ｂを介して印加されている。２段目ＦＥＴ２
ａ，２ｂのゲ−トバイアスは、それぞれＶG2端子１７
ａ，１７ｂから抵抗整合回路を介して印加され、２段目
ＦＥＴ２ａ，２ｂのドレインバイアスは、それぞれＶD2
端子２０ａ，２０ｂから分布定数線路１８ａ，１１ｂを
介して印加されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の請求項１に係る広帯域ＦＥＴ増幅器
は、並列に動作するソ−ス接地の電界効果トランジスタ
と入力整合回路と出力整合回路とを備える電界効果トラ
ンジスタ増幅器において、各電界効果トランジスタの出
力側または入力側、もしくは出力側及び入力側にショ−
トスタブを設けるとともに、並列に動作する隣接する各
電界効果トランジスタに設けた上記のショ−トスタブの
一端を相互にそれぞれ接続して、電界効果トランジスタ
の各バイアスを各段ごとに一端子から印加できるように
したものである。
めに、この発明の請求項１に係る広帯域ＦＥＴ増幅器
は、並列に動作するソ−ス接地の電界効果トランジスタ
と入力整合回路と出力整合回路とを備える電界効果トラ
ンジスタ増幅器において、各電界効果トランジスタの出
力側または入力側、もしくは出力側及び入力側にショ−
トスタブを設けるとともに、並列に動作する隣接する各
電界効果トランジスタに設けた上記のショ−トスタブの
一端を相互にそれぞれ接続して、電界効果トランジスタ
の各バイアスを各段ごとに一端子から印加できるように
したものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】また、この発明の請求項２に係る広帯域Ｆ
ＥＴ増幅器は、並列に動作するソ−ス接地の電界効果ト
ランジスタと入力整合回路と出力整合回路とを備える電
界効果トランジスタ増幅器において、各電界効果トラン
ジスタの出力側または入力側、もしくは出力側及び入力
側に並列共振回路を装荷するとともに、並列に動作する
隣接する各電界効果トランジスタに設けた上記並列共振
回路の容量性または誘導性スタブの一端を相互にそれぞ
れ接続し、電界効果トランジスタの各バイアスを各段ご
とに一端子から印加できるようにしたものである。
ＥＴ増幅器は、並列に動作するソ−ス接地の電界効果ト
ランジスタと入力整合回路と出力整合回路とを備える電
界効果トランジスタ増幅器において、各電界効果トラン
ジスタの出力側または入力側、もしくは出力側及び入力
側に並列共振回路を装荷するとともに、並列に動作する
隣接する各電界効果トランジスタに設けた上記並列共振
回路の容量性または誘導性スタブの一端を相互にそれぞ
れ接続し、電界効果トランジスタの各バイアスを各段ご
とに一端子から印加できるようにしたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８によって２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴによって増幅された信号はそれぞれ段間の整
合回路３９ａ，３９ｂを介して２段目ＦＥＴ２ａ，２ｂ
に入力される。２段目ＦＥＴ２ａ，２ｂによって増幅さ
れた信号は出力整合回路４０において合成され、出力端
子４から出力される。先に説明したように１段目ＦＥＴ
１ａ，１ｂの出力側に設けられた分布定数線路２７ａ，
２７ｂ，２７ｃ，２７ｄはショ−トスタブとして動作
し、これにより１段目ＦＥＴ１のドレイン・ソ−ス間の
容量性成分を打ち消して、広帯域整合を行う。２段目Ｆ
ＥＴ２ａ，２ｂの出力側に設けられた分布定数線路３１
ａ，３１ｂ，３１ｃ，３１ｄについても、上記同様に作
用する。この実施例では整合に必要な所要のインダクタ
ンスは、１個のショ−トスタブを用いた場合に比べて線
路のインピ−ダンスを２倍、または線路長を約２倍にし
て実現する。さらに、この実施例２では先に説明した１
段目及び２段目の各ＦＥＴの出力側にそれぞれ設けたシ
ョ−トスタブをバイアス印加用の回路として用いるよう
に構成している。以上のように１段目及び２段目の各Ｆ
ＥＴの出力側にそれぞれショ−トスタブを２個並列に設
けることで広帯域整合を行えるとともに、上記ショ−ト
スタブを構成する分布定数線路２７ｃ，２７ｄ及び３１
ｃ，３１ｄの一端を相互にそれぞれ接続することによ
り、並列に動作する各段のＦＥＴのドレイン端子を直流
的に接続できるので、ドレインバイアスを端子３０，３
４からそれぞれ分布定数線路２７ａ，３１ａを介して１
段目のＦＥＴ１ａ，１ｂ及び２段目のＦＥＴ２ａ，２ｂ
に印加することができる。
ら入力された信号は、入力整合回路３８によって２分配
され１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。１
段目ＦＥＴによって増幅された信号はそれぞれ段間の整
合回路３９ａ，３９ｂを介して２段目ＦＥＴ２ａ，２ｂ
に入力される。２段目ＦＥＴ２ａ，２ｂによって増幅さ
れた信号は出力整合回路４０において合成され、出力端
子４から出力される。先に説明したように１段目ＦＥＴ
１ａ，１ｂの出力側に設けられた分布定数線路２７ａ，
２７ｂ，２７ｃ，２７ｄはショ−トスタブとして動作
し、これにより１段目ＦＥＴ１のドレイン・ソ−ス間の
容量性成分を打ち消して、広帯域整合を行う。２段目Ｆ
ＥＴ２ａ，２ｂの出力側に設けられた分布定数線路３１
ａ，３１ｂ，３１ｃ，３１ｄについても、上記同様に作
用する。この実施例では整合に必要な所要のインダクタ
ンスは、１個のショ−トスタブを用いた場合に比べて線
路のインピ−ダンスを２倍、または線路長を約２倍にし
て実現する。さらに、この実施例２では先に説明した１
段目及び２段目の各ＦＥＴの出力側にそれぞれ設けたシ
ョ−トスタブをバイアス印加用の回路として用いるよう
に構成している。以上のように１段目及び２段目の各Ｆ
ＥＴの出力側にそれぞれショ−トスタブを２個並列に設
けることで広帯域整合を行えるとともに、上記ショ−ト
スタブを構成する分布定数線路２７ｃ，２７ｄ及び３１
ｃ，３１ｄの一端を相互にそれぞれ接続することによ
り、並列に動作する各段のＦＥＴのドレイン端子を直流
的に接続できるので、ドレインバイアスを端子３０，３
４からそれぞれ分布定数線路２７ａ，３１ａを介して１
段目のＦＥＴ１ａ，１ｂ及び２段目のＦＥＴ２ａ，２ｂ
に印加することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】実施例３．図３は請求項１に係わる発明の
実施例３を示す広帯域ＦＥＴ増幅器の構成図である。こ
の実施例では、実施例２を示す図２の構成に加えて、１
段目及び２段目の各ＦＥＴの出力側と同様に各ＦＥＴの
入力側にもそれぞれそ分布定数線路及びキャパシタから
なるショ−トスタブを２個並列に設け、かつ並列に動作
する各段のＦＥＴのゲート端子を直流的に接続すること
により、ゲ−トバイアスを端子４５，４９からそれぞれ
分布定数線路４２ａ，４６ａを介して１段目のＦＥＴ１
ａ，１ｂ及び２段目のＦＥＴ２ａ，２ｂに印加すること
ができる。
実施例３を示す広帯域ＦＥＴ増幅器の構成図である。こ
の実施例では、実施例２を示す図２の構成に加えて、１
段目及び２段目の各ＦＥＴの出力側と同様に各ＦＥＴの
入力側にもそれぞれそ分布定数線路及びキャパシタから
なるショ−トスタブを２個並列に設け、かつ並列に動作
する各段のＦＥＴのゲート端子を直流的に接続すること
により、ゲ−トバイアスを端子４５，４９からそれぞれ
分布定数線路４２ａ，４６ａを介して１段目のＦＥＴ１
ａ，１ｂ及び２段目のＦＥＴ２ａ，２ｂに印加すること
ができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】次に動作について説明する。入力端子３か
ら入力された信号は、入力整合回路３８において２分配
され、１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。
１段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれ
ぞれ整合回路３９ａ，３９ｂを介して２段目ＦＥＴ２
ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによっ
て増幅された信号は出力整合回路４０において合成され
出力端子４から出力される。１段目と２段目のＦＥＴの
出力側に構成される並列共振回路は、以下に説明するよ
うに作用する。George D. Vendelin,et al ，“Microwa
ve Circuit Design Using Linear andNonlinear Techni
ques”，WILEY INTERSCIENCE, pp180-185に示されるよ
うに、並列共振回路を用いてインピ−ダンスの周波数特
性の変化量を低減し、広帯域整合を行なう方法が知られ
ている。この実施例４では、各ＦＥＴの出力側に共振回
路を設けることにより、ショ−トスタブのみの整合に比
べ、さらに広帯域整合を図っている。この実施例４で
は、上記共振回路の誘導性成分を各ＦＥＴの出力側のシ
ョ−トスタブで構成し、容量性成分を上記ショ−トスタ
ブに並列接続のオ−プンスタブで構成している。また、
各段の上記オ−プンスタブを相互にそれぞれ接続するこ
とにより、直流に対しては各段の両ＦＥＴのドレイン端
子の電位差をゼロにしている。以上の構成により、各Ｆ
ＥＴの出力側に設けた広帯域整合に用いる共振回路を構
成するショ−トスタブをバイアス印加用回路として用
い、各段のＦＥＴのドレインバイアスを１段目は端子５
３、２段目は端子５７から並列に動作する各ＦＥＴに印
加することができる。
ら入力された信号は、入力整合回路３８において２分配
され、１段目ＦＥＴ１ａ，１ｂにそれぞれ入力される。
１段目ＦＥＴ１ａ，１ｂによって増幅された信号はそれ
ぞれ整合回路３９ａ，３９ｂを介して２段目ＦＥＴ２
ａ，２ｂに入力される。２段目ＦＥＴ２ａ，２ｂによっ
て増幅された信号は出力整合回路４０において合成され
出力端子４から出力される。１段目と２段目のＦＥＴの
出力側に構成される並列共振回路は、以下に説明するよ
うに作用する。George D. Vendelin,et al ，“Microwa
ve Circuit Design Using Linear andNonlinear Techni
ques”，WILEY INTERSCIENCE, pp180-185に示されるよ
うに、並列共振回路を用いてインピ−ダンスの周波数特
性の変化量を低減し、広帯域整合を行なう方法が知られ
ている。この実施例４では、各ＦＥＴの出力側に共振回
路を設けることにより、ショ−トスタブのみの整合に比
べ、さらに広帯域整合を図っている。この実施例４で
は、上記共振回路の誘導性成分を各ＦＥＴの出力側のシ
ョ−トスタブで構成し、容量性成分を上記ショ−トスタ
ブに並列接続のオ−プンスタブで構成している。また、
各段の上記オ−プンスタブを相互にそれぞれ接続するこ
とにより、直流に対しては各段の両ＦＥＴのドレイン端
子の電位差をゼロにしている。以上の構成により、各Ｆ
ＥＴの出力側に設けた広帯域整合に用いる共振回路を構
成するショ−トスタブをバイアス印加用回路として用
い、各段のＦＥＴのドレインバイアスを１段目は端子５
３、２段目は端子５７から並列に動作する各ＦＥＴに印
加することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】実施例６．図６は請求項２に係わる発明の
実施例６を示す広帯域ＦＥＴ増幅器の構成図である。図
において、１ａ，１ｂ，１ｃ，１ｄはソ−ス接地された
１段目のＦＥＴ、２ａ，２ｂ，２ｃ，２ｄはソ−ス接地
された２段目のＦＥＴであり、各段それぞれ４個並列に
動作するよう構成されている。ここで、１段目ＦＥＴ１
ｂ，１ｃ及び２段目ＦＥＴ２ｂ，２ｃの出力側にそれぞ
れぞれ設けている並列共振回路の各ショ−トスタブ５０
ｂ，５０ｃ及び５４ｂ，５４ｃをそれぞれ中点で切り離
すと図４と同様の構成となる。ＦＥＴ１ｂ，１ｃの出力
側にそれぞれぞれ設けた分布定数線路５０ｂ，５０ｃの
一端を相互に接続し、上記接続点をキャパシタ６０を介
して接地することでショ−トスタブを構成するととも
に、直流的に同電位としている。同様にＦＥＴ２ｂ，２
ｃの出力側にそれぞれぞれ設けた分布定数線路５４ｂ，
５４ｃの一端を相互に接続し、上記接続点をキャパシタ
６１を介して接地することでショ−トスタブを構成する
とともに、直流的に同電位としている。以上のように、
ＦＥＴが２段増幅器で各段それぞれ４個並列に動作する
場合も、並列共振回路を上記のように構成し、各段でシ
ョ−トスタブの一つをバイアス印加用回路として用い、
ＦＥＴに印加する各バイアスを各段ごとに一端子から印
加することができる。
実施例６を示す広帯域ＦＥＴ増幅器の構成図である。図
において、１ａ，１ｂ，１ｃ，１ｄはソ−ス接地された
１段目のＦＥＴ、２ａ，２ｂ，２ｃ，２ｄはソ−ス接地
された２段目のＦＥＴであり、各段それぞれ４個並列に
動作するよう構成されている。ここで、１段目ＦＥＴ１
ｂ，１ｃ及び２段目ＦＥＴ２ｂ，２ｃの出力側にそれぞ
れぞれ設けている並列共振回路の各ショ−トスタブ５０
ｂ，５０ｃ及び５４ｂ，５４ｃをそれぞれ中点で切り離
すと図４と同様の構成となる。ＦＥＴ１ｂ，１ｃの出力
側にそれぞれぞれ設けた分布定数線路５０ｂ，５０ｃの
一端を相互に接続し、上記接続点をキャパシタ６０を介
して接地することでショ−トスタブを構成するととも
に、直流的に同電位としている。同様にＦＥＴ２ｂ，２
ｃの出力側にそれぞれぞれ設けた分布定数線路５４ｂ，
５４ｃの一端を相互に接続し、上記接続点をキャパシタ
６１を介して接地することでショ−トスタブを構成する
とともに、直流的に同電位としている。以上のように、
ＦＥＴが２段増幅器で各段それぞれ４個並列に動作する
場合も、並列共振回路を上記のように構成し、各段でシ
ョ−トスタブの一つをバイアス印加用回路として用い、
ＦＥＴに印加する各バイアスを各段ごとに一端子から印
加することができる。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高木 直 鎌倉市大船五丁目１番１号 三菱電機株式 会社電子システム研究所内
Claims (2)
- 【請求項１】 並列に動作するソ−ス接地の電界効果ト
ランジスタと入力整合回路と出力整合回路とを備える電
界効果トランジスタ増幅器において、各電界効果トラン
ジスタの出力側または入力側、もしくは出力側及び入力
側にショ−トスタブを設けるとともに、並列に動作する
隣接する各電界効果トランジスタに設けた上記のショ−
トスタブの一端を相互にそれぞれ接続して、電界効果ト
ランジスタの各バイアスを各段ごとに一端子から印加す
る構成としたことを特徴とする広帯域電界効果トランジ
スタ増幅器。 - 【請求項２】 並列に動作するソ−ス接地の電界効果ト
ランジスタと入力整合回路と出力整合回路とを備える電
界効果トランジスタ増幅器において、各電界効果トラン
ジスタの出力側または入力側、もしくは出力側及び入力
側に並列共振回路を装荷するとともに、並列に動作する
隣接する各電界効果トランジスタに設けた上記並列共振
回路の容量性または誘導性スタブの一端を相互にそれぞ
れ接続し、電界効果トランジスタの各バイアスを各段ご
とに一端子から印加する構成としたことを特徴とする広
帯域電界効果トランジスタ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287717A JP3012717B2 (ja) | 1991-11-01 | 1991-11-01 | 広帯域電界効果トランジスタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287717A JP3012717B2 (ja) | 1991-11-01 | 1991-11-01 | 広帯域電界効果トランジスタ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129854A true JPH05129854A (ja) | 1993-05-25 |
| JP3012717B2 JP3012717B2 (ja) | 2000-02-28 |
Family
ID=17720833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287717A Expired - Fee Related JP3012717B2 (ja) | 1991-11-01 | 1991-11-01 | 広帯域電界効果トランジスタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3012717B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308478A (ja) * | 1997-03-05 | 1998-11-17 | Toshiba Corp | 半導体モジュール |
| JPH1197958A (ja) * | 1997-09-19 | 1999-04-09 | Mitsubishi Electric Corp | 電力増幅器 |
| US6730945B2 (en) | 2001-09-26 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP3610904B2 (ja) * | 1998-10-27 | 2005-01-19 | 松下電器産業株式会社 | 検波器 |
| JP2014179738A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 高周波広帯域増幅回路 |
| WO2019234885A1 (ja) * | 2018-06-07 | 2019-12-12 | 三菱電機株式会社 | 高効率増幅器 |
| WO2020179042A1 (ja) * | 2019-03-07 | 2020-09-10 | 三菱電機株式会社 | 高周波半導体装置 |
-
1991
- 1991-11-01 JP JP3287717A patent/JP3012717B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308478A (ja) * | 1997-03-05 | 1998-11-17 | Toshiba Corp | 半導体モジュール |
| JPH1197958A (ja) * | 1997-09-19 | 1999-04-09 | Mitsubishi Electric Corp | 電力増幅器 |
| JP3610904B2 (ja) * | 1998-10-27 | 2005-01-19 | 松下電器産業株式会社 | 検波器 |
| US6730945B2 (en) | 2001-09-26 | 2004-05-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2014179738A (ja) * | 2013-03-14 | 2014-09-25 | Toshiba Corp | 高周波広帯域増幅回路 |
| US9209760B2 (en) | 2013-03-14 | 2015-12-08 | Kabushiki Kaisha Toshiba | High-frequency, broadband amplifier circuit |
| WO2019234885A1 (ja) * | 2018-06-07 | 2019-12-12 | 三菱電機株式会社 | 高効率増幅器 |
| JPWO2019234885A1 (ja) * | 2018-06-07 | 2020-12-17 | 三菱電機株式会社 | 高効率増幅器 |
| EP3790192B1 (en) * | 2018-06-07 | 2022-12-07 | Mitsubishi Electric Corporation | High-efficiency amplifier |
| US11621674B2 (en) | 2018-06-07 | 2023-04-04 | Mitsubishi Electric Corporation | High-efficiency amplifier |
| WO2020179042A1 (ja) * | 2019-03-07 | 2020-09-10 | 三菱電機株式会社 | 高周波半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3012717B2 (ja) | 2000-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
| US5986518A (en) | Distributed MMIC active quadrature hybrid and method for providing in-phase and quadrature-phase signals | |
| EP0700152A1 (en) | Impedance matching circuit | |
| JPH06103810B2 (ja) | 電界効果トランジスタ増幅器 | |
| JPH05129854A (ja) | 広帯域電界効果トランジスタ増幅器 | |
| CN1764064A (zh) | 毫米波放大器 | |
| JPH10190379A (ja) | 複数周波数帯域高効率線形電力増幅器 | |
| JP3439344B2 (ja) | 半導体増幅器 | |
| JP2724253B2 (ja) | 増幅器 | |
| JPH06232657A (ja) | 高周波増幅器 | |
| JPH03250807A (ja) | 電力合成形多段増幅器 | |
| JP4712546B2 (ja) | マイクロ波増幅器 | |
| JP3137232B2 (ja) | 分布増幅器 | |
| JP3373435B2 (ja) | 抵抗帰還トランジスタ | |
| JPH0575357A (ja) | 低雑音増幅器 | |
| JP3886642B2 (ja) | 高周波利得可変増幅回路 | |
| JP3120762B2 (ja) | 増幅器 | |
| JP2841724B2 (ja) | 半導体装置 | |
| JPH07240645A (ja) | マイクロ波集積回路 | |
| JP2537518B2 (ja) | 移相器 | |
| JPH0514081A (ja) | 電界効果トランジスタ増幅器 | |
| JP3302643B2 (ja) | 歪補償回路 | |
| JP2763031B2 (ja) | 位相反転器及びこれを用いたプッシュプル電力増幅器 | |
| JP3207451B2 (ja) | マイクロ波半導体装置 | |
| JPS611104A (ja) | モノリシツク集積回路多段増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040520 |
|
| LAPS | Cancellation because of no payment of annual fees |