JPH06103810B2 - 電界効果トランジスタ増幅器 - Google Patents
電界効果トランジスタ増幅器Info
- Publication number
- JPH06103810B2 JPH06103810B2 JP1238253A JP23825389A JPH06103810B2 JP H06103810 B2 JPH06103810 B2 JP H06103810B2 JP 1238253 A JP1238253 A JP 1238253A JP 23825389 A JP23825389 A JP 23825389A JP H06103810 B2 JPH06103810 B2 JP H06103810B2
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- JP
- Japan
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- circuit
- gain
- effect transistor
- fet
- resistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
- H03F3/1935—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロ波帯で用いられ、特に、離れた複
数の帯域において高利得が得られるようにする電界効果
トランジスタ増幅器に関するものである。
数の帯域において高利得が得られるようにする電界効果
トランジスタ増幅器に関するものである。
第７図は例えば「ガリウム・ヒ素 エフイーテー ウル
トラブロードーバンド アンプリファイヤーズ フォア
ジービッツ／エス データ レート システムズ」ケ
ー・ホンジョ 他，アイイーイーイー 1981,ジュライ
トランス・オン エムテーテー29（「GaAs FET Ultra
broad-Band Amplifiers for Gbits/s Data Rate System
s」Ｋ・HONJO 他,IEEE 1981,JULY Trans.on MTT-29）に
示された従来の電界効果トランジスタ（以下FETとい
う）増幅器を示す回路図であり、図において、１はソー
ス接地されたFETで、ゲート端子G,ソース端子S,ドレイ
ン端子Ｄを有している。2,4は分布定数線路で、各々抵
抗3,5に直列に接続され、上記FET1のゲート端子Ｇと接
地との間およびドレイン端子Ｄと接地との間に設けられ
ている。6,7は整合回路で、一端が各々上記FET1のゲー
ト端子Ｇおよびドレイン端子Ｄに接続され、他端が各々
入力端子８および出力端子９に接続されている。
トラブロードーバンド アンプリファイヤーズ フォア
ジービッツ／エス データ レート システムズ」ケ
ー・ホンジョ 他，アイイーイーイー 1981,ジュライ
トランス・オン エムテーテー29（「GaAs FET Ultra
broad-Band Amplifiers for Gbits/s Data Rate System
s」Ｋ・HONJO 他,IEEE 1981,JULY Trans.on MTT-29）に
示された従来の電界効果トランジスタ（以下FETとい
う）増幅器を示す回路図であり、図において、１はソー
ス接地されたFETで、ゲート端子G,ソース端子S,ドレイ
ン端子Ｄを有している。2,4は分布定数線路で、各々抵
抗3,5に直列に接続され、上記FET1のゲート端子Ｇと接
地との間およびドレイン端子Ｄと接地との間に設けられ
ている。6,7は整合回路で、一端が各々上記FET1のゲー
ト端子Ｇおよびドレイン端子Ｄに接続され、他端が各々
入力端子８および出力端子９に接続されている。
次に動作について説明する。
高周波数帯域においては、分布定数線路2,4に比べ抵抗
3,5の影響が各々小さくなるように上記各素子の値が選
ばれている。従って、入力側，出力側共に高周波数帯域
においては分布定数線路２および整合回路６と、分布定
数線路４および整合回路７とで各々インピーダンス整合
を行っている。一方、低周波数帯域においては、逆に分
布定数線路2,4に比べ抵抗3,5の影響を大きくすることに
よって増幅器の不必要な利得の増加を抑えることができ
る。従って、このFET増幅器によれば、低周波数帯域か
ら高周波数帯域まで広帯域に平坦な利得が得られる。
3,5の影響が各々小さくなるように上記各素子の値が選
ばれている。従って、入力側，出力側共に高周波数帯域
においては分布定数線路２および整合回路６と、分布定
数線路４および整合回路７とで各々インピーダンス整合
を行っている。一方、低周波数帯域においては、逆に分
布定数線路2,4に比べ抵抗3,5の影響を大きくすることに
よって増幅器の不必要な利得の増加を抑えることができ
る。従って、このFET増幅器によれば、低周波数帯域か
ら高周波数帯域まで広帯域に平坦な利得が得られる。
従来のFET増幅器は以上のように構成されているので、
広帯域にわたって平坦な利得を得るには、低周波数帯域
での利得を抑えることが必要で、このためFET1のゲート
端子Ｇと接地との間に分布定数線路２と直列に抵抗３を
接続しなければならず、このため、高周波数帯域におい
てもその抵抗３の影響を全く無視することはできず、利
得が減少してしまうほか、例えば、数オクターブ離れた
２つの帯域で利得を得たいとする場合に、上記従来例が
上記抵抗３により利得を大きく減少させ、上記２つの帯
域をカバーする広い周波数帯域にわたって利得特性を平
坦にするものであるため、所望の２つの帯域だけで高利
得を得るのが極めてむずかしいなどの課題があった。
広帯域にわたって平坦な利得を得るには、低周波数帯域
での利得を抑えることが必要で、このためFET1のゲート
端子Ｇと接地との間に分布定数線路２と直列に抵抗３を
接続しなければならず、このため、高周波数帯域におい
てもその抵抗３の影響を全く無視することはできず、利
得が減少してしまうほか、例えば、数オクターブ離れた
２つの帯域で利得を得たいとする場合に、上記従来例が
上記抵抗３により利得を大きく減少させ、上記２つの帯
域をカバーする広い周波数帯域にわたって利得特性を平
坦にするものであるため、所望の２つの帯域だけで高利
得を得るのが極めてむずかしいなどの課題があった。
この発明は上記のような課題を解消するためになされた
もので、例えば数オクターブも離れた複数の帯域で、高
い利得を得ることができるFET増幅器を得ることを目的
とする。
もので、例えば数オクターブも離れた複数の帯域で、高
い利得を得ることができるFET増幅器を得ることを目的
とする。
この発明に係るFET増幅器は、FETのゲート端子と接地と
の間、およびドレイン端子と接地との間の一方または両
方に、インダクタおよび抵抗の直列回路を接続し、この
うち上記抵抗に対して、１個または複数のインダクタお
よびキャパシタの直列回路を並列接続したものである。
の間、およびドレイン端子と接地との間の一方または両
方に、インダクタおよび抵抗の直列回路を接続し、この
うち上記抵抗に対して、１個または複数のインダクタお
よびキャパシタの直列回路を並列接続したものである。
この発明におけるFET増幅器は、抵抗に並列に接続した
１個または複数個のインダクタとキャパンタからなる直
列回路をひとつずつ各々所望の一帯域で共振させ短絡す
ることで、各帯域での上記抵抗による利得の低下を抑
え、また上記直列回路のひとつずつと上記抵抗に直列に
接続されるインダクタからなる直列回路を各々適当な周
波数で共振させ短絡させることで、帯域外の不要な利得
を低下させることができるとともに、所望の複数の帯域
で高利得を得ることができる。
１個または複数個のインダクタとキャパンタからなる直
列回路をひとつずつ各々所望の一帯域で共振させ短絡す
ることで、各帯域での上記抵抗による利得の低下を抑
え、また上記直列回路のひとつずつと上記抵抗に直列に
接続されるインダクタからなる直列回路を各々適当な周
波数で共振させ短絡させることで、帯域外の不要な利得
を低下させることができるとともに、所望の複数の帯域
で高利得を得ることができる。
以下、この発明の一実施例を図について説明する。第１
図において、１はソース接地されたFETで、ゲート端子
G,ソース端子S,ドレイン端子Ｄを有している。6,7は整
合回路で、一端が上記FET1ゲート端子Ｇおよびドレイン
端子Ｄに各々接続され、他端が各々入力端子８および出
力端子９に接続されている。10はインダクタンスL1をも
つインダクタで、抵抗値Ｒをもつ抵抗13と直列に接続さ
れ、上記FET1のゲート端子Ｇと接地との間に設けられて
いる。11はインダクタンスL2をもつインダクタで、キャ
パシタンスＣをもつキャパシタ12と直列回路を形成し、
上記抵抗13に対して並列に接続されている。また、イン
ダクタ10,11,キャパシタ12および抵抗13とで構成される
回路を、以下では共振回路14という。
図において、１はソース接地されたFETで、ゲート端子
G,ソース端子S,ドレイン端子Ｄを有している。6,7は整
合回路で、一端が上記FET1ゲート端子Ｇおよびドレイン
端子Ｄに各々接続され、他端が各々入力端子８および出
力端子９に接続されている。10はインダクタンスL1をも
つインダクタで、抵抗値Ｒをもつ抵抗13と直列に接続さ
れ、上記FET1のゲート端子Ｇと接地との間に設けられて
いる。11はインダクタンスL2をもつインダクタで、キャ
パシタンスＣをもつキャパシタ12と直列回路を形成し、
上記抵抗13に対して並列に接続されている。また、イン
ダクタ10,11,キャパシタ12および抵抗13とで構成される
回路を、以下では共振回路14という。
次に動作について説明する。上記FET1のゲート端子Ｇと
接地との間に設けられる２つのインダクタ10,11,1つの
キャパシタ12および１つの抵抗13からなる共振回路14の
各素子値から、共振周波数ｆ１,f２が次のように求ま
る。
接地との間に設けられる２つのインダクタ10,11,1つの
キャパシタ12および１つの抵抗13からなる共振回路14の
各素子値から、共振周波数ｆ１,f２が次のように求ま
る。
ここで、f1は２つのインダクタンスＬ１,L２およびキャ
パシタンスＣからなる直列回路が共振する周波数で、こ
の時、回路は短絡回路となる。また、f2はインダクタン
スL2とキャパシタンスＣからなる直列回路が共振する周
波数で、この時、回路は短絡回路となる。つまり、f1の
とき、共振回路14はほぼ短絡回路となり、入力端子８か
ら入力されたマイクロ波はほぼ全反射し、FET1へ入力さ
れなくなり、利得は殆ど得られなくなる。また、f2のと
き、抵抗13に並列に接続されるインダクタンスL2とキャ
パシタンスＣが直列共振し、短絡回路になるため、抵抗
値Ｒの影響が無視でき、共振回路14は殆ど一端接地のイ
ンダクタンスL1だけの回路になる。この時、インダクタ
ンスL1および整合回路６とでインピーダンス整合を行え
るように各素子値を選ぶことによって、増幅器はf2近傍
で、抵抗値Ｒの影響を殆ど受けずに高利得を得ることが
できる。従って、離れた２つの帯域がある場合、f1を２
つの帯域の中間の周波数に、f2を高周波数帯域側の周波
数に選ぶことによって、この増幅器は２つの帯域の中間
付近では利得が殆ど得られないが、離れた２つの所望帯
域では高利得が得られるようになる。また、低周波数帯
域の周波数f0近傍での利得は抵抗13および整合回路６と
で決まり、主に抵抗値Ｒを調整することによって高周波
数帯域の利得とほぼ等しくすることができる。
パシタンスＣからなる直列回路が共振する周波数で、こ
の時、回路は短絡回路となる。また、f2はインダクタン
スL2とキャパシタンスＣからなる直列回路が共振する周
波数で、この時、回路は短絡回路となる。つまり、f1の
とき、共振回路14はほぼ短絡回路となり、入力端子８か
ら入力されたマイクロ波はほぼ全反射し、FET1へ入力さ
れなくなり、利得は殆ど得られなくなる。また、f2のと
き、抵抗13に並列に接続されるインダクタンスL2とキャ
パシタンスＣが直列共振し、短絡回路になるため、抵抗
値Ｒの影響が無視でき、共振回路14は殆ど一端接地のイ
ンダクタンスL1だけの回路になる。この時、インダクタ
ンスL1および整合回路６とでインピーダンス整合を行え
るように各素子値を選ぶことによって、増幅器はf2近傍
で、抵抗値Ｒの影響を殆ど受けずに高利得を得ることが
できる。従って、離れた２つの帯域がある場合、f1を２
つの帯域の中間の周波数に、f2を高周波数帯域側の周波
数に選ぶことによって、この増幅器は２つの帯域の中間
付近では利得が殆ど得られないが、離れた２つの所望帯
域では高利得が得られるようになる。また、低周波数帯
域の周波数f0近傍での利得は抵抗13および整合回路６と
で決まり、主に抵抗値Ｒを調整することによって高周波
数帯域の利得とほぼ等しくすることができる。
第２図は上記実施例におけるFET増幅器の利得の周波数
特性を示す。これによれば共振回路14を構成することに
よって、所望の周波数ｆ０,f１,f２に対し回路の各素子
値を決定することで、第２図に示すような所望の２つの
帯域で大きな利得を有する増幅器を得ることができ、破
線で示すように、各帯域での帯域幅を調整するには、f1
またはf2の選び方を変えればよい。従って、たとえば、
f1をf1′とすることにより、低周波数帯域の帯域幅を広
くすることもできる。
特性を示す。これによれば共振回路14を構成することに
よって、所望の周波数ｆ０,f１,f２に対し回路の各素子
値を決定することで、第２図に示すような所望の２つの
帯域で大きな利得を有する増幅器を得ることができ、破
線で示すように、各帯域での帯域幅を調整するには、f1
またはf2の選び方を変えればよい。従って、たとえば、
f1をf1′とすることにより、低周波数帯域の帯域幅を広
くすることもできる。
上記実施例では、所望の２つの帯域で高利得を得る双峰
特性を有するFET増幅器を構成する場合について述べた
が、一般的にｎ（ｎ≧２の整数）峰特性を得るには、以
下のようにすればよい。第３図はこのようなｎ峰特性を
有するFET増幅器の回路図を示し、第４図は所望のｎ個
の帯域で高利得を得るｎ峰特性を示す。すなわち、第３
図において、Ｌ１,Ln1,Ln2は各々インダクタ10,15,16の
インダクタンス、Cnはキャパシタ17のキャパシタンス、
Ｒは抵抗13の抵抗値で、抵抗13に対して並列にインダク
タンスＬn1,Ln2およびキャパシタンスCnからなる直列回
路がｎ−１個接続されている。
特性を有するFET増幅器を構成する場合について述べた
が、一般的にｎ（ｎ≧２の整数）峰特性を得るには、以
下のようにすればよい。第３図はこのようなｎ峰特性を
有するFET増幅器の回路図を示し、第４図は所望のｎ個
の帯域で高利得を得るｎ峰特性を示す。すなわち、第３
図において、Ｌ１,Ln1,Ln2は各々インダクタ10,15,16の
インダクタンス、Cnはキャパシタ17のキャパシタンス、
Ｒは抵抗13の抵抗値で、抵抗13に対して並列にインダク
タンスＬn1,Ln2およびキャパシタンスCnからなる直列回
路がｎ−１個接続されている。
かかる構成によれば、インダクタンスLn2およびキャパ
シタンスCnからなる直列共振周波数f2(n-1)と、インダ
クタンスＬ１,Ln1,Ln2およびキャパシタンスCnからなる
直列共振周波数f2(n-1)-1とは、以下の式で表される。
シタンスCnからなる直列共振周波数f2(n-1)と、インダ
クタンスＬ１,Ln1,Ln2およびキャパシタンスCnからなる
直列共振周波数f2(n-1)-1とは、以下の式で表される。
ただし,nはｎ≧２の整数である。
所望のｎ個の帯域において、上記周波数f2(n-1)を各々
ｎ番目の帯域になるように、また上記周波数f2(n-1)-1
を各帯域間になるように、共振回路14の各素子値を選
ぶ。ここで、インダクタンスLn1は、各帯域でインダク
タ10および整合回路６と共にインピーダンス整合を行う
ためのインダクタンス分調整用として設けられ、各々の
周波数に応じて適当な値が選ばれる。このため、各帯域
では、抵抗13に並列に接続されるいづれか１つの回路が
ほぼ短絡し、抵抗値Ｒの影響をあまり受けずに高利得を
得ることができる。また、各帯域間では、共振回路が短
絡回路となり、利得を殆どなくすことができる。さら
に、１番目の帯域を含めた各帯域の利得を、主に抵抗値
ＲおよびインダクタンスLn1を調整して各々適当な値に
することによって、ほぼ等しくすることができる。以上
によりｎ峰特性を有するFET増幅器を得ることができ
る。
ｎ番目の帯域になるように、また上記周波数f2(n-1)-1
を各帯域間になるように、共振回路14の各素子値を選
ぶ。ここで、インダクタンスLn1は、各帯域でインダク
タ10および整合回路６と共にインピーダンス整合を行う
ためのインダクタンス分調整用として設けられ、各々の
周波数に応じて適当な値が選ばれる。このため、各帯域
では、抵抗13に並列に接続されるいづれか１つの回路が
ほぼ短絡し、抵抗値Ｒの影響をあまり受けずに高利得を
得ることができる。また、各帯域間では、共振回路が短
絡回路となり、利得を殆どなくすことができる。さら
に、１番目の帯域を含めた各帯域の利得を、主に抵抗値
ＲおよびインダクタンスLn1を調整して各々適当な値に
することによって、ほぼ等しくすることができる。以上
によりｎ峰特性を有するFET増幅器を得ることができ
る。
第５図は２つの帯域（ｎ＝２）で高利得を得るFET増幅
器の他の実施例を示す回路図である。これは第１図に示
すような２つのインダクタ10,11を、内部にインダクタ
ンスを有する分布定数線路18,19で構成するとともに、
抵抗13と接地間に２つの帯域内で影響が無視できる大き
さの容量値を持つキャパシタ20を設けている。これによ
り、FET1のゲートバイアスをバイアス端子21から印加す
ることができる。
器の他の実施例を示す回路図である。これは第１図に示
すような２つのインダクタ10,11を、内部にインダクタ
ンスを有する分布定数線路18,19で構成するとともに、
抵抗13と接地間に２つの帯域内で影響が無視できる大き
さの容量値を持つキャパシタ20を設けている。これによ
り、FET1のゲートバイアスをバイアス端子21から印加す
ることができる。
第６図は２つの帯域で高利得を得るFET増幅器のさらに
他の実施例を示す回路図であり、FET1のゲート端子Ｇと
共振回路14との間にさらに整合回路22を設けている。こ
れにより、所望の２つの帯域でのインピーダンス整合を
各々行い易くしている。
他の実施例を示す回路図であり、FET1のゲート端子Ｇと
共振回路14との間にさらに整合回路22を設けている。こ
れにより、所望の２つの帯域でのインピーダンス整合を
各々行い易くしている。
なお、上記実施例では入力側に共振回路14を設けていた
が、入力側と出力側との両方に、あるいは出力側のみ
に、同様の共振回路を設けてもよい。
が、入力側と出力側との両方に、あるいは出力側のみ
に、同様の共振回路を設けてもよい。
以上のように、この発明によればFETのゲート端子と接
地との間、およびドレイン端子と接地との間の一方また
は両方に、インダクタおよび抵抗の直列回路を接続し、
このうち上記抵抗に対して、１個または複数のインダク
タおよびキャパシタの直列回路を並列接続するように構
成したので、離れた複数の周波数帯域で所定の高利得が
得られるようにすることができ、これらの周波数帯域間
では不要な利得を低下させることができるものが得られ
る効果がある。
地との間、およびドレイン端子と接地との間の一方また
は両方に、インダクタおよび抵抗の直列回路を接続し、
このうち上記抵抗に対して、１個または複数のインダク
タおよびキャパシタの直列回路を並列接続するように構
成したので、離れた複数の周波数帯域で所定の高利得が
得られるようにすることができ、これらの周波数帯域間
では不要な利得を低下させることができるものが得られ
る効果がある。
第１図はこの発明の一実施例によるFET増幅器を示す回
路図、第２図は第１図のFET増幅器における利得の周波
数特性図、第３図はこの発明の他の実施例を示すFET増
幅器の回路図、第４図は第３図のFET増幅器における利
得の周波数特性図、第５図および第６図はそれぞれこの
発明のさらに他の実施例を示すFET増幅器の回路図、第
７図は従来のFET増幅器を示す回路図である。 １はFET（電界効果トランジスタ）、6,7は整合回路、1
0,11はインダクタ、12はキャパシタ、13は抵抗。 なお、図中、同一符号は同一、または相当部分を示す。
路図、第２図は第１図のFET増幅器における利得の周波
数特性図、第３図はこの発明の他の実施例を示すFET増
幅器の回路図、第４図は第３図のFET増幅器における利
得の周波数特性図、第５図および第６図はそれぞれこの
発明のさらに他の実施例を示すFET増幅器の回路図、第
７図は従来のFET増幅器を示す回路図である。 １はFET（電界効果トランジスタ）、6,7は整合回路、1
0,11はインダクタ、12はキャパシタ、13は抵抗。 なお、図中、同一符号は同一、または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浦崎 修治 神奈川県鎌倉市大船５丁目１番１号 三菱 電機株式会社情報電子研究所内 (56)参考文献 特開 昭54−15644（ＪＰ，Ａ) 特開 昭62−92606（ＪＰ，Ａ) 特開 昭63−99605（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ソース接地された電界効果トランジスタ
と、この電界効果トランジスタのゲート端子に接続され
た入力側の整合回路と、上記電界効果トランジスタのド
レイン端子に接続された出力側の整合回路とを備えた電
界効果トランジスタ増幅器において、上記電界効果トラ
ンジスタのゲート端子と接地との間およびドレイン端子
と接地との間の一方または両方に接続されたインダクタ
および抵抗の直列回路と、上記抵抗に並列接続された１
個または複数のインダクタおよびキャパシタの直列回路
とを設けたことを特徴とする電界効果トランジスタ増幅
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238253A JPH06103810B2 (ja) | 1989-09-13 | 1989-09-13 | 電界効果トランジスタ増幅器 |
| US07/575,617 US5089790A (en) | 1989-09-13 | 1990-08-31 | Field effect transistor amplifier |
| GB9019951A GB2236028B (en) | 1989-09-13 | 1990-09-12 | Field effect transistor amplifier |
| FR9011314A FR2651936B1 (fr) | 1989-09-13 | 1990-09-13 | Amplificateur a transistor a effet de champ, notamment utilise dans une bande micro-onde. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238253A JPH06103810B2 (ja) | 1989-09-13 | 1989-09-13 | 電界効果トランジスタ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101305A JPH03101305A (ja) | 1991-04-26 |
| JPH06103810B2 true JPH06103810B2 (ja) | 1994-12-14 |
Family
ID=17027430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238253A Expired - Fee Related JPH06103810B2 (ja) | 1989-09-13 | 1989-09-13 | 電界効果トランジスタ増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5089790A (ja) |
| JP (1) | JPH06103810B2 (ja) |
| FR (1) | FR2651936B1 (ja) |
| GB (1) | GB2236028B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785528B2 (ja) * | 1989-12-25 | 1995-09-13 | 日本電気株式会社 | 高出力マイクロ波ミリ波トランジスタ安定化回路 |
| US5272450A (en) * | 1991-06-20 | 1993-12-21 | Microwave Modules & Devices, Inc. | DC feed network for wideband RF power amplifier |
| JP3120583B2 (ja) * | 1992-08-25 | 2000-12-25 | 株式会社デンソー | 高周波増幅器の安定化回路 |
| EP0612142A3 (en) * | 1993-02-18 | 1995-07-19 | Ericsson Telefon Ab L M | RF transistor with a harmonic trap. |
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