JPH0514080A - 電界効果トランジスタ増幅器 - Google Patents
電界効果トランジスタ増幅器Info
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- JPH0514080A JPH0514080A JP15830891A JP15830891A JPH0514080A JP H0514080 A JPH0514080 A JP H0514080A JP 15830891 A JP15830891 A JP 15830891A JP 15830891 A JP15830891 A JP 15830891A JP H0514080 A JPH0514080 A JP H0514080A
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Abstract
(57)【要約】
【目的】 入出力反射特性を劣化させずに帯域を変化で
きる電界効果トランジス（以下、ＦＥＴと呼ぶ）増幅器
を得ることを目的とする。 【構成】 ソ−ス接地されたＦＥＴ１と入力整合回路１
２と出力整合回路１３とからなるＦＥＴ増幅器におい
て、上記ＦＥＴ１のゲ−ト端子Ｇと接地間及びドレイン
端子Ｄと接地間にそれぞれ容量可変のキャパシタ，イン
ダクタ，抵抗よりなる直列回路を設け、さらに上記ＦＥ
Ｔのゲ−ト端子と入力整合回路間及びドレイン端子と出
力整合回路間にそれぞれ容量可変のキャパシタ、インダ
クタよりなる直列回路を設けて構成したことを特徴とす
るＦＥＴ増幅器。
きる電界効果トランジス（以下、ＦＥＴと呼ぶ）増幅器
を得ることを目的とする。 【構成】 ソ−ス接地されたＦＥＴ１と入力整合回路１
２と出力整合回路１３とからなるＦＥＴ増幅器におい
て、上記ＦＥＴ１のゲ−ト端子Ｇと接地間及びドレイン
端子Ｄと接地間にそれぞれ容量可変のキャパシタ，イン
ダクタ，抵抗よりなる直列回路を設け、さらに上記ＦＥ
Ｔのゲ−ト端子と入力整合回路間及びドレイン端子と出
力整合回路間にそれぞれ容量可変のキャパシタ、インダ
クタよりなる直列回路を設けて構成したことを特徴とす
るＦＥＴ増幅器。
Description
【０００１】
【産業上の利用分野】この発明はマイクロ波帯で使用さ
れる電界効果トランジスタ増幅器に関するものである。
れる電界効果トランジスタ増幅器に関するものである。
【０００２】
【従来の技術】図４は例えば、“Ｘ帯 帯域可変増幅器
ＭＭＩＣ”１９９０年電子情報通信学会秋季全国大会、
Ｃ−３６に示された従来の電界効果トランジスタ（以
下、ＦＥＴと呼ぶ）増幅器の構成図である。図４中、１
はソ−ス接地されたＦＥＴ、１２は入力整合回路、１３
は出力整合回路、２２，２３は上記ＦＥＴのゲ−ト端子
と接地間に接続された直列接続の分布定数線路と容量可
変のダイオ−ド、２４，２５は上記ＦＥＴのドレイン端
子と接地間に接続された直列接続の分布定数線路と容量
可変のダイオ−ドである。
ＭＭＩＣ”１９９０年電子情報通信学会秋季全国大会、
Ｃ−３６に示された従来の電界効果トランジスタ（以
下、ＦＥＴと呼ぶ）増幅器の構成図である。図４中、１
はソ−ス接地されたＦＥＴ、１２は入力整合回路、１３
は出力整合回路、２２，２３は上記ＦＥＴのゲ−ト端子
と接地間に接続された直列接続の分布定数線路と容量可
変のダイオ−ド、２４，２５は上記ＦＥＴのドレイン端
子と接地間に接続された直列接続の分布定数線路と容量
可変のダイオ−ドである。
【０００３】次に動作について説明する。図４のＦＥＴ
増幅器においては、ソ−ス接地されたＦＥＴのゲ−ト端
子と接地間及びドレイン端子と接地間に、それぞれ分布
定数線路と容量可変のダイオ−ドの直列回路を接続する
ことによりロ−デッドライン形移相器を構成し、上記容
量可変のダイオ−ドの容量を変化させることにより通過
移相量を変え、その結果ＦＥＴ増幅器の帯域を変化させ
ている。
増幅器においては、ソ−ス接地されたＦＥＴのゲ−ト端
子と接地間及びドレイン端子と接地間に、それぞれ分布
定数線路と容量可変のダイオ−ドの直列回路を接続する
ことによりロ−デッドライン形移相器を構成し、上記容
量可変のダイオ−ドの容量を変化させることにより通過
移相量を変え、その結果ＦＥＴ増幅器の帯域を変化させ
ている。
【０００４】
【発明が解決しようとする課題】従来のＦＥＴ増幅器は
以上のように構成されているので、帯域を変化させるた
めに通過移相量を変えると、帯域内の入出力反射特性が
劣化するという課題があった。
以上のように構成されているので、帯域を変化させるた
めに通過移相量を変えると、帯域内の入出力反射特性が
劣化するという課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、帯域を変化させても帯域内の入出
力反射特性の劣化が少ないＦＥＴ増幅器を得ることを目
的とする。
めになされたもので、帯域を変化させても帯域内の入出
力反射特性の劣化が少ないＦＥＴ増幅器を得ることを目
的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の請求項１に係るＦＥＴ増幅器では、ソ
−ス接地された電界効果トランジスタと入力整合回路と
出力整合回路とを有する電界効果トランジスタ増幅器に
おいて、上記電界効果トランジスタのゲ−ト端子と接地
間及びドレイン端子と接地間に、容量可変のキャパシ
タ，インダクタ，抵抗よりなる直列回路をそれぞれ設
け、さらに上記電界効果トランジスタのゲ−ト端子と入
力整合回路間及びドレイン端子と出力整合回路間に、容
量可変のキャパシタ，インダクタよりなる直列回路をそ
れぞれ設けて構成したものである。
めに、この発明の請求項１に係るＦＥＴ増幅器では、ソ
−ス接地された電界効果トランジスタと入力整合回路と
出力整合回路とを有する電界効果トランジスタ増幅器に
おいて、上記電界効果トランジスタのゲ−ト端子と接地
間及びドレイン端子と接地間に、容量可変のキャパシ
タ，インダクタ，抵抗よりなる直列回路をそれぞれ設
け、さらに上記電界効果トランジスタのゲ−ト端子と入
力整合回路間及びドレイン端子と出力整合回路間に、容
量可変のキャパシタ，インダクタよりなる直列回路をそ
れぞれ設けて構成したものである。
【０００７】
【作用】上記のように構成されたこの発明の請求項１に
係るＦＥＴ増幅器では、ソ−ス接地されたＦＥＴと、上
記ＦＥＴのゲ−ト端子と接地間及びドレイン端子と接地
間に、それぞれに容量可変のキャパシタ，インダクタ，
抵抗よりなる直列回路を設け、さらに上記ＦＥＴのゲ−
ト端子と入力整合回路間及びドレイン端子と出力整合回
路間に、それぞれ容量可変のキャパシタ，インダクタよ
りなる直列回路を設けることにより、上記ＦＥＴのゲー
ト端子側及びドレイン端子側に、それぞれバンドパスフ
ィルタが構成され、上記ゲート端子側及びドレイン端子
側それぞれのバンドパスフィルタの容量可変キャパシタ
の値を上記ＦＥＴのゲ−ト・ソ−ス間容量及びドレイン
・ソ−ス間容量の値に比べて十分大きくすることによ
り、容量可変のキャパシタの値を変えてＦＥＴ増幅器の
帯域を変化させても、帯域内で入出力インピーダンスの
変化が少なく、良好な入出力反射特性を得ることができ
る。
係るＦＥＴ増幅器では、ソ−ス接地されたＦＥＴと、上
記ＦＥＴのゲ−ト端子と接地間及びドレイン端子と接地
間に、それぞれに容量可変のキャパシタ，インダクタ，
抵抗よりなる直列回路を設け、さらに上記ＦＥＴのゲ−
ト端子と入力整合回路間及びドレイン端子と出力整合回
路間に、それぞれ容量可変のキャパシタ，インダクタよ
りなる直列回路を設けることにより、上記ＦＥＴのゲー
ト端子側及びドレイン端子側に、それぞれバンドパスフ
ィルタが構成され、上記ゲート端子側及びドレイン端子
側それぞれのバンドパスフィルタの容量可変キャパシタ
の値を上記ＦＥＴのゲ−ト・ソ−ス間容量及びドレイン
・ソ−ス間容量の値に比べて十分大きくすることによ
り、容量可変のキャパシタの値を変えてＦＥＴ増幅器の
帯域を変化させても、帯域内で入出力インピーダンスの
変化が少なく、良好な入出力反射特性を得ることができ
る。
【０００８】
【実施例】実施例１． 以下、この発明における実施例１を図を参照して説明す
る。図１は、ＦＥＴ増幅器の構成図である。図におい
て、１はソ−ス接地されたＦＥＴで、ゲ−ト端子Ｇ，ド
レイン端子Ｄ，ソ−ス端子Ｓを有している。３，７，１
０は上記ＦＥＴのゲ−ト端子と接地間に接続される直列
回路を構成する容量可変のキャパシタ（Ｃｖ），インダ
クタ（Ｌ），抵抗（Ｒｇ）であり、５，９，１１は上記
ＦＥＴのドレイン端子と接地間に接続される直列回路を
構成する容量可変のキャパシタ（Ｃｖ），インダクタ
（Ｌ），抵抗（Ｒｄ）である。２，６は上記ＦＥＴのゲ
−ト端子と入力整合回路間に接続される直列回路を構成
する容量可変のキャパシタ（Ｃｖ），インダクタ（Ｌ）
であり、４，８は上記ＦＥＴのドレイン端子と出力整合
回路間に接続される直列回路を構成する容量可変のキャ
パシタ（Ｃｖ），インダクタ（Ｌ）であり、１２は入力
整合回路、１３は出力整合回路である。
る。図１は、ＦＥＴ増幅器の構成図である。図におい
て、１はソ−ス接地されたＦＥＴで、ゲ−ト端子Ｇ，ド
レイン端子Ｄ，ソ−ス端子Ｓを有している。３，７，１
０は上記ＦＥＴのゲ−ト端子と接地間に接続される直列
回路を構成する容量可変のキャパシタ（Ｃｖ），インダ
クタ（Ｌ），抵抗（Ｒｇ）であり、５，９，１１は上記
ＦＥＴのドレイン端子と接地間に接続される直列回路を
構成する容量可変のキャパシタ（Ｃｖ），インダクタ
（Ｌ），抵抗（Ｒｄ）である。２，６は上記ＦＥＴのゲ
−ト端子と入力整合回路間に接続される直列回路を構成
する容量可変のキャパシタ（Ｃｖ），インダクタ（Ｌ）
であり、４，８は上記ＦＥＴのドレイン端子と出力整合
回路間に接続される直列回路を構成する容量可変のキャ
パシタ（Ｃｖ），インダクタ（Ｌ）であり、１２は入力
整合回路、１３は出力整合回路である。
【０００９】次に動作について説明する。図１のソ−ス
接地されたＦＥＴ１の等価回路は、図２の様に表される
ので、上記ＦＥＴのゲ−ト端子と接地間に容量可変のキ
ャパシタ，インダクタ，抵抗よりなる直列回路を接続
し、さらに上記ＦＥＴのゲ−ト端子と入力整合回路間に
容量可変のキャパシタ，インダクタよりなる直列回路を
接続することにより、上記ＦＥＴのゲ−ト端子側にバン
ドパス特性をもつフィルタを構成することができる。従
って、上記のフィルタのカットオフ周波数ｆ1 ，ｆ2
（ｆ1 ＜ｆ2 ）、影像インピ−ダンスＺｉは、角周波数
をωとして、それぞれ式１，式２，式３で示される。
接地されたＦＥＴ１の等価回路は、図２の様に表される
ので、上記ＦＥＴのゲ−ト端子と接地間に容量可変のキ
ャパシタ，インダクタ，抵抗よりなる直列回路を接続
し、さらに上記ＦＥＴのゲ−ト端子と入力整合回路間に
容量可変のキャパシタ，インダクタよりなる直列回路を
接続することにより、上記ＦＥＴのゲ−ト端子側にバン
ドパス特性をもつフィルタを構成することができる。従
って、上記のフィルタのカットオフ周波数ｆ1 ，ｆ2
（ｆ1 ＜ｆ2 ）、影像インピ−ダンスＺｉは、角周波数
をωとして、それぞれ式１，式２，式３で示される。
【００１０】
【数１】
【００１１】また、上記ＦＥＴのドレイン端子と接地間
に容量可変のキャパシタ，インダクタ，抵抗よりなる直
列回路を接続し、さらに上記ＦＥＴのドレイン端子と出
力整合回路間に容量可変のキャパシタ，インダクタより
なる直列回路を接続することにより、上記ＦＥＴのゲ−
ト端子側と同様にバンドパス特性をもつフィルタを構成
することができる。従って、上記のフィルタのカットオ
フ周波数ｆ3 ，ｆ4 （ｆ3 ＜ｆ4 ）、影像インピ−ダン
スＺ0 は、角周波数をωとして、それぞれ式４，式５，
式６で示される。
に容量可変のキャパシタ，インダクタ，抵抗よりなる直
列回路を接続し、さらに上記ＦＥＴのドレイン端子と出
力整合回路間に容量可変のキャパシタ，インダクタより
なる直列回路を接続することにより、上記ＦＥＴのゲ−
ト端子側と同様にバンドパス特性をもつフィルタを構成
することができる。従って、上記のフィルタのカットオ
フ周波数ｆ3 ，ｆ4 （ｆ3 ＜ｆ4 ）、影像インピ−ダン
スＺ0 は、角周波数をωとして、それぞれ式４，式５，
式６で示される。
【００１２】
【数２】
【００１３】今、上記容量可変キャパシタ２，３及び
４，５の値Ｃｖを、上記ＦＥＴのそれぞれゲ−ト・ソ−
ス間容量Ｃｇｓ及びドレイン・ソ−ス間容量Ｃｄｓの値
に比べて十分大きくすると、上記の式２，式３，式５，
式６はそれぞれ以下の式７，式８，式９，式１０のよう
に表せる。
４，５の値Ｃｖを、上記ＦＥＴのそれぞれゲ−ト・ソ−
ス間容量Ｃｇｓ及びドレイン・ソ−ス間容量Ｃｄｓの値
に比べて十分大きくすると、上記の式２，式３，式５，
式６はそれぞれ以下の式７，式８，式９，式１０のよう
に表せる。
【００１４】
【数３】
【００１５】従って、上記の式１，式７，式８及び式
４，式９，式１０を参照して、上記容量可変キャパシタ
の値Ｃｖを変えることにより、入出力反射特性を劣化せ
ずに帯域を変化させ得ることがわかる。尚、上記ＦＥＴ
のゲ−ト端子と接地間及びドレイン端子と接地間に接続
される抵抗１０，１１の値Ｒｇ，Ｒｄは、カットオフ特
性及び入出力反射特性の劣化を避けるために、式８，式
１０に示す影像インピ−ダンスの値にそれぞれ等しくす
る。図３は、図１の構成を実現するＦＥＴ増幅器の要部
構造図の一例である。図３中、１はソ−ス接地されたＦ
ＥＴで、ゲ−ト端子Ｇ、ドレイン端子Ｄ、ソ−ス端子Ｓ
を有している。３，７，１０はそれぞれ上記ＦＥＴのゲ
−ト端子と接地間に接続される直列回路を構成する容量
可変のダイオ−ド，インダクタ，抵抗であり、５，９，
１１はそれぞれ上記ＦＥＴのドレイン端子と接地間に接
続される直列回路を構成する容量可変のダイオ−ド，イ
ンダクタ，抵抗である。２，６はそれぞれ上記ＦＥＴの
ゲ−ト端子と入力整合回路間に接続される直列回路を構
成する容量可変のダイオ−ド，インダクタであり、４，
８はそれぞれ上記ＦＥＴのドレイン端子と出力整合回路
間に接続される直列回路を構成する容量可変のダイオ−
ド，インダクタである。１２は入力整合回路、１３は出
力整合回路である。２８，２９はそれぞれ上記ＦＥＴの
ゲ−ト及びドレイン端子にバイアスをかけるための回路
であり、３０，３１はカップリングキャパシタ、２６，
２７は上記ＦＥＴのゲ−ト端子，ドレイン端子それぞれ
と上記カップリングキャパシタを接続するための金ワイ
ヤである。
４，式９，式１０を参照して、上記容量可変キャパシタ
の値Ｃｖを変えることにより、入出力反射特性を劣化せ
ずに帯域を変化させ得ることがわかる。尚、上記ＦＥＴ
のゲ−ト端子と接地間及びドレイン端子と接地間に接続
される抵抗１０，１１の値Ｒｇ，Ｒｄは、カットオフ特
性及び入出力反射特性の劣化を避けるために、式８，式
１０に示す影像インピ−ダンスの値にそれぞれ等しくす
る。図３は、図１の構成を実現するＦＥＴ増幅器の要部
構造図の一例である。図３中、１はソ−ス接地されたＦ
ＥＴで、ゲ−ト端子Ｇ、ドレイン端子Ｄ、ソ−ス端子Ｓ
を有している。３，７，１０はそれぞれ上記ＦＥＴのゲ
−ト端子と接地間に接続される直列回路を構成する容量
可変のダイオ−ド，インダクタ，抵抗であり、５，９，
１１はそれぞれ上記ＦＥＴのドレイン端子と接地間に接
続される直列回路を構成する容量可変のダイオ−ド，イ
ンダクタ，抵抗である。２，６はそれぞれ上記ＦＥＴの
ゲ−ト端子と入力整合回路間に接続される直列回路を構
成する容量可変のダイオ−ド，インダクタであり、４，
８はそれぞれ上記ＦＥＴのドレイン端子と出力整合回路
間に接続される直列回路を構成する容量可変のダイオ−
ド，インダクタである。１２は入力整合回路、１３は出
力整合回路である。２８，２９はそれぞれ上記ＦＥＴの
ゲ−ト及びドレイン端子にバイアスをかけるための回路
であり、３０，３１はカップリングキャパシタ、２６，
２７は上記ＦＥＴのゲ−ト端子，ドレイン端子それぞれ
と上記カップリングキャパシタを接続するための金ワイ
ヤである。
【００１６】
【発明の効果】以上のようにこの発明によれば、ソ−ス
接地された電界効果トランジスタのゲ−ト端子と接地間
及びドレイン端子と接地間に、容量可変のキャパシタ，
インダクタ，抵抗よりなる直列回路をそれぞれ設け、さ
らに上記電界効果トランジスタのゲ−ト端子と入力整合
回路間及びドレイン端子と出力整合回路間に、容量可変
のキャパシタ，インダクタよりなる直列回路をそれぞれ
設けたことにより、上記電界効果トランジスタのゲート
端子側及びドレイン端子側にそれぞれバンドパスフィル
タが構成され、上記ゲート端子側及びドレイン端子側そ
れぞれのバンドパスフィルタの容量可変キャパシタの値
を上記電界効果トランジスタのゲ−ト・ソ−ス間容量及
びドレイン・ソ−ス間容量の値に比べて十分大きくする
ことにより、容量可変のキャパシタの値を変えて電界効
果トランジスタ増幅器の帯域を変化させても、帯域内の
入出力反射特性の劣化が少ない電界効果トランジスタ増
幅器を得ることができる。
接地された電界効果トランジスタのゲ−ト端子と接地間
及びドレイン端子と接地間に、容量可変のキャパシタ，
インダクタ，抵抗よりなる直列回路をそれぞれ設け、さ
らに上記電界効果トランジスタのゲ−ト端子と入力整合
回路間及びドレイン端子と出力整合回路間に、容量可変
のキャパシタ，インダクタよりなる直列回路をそれぞれ
設けたことにより、上記電界効果トランジスタのゲート
端子側及びドレイン端子側にそれぞれバンドパスフィル
タが構成され、上記ゲート端子側及びドレイン端子側そ
れぞれのバンドパスフィルタの容量可変キャパシタの値
を上記電界効果トランジスタのゲ−ト・ソ−ス間容量及
びドレイン・ソ−ス間容量の値に比べて十分大きくする
ことにより、容量可変のキャパシタの値を変えて電界効
果トランジスタ増幅器の帯域を変化させても、帯域内の
入出力反射特性の劣化が少ない電界効果トランジスタ増
幅器を得ることができる。
【図１】この発明の実施例１を示すＦＥＴ増幅器の構成
図である。
図である。
【図２】図１で示したソ−ス接地のＦＥＴの等価回路で
ある。
ある。
【図３】図１で示したＦＥＴ増幅器の要部構造図の一例
である。
である。
【図４】従来のＦＥＴ増幅器の構成図である。
１ ＦＥＴ ２ 容量可変キャパシタ ３ 容量可変キャパシタ ４ 容量可変キャパシタ ５ 容量可変キャパシタ ６ インダクタ ７ インダクタ ８ インダクタ ９ インダクタ １０ 抵抗 １１ 抵抗 １２ 入力整合回路 １３ 出力整合回路 １４ ゲ−ト端子 １５ ソ−ス端子 １６ ドレイン端子 １７ ゲ−ト・ソ−ス間キャパシタンス １８ ゲ−ト・ソ−ス間抵抗 １９ 相互コンダクタンス ２０ ドレイン・ソ−ス間キャパシタンス ２１ ドレイン・ソ−ス間抵抗 ２２ 分布定数線路 ２３ 容量可変キャパシタ ２４ 分布定数線路 ２５ 容量可変キャパシタ ２６ 金ワイヤ ２７ 金ワイヤ ２８ バイアス回路 ２９ バイアス回路 ３０ キャパシタ ３１ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲いそ▼田 陽次 鎌倉市大船五丁目１番１号 三菱電機株式 会社電子システム研究所内
Claims (1)
- 【特許請求の範囲】 【請求項１】 ソ−ス接地された電界効果トランジスタ
と入力整合回路と出力整合回路とを有する電界効果トラ
ンジスタ増幅器において、上記電界効果トランジスタの
ゲ−ト端子と接地間及びドレイン端子と接地間に、容量
可変のキャパシタ，インダクタ，抵抗よりなる直列回路
をそれぞれ設け、さらに上記電界効果トランジスタのゲ
−ト端子と入力整合回路間及びドレイン端子と出力整合
回路間に、容量可変のキャパシタ，インダクタよりなる
直列回路をそれぞれ設けて構成したことを特徴とする電
界効果トランジスタ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830891A JPH0514080A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15830891A JPH0514080A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタ増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514080A true JPH0514080A (ja) | 1993-01-22 |
Family
ID=15668795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15830891A Pending JPH0514080A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514080A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968206B1 (ko) * | 2008-06-13 | 2010-07-06 | 전자부품연구원 | 증폭 장치 및 그 대역폭 조절 방법 |
| CN109889168A (zh) * | 2018-03-20 | 2019-06-14 | 恩智浦美国有限公司 | 具有谐波终止电路的放大器装置 |
| JP2020150526A (ja) * | 2019-03-15 | 2020-09-17 | 株式会社東芝 | 高周波回路 |
-
1991
- 1991-06-28 JP JP15830891A patent/JPH0514080A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968206B1 (ko) * | 2008-06-13 | 2010-07-06 | 전자부품연구원 | 증폭 장치 및 그 대역폭 조절 방법 |
| CN109889168A (zh) * | 2018-03-20 | 2019-06-14 | 恩智浦美国有限公司 | 具有谐波终止电路的放大器装置 |
| CN109889168B (zh) * | 2018-03-20 | 2023-06-30 | 恩智浦美国有限公司 | 具有谐波终止电路的放大器装置 |
| JP2020150526A (ja) * | 2019-03-15 | 2020-09-17 | 株式会社東芝 | 高周波回路 |
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