JPH05251962A - 増幅器 - Google Patents
増幅器Info
- Publication number
- JPH05251962A JPH05251962A JP4050303A JP5030392A JPH05251962A JP H05251962 A JPH05251962 A JP H05251962A JP 4050303 A JP4050303 A JP 4050303A JP 5030392 A JP5030392 A JP 5030392A JP H05251962 A JPH05251962 A JP H05251962A
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- JP
- Japan
- Prior art keywords
- terminal
- transmission line
- source
- grounded
- amplifier
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/605—Distributed amplifiers
- H03F3/607—Distributed amplifiers using FET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 増幅器の反射特性および帯域特性の改善を図
ること。 【構成】 入力端子と、出力端子と、上記入力端子に接
続された第一の伝送線路と、上記出力端子に接続された
第二の伝送線路と、上記第一の伝送線路にゲート端子ま
たはベース端子が接続され、上記第二の伝送線路にドレ
イン端子またはコレクタ端子が接続されたソース接地電
界効果トランジスタまたはエミッタ接地トランジスタ
と、上記第一の伝送線路の上記入力端子と反対側の第一
の端子または上記第二の伝送線路の上記出力端子と反対
側の第二の端子の少なくとも一方に設けられ、キャパシ
タ素子を介して接地されたゲートバイアス可変の電解効
果トランジスタまたはベースバイアス可変のトランジス
タとを備えた。
ること。 【構成】 入力端子と、出力端子と、上記入力端子に接
続された第一の伝送線路と、上記出力端子に接続された
第二の伝送線路と、上記第一の伝送線路にゲート端子ま
たはベース端子が接続され、上記第二の伝送線路にドレ
イン端子またはコレクタ端子が接続されたソース接地電
界効果トランジスタまたはエミッタ接地トランジスタ
と、上記第一の伝送線路の上記入力端子と反対側の第一
の端子または上記第二の伝送線路の上記出力端子と反対
側の第二の端子の少なくとも一方に設けられ、キャパシ
タ素子を介して接地されたゲートバイアス可変の電解効
果トランジスタまたはベースバイアス可変のトランジス
タとを備えた。
Description
【０００１】
【産業上の利用分野】この発明はマイクロ波帯等で広帯
域に使用される増幅器に関するものである。
域に使用される増幅器に関するものである。
【０００２】
【従来の技術】図６は例えば、『Ａ Ｍｏｎｏｌｉｔｈ
ｉｃ ＧａＡｓ １−１３−ＧＨｚＴｒａｖｅｌｉｎｇ
−Ｗａｖｅ Ａｍｐｌｉｆｉｅｒ』ＩＥＥＥ Ｔｒａｎ
ｓ．ｏｎ ＭＴＴ，ｖｏｌ．ＭＴＴ−３０，Ｎｏ．７，
ｐｐ．９７６−９８０，Ｊｕｌｙ １９８２に示された
従来の分布増幅器の構成図であり、図において、１は入
力端子、２は出力端子、３はソース接地ＦＥＴ、４、５
は伝送線路、６は入力側の終端器、７は出力側の終端
器、８、９は終端器６、７を構成する抵抗素子、１０、
１１は終端器６、７を構成する伝送線路、１２、１３は
終端器６、７を構成するキャパシタである。
ｉｃ ＧａＡｓ １−１３−ＧＨｚＴｒａｖｅｌｉｎｇ
−Ｗａｖｅ Ａｍｐｌｉｆｉｅｒ』ＩＥＥＥ Ｔｒａｎ
ｓ．ｏｎ ＭＴＴ，ｖｏｌ．ＭＴＴ−３０，Ｎｏ．７，
ｐｐ．９７６−９８０，Ｊｕｌｙ １９８２に示された
従来の分布増幅器の構成図であり、図において、１は入
力端子、２は出力端子、３はソース接地ＦＥＴ、４、５
は伝送線路、６は入力側の終端器、７は出力側の終端
器、８、９は終端器６、７を構成する抵抗素子、１０、
１１は終端器６、７を構成する伝送線路、１２、１３は
終端器６、７を構成するキャパシタである。
【０００３】次に動作について説明する。図６の分布増
幅器においては、入力端子１に印加された信号は各伝送
線路４を終端器６の方向に伝搬していくが、その途中で
上記信号の一部が各ソース接地ＦＥＴ３で増幅され、増
幅された信号は各伝送線路５を順次伝搬して、出力端子
２に至る。なお、終端器６、７は不要の信号を吸収する
と共に、入力端子１および出力端子２における反射特性
を良くして広帯域にわたり平坦な利得を得るために用い
られている。
幅器においては、入力端子１に印加された信号は各伝送
線路４を終端器６の方向に伝搬していくが、その途中で
上記信号の一部が各ソース接地ＦＥＴ３で増幅され、増
幅された信号は各伝送線路５を順次伝搬して、出力端子
２に至る。なお、終端器６、７は不要の信号を吸収する
と共に、入力端子１および出力端子２における反射特性
を良くして広帯域にわたり平坦な利得を得るために用い
られている。
【０００４】
【発明が解決しようとする課題】従来の分布増幅器は以
上のように構成されているので、ソース接地ＦＥＴ３の
ゲート・ソース間キャパシタンスおよびドレイン・ソー
ス間キャパシタンスがＦＥＴのプロセスにより変化した
場合、ソース接地ＦＥＴ３、伝送線路４、終端器６で構
成される入力回路およびソース接地ＦＥＴ３、伝送線路
５、終端器７で構成される出力回路のインピーダンスが
変化し、入力端子１および出力端子２での反射特性およ
び帯域特性が劣化するという問題点があった。
上のように構成されているので、ソース接地ＦＥＴ３の
ゲート・ソース間キャパシタンスおよびドレイン・ソー
ス間キャパシタンスがＦＥＴのプロセスにより変化した
場合、ソース接地ＦＥＴ３、伝送線路４、終端器６で構
成される入力回路およびソース接地ＦＥＴ３、伝送線路
５、終端器７で構成される出力回路のインピーダンスが
変化し、入力端子１および出力端子２での反射特性およ
び帯域特性が劣化するという問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、増幅器の反射特性および帯域特
性の改善を図ることを目的とする。
ためになされたもので、増幅器の反射特性および帯域特
性の改善を図ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る増幅器
は、入力端子と、出力端子と、上記入力端子に接続され
た第一の伝送線路と、上記出力端子に接続された第二の
伝送線路と、上記第一の伝送線路にゲート端子またはベ
ース端子が接続され、上記第二の伝送線路にドレイン端
子またはコレクタ端子が接続されたソース接地電界効果
トランジスタまたはエミッタ接地トランジスタと、上記
第一の伝送線路の上記入力端子と反対側の第一の端子ま
たは上記第二の伝送線路の上記出力端子と反対側の第二
の端子の少なくとも一方に設けられ、キャパシタ素子を
介して接地されたゲートバイアス可変の電解効果トラン
ジスタまたはベースバイアス可変のトランジスタとを備
えたものである。
は、入力端子と、出力端子と、上記入力端子に接続され
た第一の伝送線路と、上記出力端子に接続された第二の
伝送線路と、上記第一の伝送線路にゲート端子またはベ
ース端子が接続され、上記第二の伝送線路にドレイン端
子またはコレクタ端子が接続されたソース接地電界効果
トランジスタまたはエミッタ接地トランジスタと、上記
第一の伝送線路の上記入力端子と反対側の第一の端子ま
たは上記第二の伝送線路の上記出力端子と反対側の第二
の端子の少なくとも一方に設けられ、キャパシタ素子を
介して接地されたゲートバイアス可変の電解効果トラン
ジスタまたはベースバイアス可変のトランジスタとを備
えたものである。
【０００７】
【作用】上記のように構成された増幅器においては、ソ
ース接地ＦＥＴのゲート・ソース間キャパシタンスおよ
びドレイン・ソース間キャパシタンスの変化による増幅
器の入出力回路のインピーダンス変化、あるいは、エミ
ッタ接地トランジスタのベース・エミッタ間キャパシタ
ンスおよびコレクタ・エミッタ間キャパシタンスの変化
による増幅器の入出力回路のインピーダンス変化に対し
て、キャパシタ素子を介して接地されたゲートバイアス
可変のＦＥＴまたはベースバイアス可変のトランジスタ
のゲートバイアスまたはベースバイアスを変化させるこ
とにより、少なくとも入力回路または出力回路のインピ
ーダンス変化を補償するので、増幅器の反射特性および
帯域特性を改善できる。
ース接地ＦＥＴのゲート・ソース間キャパシタンスおよ
びドレイン・ソース間キャパシタンスの変化による増幅
器の入出力回路のインピーダンス変化、あるいは、エミ
ッタ接地トランジスタのベース・エミッタ間キャパシタ
ンスおよびコレクタ・エミッタ間キャパシタンスの変化
による増幅器の入出力回路のインピーダンス変化に対し
て、キャパシタ素子を介して接地されたゲートバイアス
可変のＦＥＴまたはベースバイアス可変のトランジスタ
のゲートバイアスまたはベースバイアスを変化させるこ
とにより、少なくとも入力回路または出力回路のインピ
ーダンス変化を補償するので、増幅器の反射特性および
帯域特性を改善できる。
【０００８】
【実施例】実施例１．図１は、この発明の実施例１の分
布増幅器の構成図である。図において、１は入力端子、
２は出力端子、３はソース接地ＦＥＴで、ゲート端子
Ｇ、ソース端子Ｓ、ドレイン端子Ｄを有する。４、５は
伝送線路、１４は入力側の終端器、１５は出力側の終端
器、１６、１７は終端器１４、１５を構成するソース接
地ＦＥＴで、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端
子Ｄを有する。１８、１９は終端器１４、１５を構成す
るキャパシタ素子である。２０はソース接地ＦＥＴ３の
ゲートバイアス端子、２１はソース接地ＦＥＴ３のドレ
インバイアス端子、２２はソース接地ＦＥＴ１６のゲー
トバイアス端子、２３はソース接地ＦＥＴ１７のゲート
バイアス端子である。
布増幅器の構成図である。図において、１は入力端子、
２は出力端子、３はソース接地ＦＥＴで、ゲート端子
Ｇ、ソース端子Ｓ、ドレイン端子Ｄを有する。４、５は
伝送線路、１４は入力側の終端器、１５は出力側の終端
器、１６、１７は終端器１４、１５を構成するソース接
地ＦＥＴで、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端
子Ｄを有する。１８、１９は終端器１４、１５を構成す
るキャパシタ素子である。２０はソース接地ＦＥＴ３の
ゲートバイアス端子、２１はソース接地ＦＥＴ３のドレ
インバイアス端子、２２はソース接地ＦＥＴ１６のゲー
トバイアス端子、２３はソース接地ＦＥＴ１７のゲート
バイアス端子である。
【０００９】次に動作について説明する。一般にソース
接地されたＦＥＴの簡略化した等価回路は図２のように
表されるので、ＦＥＴのゲート幅を小さくすると、ドレ
イン・ソース間容量（Ｃｄｓ）３４およびゲート・ドレ
イン間容量（Ｃｄｇ）３１が小さくなり、ドレイン・ソ
ース間のインピーダンスは抵抗（Ｒｄｓ）３５のみで近
似できる。従って、ソース接地ＦＥＴ１６、１７を用い
た終端器１４、１５のインピーダンスは、キャパシタ素
子１８、１９の値を大きくすると、ドレイン・ソース間
抵抗（Ｒｄｓ）３５のみで表現できる。ここでソース接
地ＦＥＴ１６、１７のゲートバイアスを変化させると、
終端器１４、１５は可変抵抗となる。これにより、ソー
ス接地ＦＥＴ３のゲート・ソース間キャパシタンス（Ｃ
ｇｓ）３１およびソース接地ＦＥＴ３のドレイン・ソー
ス間キャパシタンス（Ｃｄｓ）３４の変化による入出力
回路のインピーダンスの変化を、終端器１４、１５に用
いたソース接地ＦＥＴ１６、１７のゲート電圧を変化さ
せることにより打ち消すことができ、増幅器の反射特性
および帯域特性の改善を図ることができる。またキャパ
シタンス素子１８、１９により１６、１７のソース接地
ＦＥＴ１６、１７には電流が流れないため、消費電流の
増加が生じない。
接地されたＦＥＴの簡略化した等価回路は図２のように
表されるので、ＦＥＴのゲート幅を小さくすると、ドレ
イン・ソース間容量（Ｃｄｓ）３４およびゲート・ドレ
イン間容量（Ｃｄｇ）３１が小さくなり、ドレイン・ソ
ース間のインピーダンスは抵抗（Ｒｄｓ）３５のみで近
似できる。従って、ソース接地ＦＥＴ１６、１７を用い
た終端器１４、１５のインピーダンスは、キャパシタ素
子１８、１９の値を大きくすると、ドレイン・ソース間
抵抗（Ｒｄｓ）３５のみで表現できる。ここでソース接
地ＦＥＴ１６、１７のゲートバイアスを変化させると、
終端器１４、１５は可変抵抗となる。これにより、ソー
ス接地ＦＥＴ３のゲート・ソース間キャパシタンス（Ｃ
ｇｓ）３１およびソース接地ＦＥＴ３のドレイン・ソー
ス間キャパシタンス（Ｃｄｓ）３４の変化による入出力
回路のインピーダンスの変化を、終端器１４、１５に用
いたソース接地ＦＥＴ１６、１７のゲート電圧を変化さ
せることにより打ち消すことができ、増幅器の反射特性
および帯域特性の改善を図ることができる。またキャパ
シタンス素子１８、１９により１６、１７のソース接地
ＦＥＴ１６、１７には電流が流れないため、消費電流の
増加が生じない。
【００１０】図３は、図１の増幅器の構成を実現する増
幅器の構造の一例を示す回路構造図であり、図におい
て、同一符号は図１と相当のものを示す。
幅器の構造の一例を示す回路構造図であり、図におい
て、同一符号は図１と相当のものを示す。
【００１１】実施例２．図４は、この発明の実施例２の
分布増幅器の構成図である。図において、１は入力端
子、２は出力端子、３はソース接地ＦＥＴで、ゲート端
子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを有する。４、５
は伝送線路、２４は入力側の終端器、７は出力側の終端
器、２５は入力側の終端器２４を構成するゲート接地Ｆ
ＥＴで、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄ
を有する。２６、２７は入力側の終端器２４を構成する
キャパシタ素子である。９、１１、１３は出力側の終端
器７を構成する抵抗素子、伝送線路、キャパシタ素子で
ある。
分布増幅器の構成図である。図において、１は入力端
子、２は出力端子、３はソース接地ＦＥＴで、ゲート端
子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを有する。４、５
は伝送線路、２４は入力側の終端器、７は出力側の終端
器、２５は入力側の終端器２４を構成するゲート接地Ｆ
ＥＴで、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄ
を有する。２６、２７は入力側の終端器２４を構成する
キャパシタ素子である。９、１１、１３は出力側の終端
器７を構成する抵抗素子、伝送線路、キャパシタ素子で
ある。
【００１２】次に動作について説明する。前述のように
一般にソース接地されたＦＥＴの簡略化した等価回路は
図２のように表されるので、ＦＥＴのゲート幅を小さく
すると、ドレイン・ソース間容量（Ｃｄｓ）３４および
ゲート・ドレイン間容量（Ｃｄｇ）３６が小さくなり、
ドレイン・ソース間のインピーダンスは抵抗（Ｒｄｓ）
３５のみで近似できる。さらにキャパシタ素子２６の値
を小さく、キャパシタ素子２７の値を大きくすることに
より、入力側の終端器２４のインピーダンスはドレイン
・ソース間抵抗（Ｒｄｓ）３５のみで表現できる。ここ
でゲート接地ＦＥＴ２５のゲートバイアスを変化させる
と、終端器２４は可変抵抗となる。これにより、ソース
接地ＦＥＴ３のゲート・ソース間キャパシタンス（Ｃｇ
ｓ）３１およびＦＥＴのドレイン・ソース間キャパシタ
ンス（Ｃｄｓ）３４変化による入出力回路のインピーダ
ンスの変化を、終端器２４に用いたゲート接地ＦＥＴ２
５のゲート電圧を変化させることにより打ち消すことが
でき、増幅器の反射特性および帯域特性の改善を図るこ
とができる。また、ソース接地ＦＥＴ３のゲート電流は
極めて小さいため、ゲート接地ＦＥＴ２５を通じて、バ
イアス電圧が大きく降下することはない。
一般にソース接地されたＦＥＴの簡略化した等価回路は
図２のように表されるので、ＦＥＴのゲート幅を小さく
すると、ドレイン・ソース間容量（Ｃｄｓ）３４および
ゲート・ドレイン間容量（Ｃｄｇ）３６が小さくなり、
ドレイン・ソース間のインピーダンスは抵抗（Ｒｄｓ）
３５のみで近似できる。さらにキャパシタ素子２６の値
を小さく、キャパシタ素子２７の値を大きくすることに
より、入力側の終端器２４のインピーダンスはドレイン
・ソース間抵抗（Ｒｄｓ）３５のみで表現できる。ここ
でゲート接地ＦＥＴ２５のゲートバイアスを変化させる
と、終端器２４は可変抵抗となる。これにより、ソース
接地ＦＥＴ３のゲート・ソース間キャパシタンス（Ｃｇ
ｓ）３１およびＦＥＴのドレイン・ソース間キャパシタ
ンス（Ｃｄｓ）３４変化による入出力回路のインピーダ
ンスの変化を、終端器２４に用いたゲート接地ＦＥＴ２
５のゲート電圧を変化させることにより打ち消すことが
でき、増幅器の反射特性および帯域特性の改善を図るこ
とができる。また、ソース接地ＦＥＴ３のゲート電流は
極めて小さいため、ゲート接地ＦＥＴ２５を通じて、バ
イアス電圧が大きく降下することはない。
【００１３】図５は、図４の増幅器の構成を実現する増
幅器の構造の一例を示す回路構造図であり、図におい
て、同一符号は図４と相当のものを示す。
幅器の構造の一例を示す回路構造図であり、図におい
て、同一符号は図４と相当のものを示す。
【００１４】なお、以上の実施例においては、ソース接
地ＦＥＴ３を複数個接続して構成した例を示したが、ソ
ース接地ＦＥＴ３が一個であっても良い。また、以上の
実施例においては、ＦＥＴを用いた場合について説明し
たが、この発明はＦＥＴの代わりにＢＪＴ，ＨＢＴ等の
トランジスタを用いた場合にも適用でき、上記同様の効
果を奏することは言うまでもない。
地ＦＥＴ３を複数個接続して構成した例を示したが、ソ
ース接地ＦＥＴ３が一個であっても良い。また、以上の
実施例においては、ＦＥＴを用いた場合について説明し
たが、この発明はＦＥＴの代わりにＢＪＴ，ＨＢＴ等の
トランジスタを用いた場合にも適用でき、上記同様の効
果を奏することは言うまでもない。
【００１５】
【発明の効果】以上のようにこの発明によれば、ソース
接地電界効果トランジスタのゲート・ソース間キャパシ
タンスおよびドレイン・ソース間キャパシタンスの変化
による増幅器の入出力回路のインピーダンス変化、ある
いは、エミッタ接地トランジスタのベース・エミッタ間
キャパシタンスおよびコレクタ・エミッタ間キャパシタ
ンスの変化による増幅器の入出力回路のインピーダンス
変化に対して、少なくとも入力回路または出力回路のイ
ンピーダンス変化を補償するので、増幅器の反射特性お
よび帯域特性の改善を図ることができるという効果があ
る。
接地電界効果トランジスタのゲート・ソース間キャパシ
タンスおよびドレイン・ソース間キャパシタンスの変化
による増幅器の入出力回路のインピーダンス変化、ある
いは、エミッタ接地トランジスタのベース・エミッタ間
キャパシタンスおよびコレクタ・エミッタ間キャパシタ
ンスの変化による増幅器の入出力回路のインピーダンス
変化に対して、少なくとも入力回路または出力回路のイ
ンピーダンス変化を補償するので、増幅器の反射特性お
よび帯域特性の改善を図ることができるという効果があ
る。
【図１】この発明の実施例１の構成図である。
【図２】ソース接地されたＦＥＴの簡略化した等価回路
図である。
図である。
【図３】図１の増幅器の構成を実現する増幅器の構造の
一例を示す回路構造図である。
一例を示す回路構造図である。
【図４】この発明の実施例２の構成図である。
【図５】図４の増幅器の構成を実現する増幅器の構造の
一例を示す回路構造図である。
一例を示す回路構造図である。
【図６】従来の分布増幅器の構成図である。
１ 入力端子 ２ 出力端子 ３ ソース接地ＦＥＴ ４，５ 伝送線路 ６，７ 終端器 ８，９ 抵抗素子 １０，１１ 伝送線路 １２，１３ キャパシタ素子 １４，１５ 終端器 １６，１７ ソース接地ＦＥＴ １８，１９ キャパシタ素子 ２０ ゲートバイアス端子 ２１ ドレインバイアス端子 ２２，２３ ゲートバイアス端子 ２４ 終端器 ２５ ゲート接地ＦＥＴ ２６，２７ キャパシタ素子 ２８ ゲート端子 ２９ ソース端子 ３０ ドレイン端子 ３１ ゲート・ソース間容量（Ｃｇｓ） ３２ ゲート・ソース間抵抗（Ｒｉ） ３３ 相互コンダクタンス（ｇｍ） ３４ ドレイン・ソース間容量（Ｃｄｓ） ３５ ドレイン・ソース間抵抗（Ｒｄｓ） ３６ ゲート・ドレイン間容量（Ｃｄｇ）
Claims (1)
- 【請求項１】 入力端子と、出力端子と、上記入力端子
に接続された第一の伝送線路と、上記出力端子に接続さ
れた第二の伝送線路と、上記第一の伝送線路にゲート端
子またはベース端子が接続され、上記第二の伝送線路に
ドレイン端子またはコレクタ端子が接続されたソース接
地電界効果トランジスタまたはエミッタ接地トランジス
タと、上記第一の伝送線路の上記入力端子と反対側の第
一の端子または上記第二の伝送線路の上記出力端子と反
対側の第二の端子の少なくとも一方に設けられ、キャパ
シタ素子を介して接地されたゲートバイアス可変の電界
効果トランジスタまたはベースバイアス可変のトランジ
スタとを備えたことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050303A JPH05251962A (ja) | 1992-03-09 | 1992-03-09 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050303A JPH05251962A (ja) | 1992-03-09 | 1992-03-09 | 増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251962A true JPH05251962A (ja) | 1993-09-28 |
Family
ID=12855132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050303A Pending JPH05251962A (ja) | 1992-03-09 | 1992-03-09 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251962A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007108103A1 (ja) | 2006-03-20 | 2007-09-27 | Fujitsu Limited | アナログ回路 |
| JP2016116200A (ja) * | 2014-12-18 | 2016-06-23 | 日本電信電話株式会社 | 分布増幅器と分布ミキサ |
| JP2016116198A (ja) * | 2014-12-18 | 2016-06-23 | 日本電信電話株式会社 | 分布ミキサ |
| JP2017017411A (ja) * | 2015-06-29 | 2017-01-19 | 住友電気工業株式会社 | 進行波型増幅器 |
| US9614485B2 (en) | 2014-03-06 | 2017-04-04 | Fujitsu Limited | Amplifier circuit |
| JPWO2021117083A1 (ja) * | 2019-12-09 | 2021-06-17 | ||
| WO2022176187A1 (ja) * | 2021-02-22 | 2022-08-25 | 日本電信電話株式会社 | 分布型回路およびその制御方法 |
-
1992
- 1992-03-09 JP JP4050303A patent/JPH05251962A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7782140B2 (en) | 2006-03-20 | 2010-08-24 | Fujitsu Limited | Analog circuit |
| EP2296268A1 (en) | 2006-03-20 | 2011-03-16 | Fujitsu Limited | Analog circuit |
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