JP2605871B2 - 電界効果トランジスタおよびこれを用いた集積回路 - Google Patents
電界効果トランジスタおよびこれを用いた集積回路Info
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- JP2605871B2 JP2605871B2 JP1155345A JP15534589A JP2605871B2 JP 2605871 B2 JP2605871 B2 JP 2605871B2 JP 1155345 A JP1155345 A JP 1155345A JP 15534589 A JP15534589 A JP 15534589A JP 2605871 B2 JP2605871 B2 JP 2605871B2
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- pad
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- pads
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高周波帯で使用される電界効果トランジス
タ（以下、FETと略す。）およびこれを複数個用いた集
積回路（IC）に関するものである。
タ（以下、FETと略す。）およびこれを複数個用いた集
積回路（IC）に関するものである。
従来の技術 デュアルゲートFETは、高周波帯での利得が高く、各
ゲート間の分離度が高いことから、高周波帯での増幅、
混合素子として広く利用されている。このデュアルゲー
トFETは、例えば特開昭63−146506号公報などに記載さ
れている構成が知られている。
ゲート間の分離度が高いことから、高周波帯での増幅、
混合素子として広く利用されている。このデュアルゲー
トFETは、例えば特開昭63−146506号公報などに記載さ
れている構成が知られている。
以下第３図を参照して、従来のデュアルゲートFETに
ついて説明する。
ついて説明する。
第３図において、１はソース、２はドレイン、３は第
１ゲート、４は第２ゲートである。このFETを用いて例
えば増幅器を構成する場合には、通常、第１ゲート３を
入力端子とし、ドレインを出力端子２とし、所望の特性
を得るが、入出力は距離的にも離れており入出力間の分
離度は良好である。
１ゲート、４は第２ゲートである。このFETを用いて例
えば増幅器を構成する場合には、通常、第１ゲート３を
入力端子とし、ドレインを出力端子２とし、所望の特性
を得るが、入出力は距離的にも離れており入出力間の分
離度は良好である。
発明が解決しようとする課題 しかし、以上のような構成では、扱う電力の関係など
で大きなゲート幅を必要とする場合、ゲートフィンガ長
が長くなる結果ゲート抵抗が高くなるので、NF、利得が
劣化してしまう。また、複数のFETを実装するICなどで
は、チップ面積の有効活用の点で不十分となる。そこ
で、長さの短いゲートフィンガを複数個用い、等価的に
ゲート幅を拡大したFETの構成がICなどで採用されてい
るが、複数個のゲート、ソース、ドレインを接続する必
要があることから、入出力分離度の確保ならびに発振の
発生を抑制するチップ内の接続方法、外部への取り出し
方法が重要な課題であった。
で大きなゲート幅を必要とする場合、ゲートフィンガ長
が長くなる結果ゲート抵抗が高くなるので、NF、利得が
劣化してしまう。また、複数のFETを実装するICなどで
は、チップ面積の有効活用の点で不十分となる。そこ
で、長さの短いゲートフィンガを複数個用い、等価的に
ゲート幅を拡大したFETの構成がICなどで採用されてい
るが、複数個のゲート、ソース、ドレインを接続する必
要があることから、入出力分離度の確保ならびに発振の
発生を抑制するチップ内の接続方法、外部への取り出し
方法が重要な課題であった。
本発明は、従来技術の以上のような課題を解決するも
ので、ゲートフィンガが複数個あるデュアルゲートFET
の入出力分離度を高めるとともに、発振などの不安定性
を除去し、安定な動作をするデュアルゲートFETならび
にこれを用いたICを実現することを目的とするものであ
る。
ので、ゲートフィンガが複数個あるデュアルゲートFET
の入出力分離度を高めるとともに、発振などの不安定性
を除去し、安定な動作をするデュアルゲートFETならび
にこれを用いたICを実現することを目的とするものであ
る。
課題を解決するための手段 本発明は、第１のゲートであるゲートフィンガ数を複
数個具備した入力部である第１のパッドと、ソースを接
続するとともに第２のゲートであるゲートフィンガ数を
複数個具備した第２のパッドと、ドレインを接続した第
３のパッドとを有する集積回路化された電界効果トラン
ジスタにおいて、前記ドレインの近傍に前記第２のパッ
ドの複数ゲートフィンガを配するとともに、前記ソース
の近傍に前記第１のパッドの複数ゲートフィンガを配
し、前記第１、第２のゲートフィンガが長手方向の対向
する位置に前記第１、第３のパッドを設けるとともに、
当該回路における線路の交差部を前記第２、第３のパッ
ドの線路による交差のみとしたことにより、あるいは必
要に応じて更に、高周波的に低インピーダンスである第
４のパッドを前記第１、第３のパッド間に設けることに
より、上記目的を達成するものである。
数個具備した入力部である第１のパッドと、ソースを接
続するとともに第２のゲートであるゲートフィンガ数を
複数個具備した第２のパッドと、ドレインを接続した第
３のパッドとを有する集積回路化された電界効果トラン
ジスタにおいて、前記ドレインの近傍に前記第２のパッ
ドの複数ゲートフィンガを配するとともに、前記ソース
の近傍に前記第１のパッドの複数ゲートフィンガを配
し、前記第１、第２のゲートフィンガが長手方向の対向
する位置に前記第１、第３のパッドを設けるとともに、
当該回路における線路の交差部を前記第２、第３のパッ
ドの線路による交差のみとしたことにより、あるいは必
要に応じて更に、高周波的に低インピーダンスである第
４のパッドを前記第１、第３のパッド間に設けることに
より、上記目的を達成するものである。
作 用 本発明は、高周波信号の入出力分離度を高めるととも
に、発振などの不安定性を除去し、安定な動作をする。
に、発振などの不安定性を除去し、安定な動作をする。
実施例 以下、図面を参照しながら本発明の第１の実施例につ
いて説明する。
いて説明する。
第１図（ａ）は本発明の第１の実施例におけるゲート
フィンガが複数個あるデュアルゲートFETの平面を示す
図、第１図（ｂ）は同等価回路図である。第１図
（ａ）、（ｂ）において、10はゲートフィンガ10aが複
数個あるデュアルゲートFET、11はドレインパッド、12
は第２ゲート及びソースを接続した端子パッド、13は第
１ゲートパッド、14はグランドパッド、15はゲート抵
抗、16はソース抵抗、17は第２ゲート、ソースとドレイ
ンとの交差部である。
フィンガが複数個あるデュアルゲートFETの平面を示す
図、第１図（ｂ）は同等価回路図である。第１図
（ａ）、（ｂ）において、10はゲートフィンガ10aが複
数個あるデュアルゲートFET、11はドレインパッド、12
は第２ゲート及びソースを接続した端子パッド、13は第
１ゲートパッド、14はグランドパッド、15はゲート抵
抗、16はソース抵抗、17は第２ゲート、ソースとドレイ
ンとの交差部である。
以上のような構成において、以下その動作について説
明する。ドレインパッド11に出力整合回路を、第１ゲー
トパッド13に入力整合回路、端子パッド12に容量を付加
すると、この回路はFET増幅器となる。高周波信号は、
入力整合回路（図示せず）を経由して第１ゲートパッド
13より入力され、ゲートフィンガ10aが複数個あるデュ
アルゲートFET10にて増幅されて、ドレインパッド11か
ら出力が取り出され、出力整合回路（図示せず）を経由
して出力信号となる。この構成では、第２ゲート、ソー
スとドレインとの間に交差部17があるが、第２ゲート、
ソース部は外部に高周波接地用の容量が付加されるので
インピーダンスが低く、出力信号に対する影響が少な
い。従って、この構成では高周波信号の入出力が交差し
たり、近接することがないので、入出力間の分離度が高
くとれ、発振などの不安定性を除去でき、安定で、デュ
アルゲートFETが本来的に有する良好な入出力分離度特
性が得られる。
明する。ドレインパッド11に出力整合回路を、第１ゲー
トパッド13に入力整合回路、端子パッド12に容量を付加
すると、この回路はFET増幅器となる。高周波信号は、
入力整合回路（図示せず）を経由して第１ゲートパッド
13より入力され、ゲートフィンガ10aが複数個あるデュ
アルゲートFET10にて増幅されて、ドレインパッド11か
ら出力が取り出され、出力整合回路（図示せず）を経由
して出力信号となる。この構成では、第２ゲート、ソー
スとドレインとの間に交差部17があるが、第２ゲート、
ソース部は外部に高周波接地用の容量が付加されるので
インピーダンスが低く、出力信号に対する影響が少な
い。従って、この構成では高周波信号の入出力が交差し
たり、近接することがないので、入出力間の分離度が高
くとれ、発振などの不安定性を除去でき、安定で、デュ
アルゲートFETが本来的に有する良好な入出力分離度特
性が得られる。
以上の説明から明らかなように、本実施例によれば、
デュアルゲートFETへの高周波信号の入出力を対向する
位置で行うとともに、外部への入出力端子であるパッド
のうち入出力である各パッド11、13の物理的距離を離す
ように対向する位置に設けることで、高周波信号の入出
力分離度を高めるとともに発振などの不安定性を除去
し、安定な動作と所望の特性を得ることができる。
デュアルゲートFETへの高周波信号の入出力を対向する
位置で行うとともに、外部への入出力端子であるパッド
のうち入出力である各パッド11、13の物理的距離を離す
ように対向する位置に設けることで、高周波信号の入出
力分離度を高めるとともに発振などの不安定性を除去
し、安定な動作と所望の特性を得ることができる。
次に本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例におけるゲートフィン
ガが複数個あるデュアルゲートFETの平面を示す図であ
る。第２図の構成も第１図（ｂ）に示した等価回路図と
同じものである。第２図において、第１図の構成と異な
る点は、ドレインパッド11aを第１ゲートパッド13に対
して対向する位置ではなく同一の方向とした点である。
第１図と同一の番号を付したものは、第１図と同様の働
きをするものである。
ガが複数個あるデュアルゲートFETの平面を示す図であ
る。第２図の構成も第１図（ｂ）に示した等価回路図と
同じものである。第２図において、第１図の構成と異な
る点は、ドレインパッド11aを第１ゲートパッド13に対
して対向する位置ではなく同一の方向とした点である。
第１図と同一の番号を付したものは、第１図と同様の働
きをするものである。
上記構成において、以下その動作について説明する。
FETへの高周波信号の入出力を対向する位置で行うとと
もに、外部への入出力端子であるパッドを同一の方向と
しても入出力分離度を確保できるように、その間に低イ
ンピーダンス部（本実施例ではグランドパッド14）を設
けることで対処している。
FETへの高周波信号の入出力を対向する位置で行うとと
もに、外部への入出力端子であるパッドを同一の方向と
しても入出力分離度を確保できるように、その間に低イ
ンピーダンス部（本実施例ではグランドパッド14）を設
けることで対処している。
以上本実施例によれば、外部への入出力端子であるパ
ッドを同一の方向としても、入出力分離度を確保し、安
定な動作と所望の特性を得ることができ、入出力パッド
の位置に制約を受けることがなく、設計の自由度を増や
すことができる。
ッドを同一の方向としても、入出力分離度を確保し、安
定な動作と所望の特性を得ることができ、入出力パッド
の位置に制約を受けることがなく、設計の自由度を増や
すことができる。
なお、以上の実施例ではゲートフィンガ10aが複数個
あるデュアルゲートFETが１個のものについて述べた
が、複数個あるICでも同様なことが言えることは言うま
でもなく、ICの場合には、更に、複数の高周波信号の分
離にグランド部分を設けることも効果的である。
あるデュアルゲートFETが１個のものについて述べた
が、複数個あるICでも同様なことが言えることは言うま
でもなく、ICの場合には、更に、複数の高周波信号の分
離にグランド部分を設けることも効果的である。
発明の効果 以上のように本発明は、ゲートフィンガが複数個ある
デュアルゲートFETあるいはこれを複数個用いた集積回
路にあって、同FETへの高周波信号の入出力を、対向す
る位置で行うとともに外部への入出力端子であるパッド
を対向する位置に設け、入出力パッド間の物理的距離を
離したり、入出力パッド間に低インピーダンス部分を設
けるなどの処置を施すことにより、高周波信号の入出力
分離度を高めるとともに発振などの不安定性を除去し、
安定な動作をするデュアルゲートFETならびにこれを用
いた集積回路を実現することができ、その工業的効果は
大きい。
デュアルゲートFETあるいはこれを複数個用いた集積回
路にあって、同FETへの高周波信号の入出力を、対向す
る位置で行うとともに外部への入出力端子であるパッド
を対向する位置に設け、入出力パッド間の物理的距離を
離したり、入出力パッド間に低インピーダンス部分を設
けるなどの処置を施すことにより、高周波信号の入出力
分離度を高めるとともに発振などの不安定性を除去し、
安定な動作をするデュアルゲートFETならびにこれを用
いた集積回路を実現することができ、その工業的効果は
大きい。
第１図（ａ）は本発明の第１の実施例におけるゲートフ
ィンガが複数個あるデュアルゲートFET回路を示す平面
図、第１図（ｂ）は同等価回路図、第２図は本発明の他
の実施例におけるゲートフィンガが複数個あるデュアル
ゲートFET回路を示す平面図、第３図は従来のデュアル
ゲートFETを示す平面図である。 10……ゲートフィンガが複数個あるデュアルゲートFE
T、11……ドレインパッド、12……端子パッド、13……
第１ゲートパッド、14……グランドパッド、15……ゲー
ト抵抗、16……ソース抵抗、17……交差部。
ィンガが複数個あるデュアルゲートFET回路を示す平面
図、第１図（ｂ）は同等価回路図、第２図は本発明の他
の実施例におけるゲートフィンガが複数個あるデュアル
ゲートFET回路を示す平面図、第３図は従来のデュアル
ゲートFETを示す平面図である。 10……ゲートフィンガが複数個あるデュアルゲートFE
T、11……ドレインパッド、12……端子パッド、13……
第１ゲートパッド、14……グランドパッド、15……ゲー
ト抵抗、16……ソース抵抗、17……交差部。
Claims (3)
- 【請求項１】第１のゲートであるゲートフィンガ数を複
数個具備した入力部である第１のパッドと、ソースを接
続するとともに第２のゲートであるゲートフィンガ数を
複数個具備した第２のパッドと、ドレインを接続した第
３のパッドとを有する集積回路化された電界効果トラン
ジスタにおいて、前記ドレインの近傍に前記第２のパッ
ドの複数ゲートフィンガを配するとともに、前記ソース
の近傍に前記第１のパッドの複数ゲートフィンガを配
し、前記第１、第２のゲートフィンガが長手方向の対向
する位置に前記第１、第３のパッドを設けるとともに、
当該回路における線路の交差部を前記第２、第３のパッ
ドの線路による交差のみとしたことを特徴とする電界効
果トランジスタ。 - 【請求項２】第１のゲートであるゲートフィンガ数を複
数個具備した入力部である第１のパッドと、ソースを接
続するとともに第２のゲートであるゲートフィンガ数を
複数個具備した第２のパッドと、ドレインを接続した第
３のパッドとを有する集積回路化された電界効果トラン
ジスタにおいて、前記ドレインの近傍に前記第２のパッ
ドの複数ゲートフィンガを配するとともに、前記ソース
の近傍に前記第１のパッドの複数ゲートフィンガを配
し、前記第１、第２のゲートフィンガの長手方向に対向
する位置に前記第１、第３のパッドを設けるとともに、
当該回路における線路の交差部を前記第２、第３のパッ
ドの線路による交差のみとし、かつ高周波的に低インピ
ーダンスである第４のパッドを前記第１、第３のパッド
間に設けたことを特徴とする電界効果トランジスタ。 - 【請求項３】請求項１もしくは請求項２記載の電界効果
トランジスタを複数個具備した集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155345A JP2605871B2 (ja) | 1989-06-16 | 1989-06-16 | 電界効果トランジスタおよびこれを用いた集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155345A JP2605871B2 (ja) | 1989-06-16 | 1989-06-16 | 電界効果トランジスタおよびこれを用いた集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320082A JPH0320082A (ja) | 1991-01-29 |
| JP2605871B2 true JP2605871B2 (ja) | 1997-04-30 |
Family
ID=15603863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155345A Expired - Fee Related JP2605871B2 (ja) | 1989-06-16 | 1989-06-16 | 電界効果トランジスタおよびこれを用いた集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605871B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104247258B (zh) | 2013-02-26 | 2017-06-23 | 松下电器产业株式会社 | 放大器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5055275A (ja) * | 1973-09-12 | 1975-05-15 | ||
| JPS62188275A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | 電界効果トランジスタ |
| JPH02295168A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
-
1989
- 1989-06-16 JP JP1155345A patent/JP2605871B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320082A (ja) | 1991-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |