KR0114558Y1 - 광대역 능동 인덕터 회로 - Google Patents

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Abstract

본 고안은 광대역 능동 인덕터에 관한 것으로서, 제1단자(a)와, 상기 제1단자(a)에 연결된 드레인(D2)을 가진 제1 트랜지스터(T2)와, 상기 제1 트랜지스터(T2)의 소스(S2)에 연결된 드레인(D1) 및 상기 제1 트랜지스터(T2)의 게이트(G2)에 연결된 소스(S1)를 가진 제2 트랜지스터(T1)와, 상기 제1 트랜지스터의 상기 드레인(D2)에 연결된 소스(S3)와, 상기 제2 트랜지스터(T1)의 상기 게이트(G1)에 연결된 드레인(D3)을 가진 제3 트랜지스터(T3)와, 상기 제3 트랜지스터의 게이트(G3) 및 상기 제2 트랜지스터(T1)의 소스(S1)에 연결된 제2단자(b)로 구성된다.

Description

광대역 능동 인덕터 회로
제1도는 종래의 MMIC에서 사용되던 나선형 인덕터를 도시하는 도면.
제2도는 MESFET의 간략한 등가 회로도.
제3도는 본 고안에 따른 광대역 능동 인덕터의 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 공통 소스 캐스코드 FET T1,T2,T3 : MESFET
G1,G2,G3 : 게이트 D1,D2,D3 : 드레인
S1,S2,S3 : 소스 cgs,cgs1,cgs2,cgs3 : 게이트-소스 캐패시턴스
gm1,gm2,gm3 : 전달 컨덕턴스
본고안은 MMIC(Monolithic Microwave Intergrated Circuit)에서 가능한 인덕터에 관한 것으로,특히 MESFET(Metal-Semiconductor Field-Effect Transistor)을 이용하여 초고주파수대에서 저손실로서 높은 인덕턴스 값을 얻을 수 있는 광대역 능동 인덕터에 관한 것이다.
MMIC(Monolithic Microwave Intergrated Circuit)는 한 칩에 능동소자(FET, 다이오드)와 수동소자(캐패시터, 인덕터, 저항)를 집적시킨 초고주파용 집적회로로서, 이것은 초고주파대의 통신 및 계측시스템의 눈부신 발달에 따라 이러한 시스템을 가능케하는 기본소자로서 일반화되어가고 있다. 이러한 MMIC는 종래의 MIC(Microwave Intergrated Circuit)에 비해 크기가 작아지며, 외부충격에 강하고, 또한 쉽게 확장시킬 수 있으며, 가격면에서도 유리하다.
제1도는 MMIC에서 정합(matching) 회로의 일부로 사용된 종래의 인덕터를 도시한다. 도시된 인덕터는 럼프(lump)형태로 분류되는 나선형 인덕터(spiral inductor)이다. 나선형 인덕터의 인덕턴스는 라인 섹션의 자기 인덕턴스와 평행한 라인 섹션간의 상호 인덕턴스의 합으로 구할수 있다. 일반적으로 인덕턴스(L)는 나선의 회전수의 제곱 및 면적(S)에 비례한다.
MMIC에서 사용되는 종래의 인덕터는 MMIC에서 비교적 큰 면적을 차지할 뿐만 아니라 높은 인덕턴스 나선형 인덕터일 경우 접지면과의 기생 캐패시턴스로 인해 낮은 주파수에서 공진(resonance)이 발생하여 인덕터 기능이 상실되는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하고자 능동 소자인 MESFET을 3개 사용하여 광대역 특성을 유지하면서 높은 인덕턴스를 얻을 수 있는 저손실 광대역 능동 인덕터회로를 제공하는데 있다.
이하, 본 고안을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 고안에 사용될 MESFET(tansconductance)(gm)와 게이트-소스 캐패시턴스(cgs)로 간단하게 구성하였다.
제3도는 본 고안에 따른 광대역 능동 인덕터의 회로도이다.
광대역 능동 인덕터는 소정의 인덕턴스를 구현하기 위하여 공통 소스 캐스코드(cascode) FET(10)과 피드백에 의한 캐스코드 FET의 기생 캐패시턴스의 효과를 상쇄시키기 위한 게이트 접지된 MESFET(T3)으로 구성된다.
제3도에 도시된 바와 같이, 광대역 능동 인덕터는 제1단자(a)와, 제1단자(a)에 연결된 드레인 (D2)을 가진 제1 트랜지스터(T2)와, 제1 트랜지스터(T2)의 소스(S2)에 연결된 드레인(D1) 및 제1 트랜지스터(T2)의 게이트(G2)에 연결된 소스(S1)를 가진 제2 트랜지스터(T1)와, 제1 트랜지스터의 드레인(D2)에 연결된 소스(S3)와, 제2 트랜지스터(T1)의 게이트(G1)에 연결된 드레인(D3)을 가진 제3 트랜지스터(T3)와, 제3트랜지스터의 게이트(G3) 및 제2 트랜지스터(T1)의 소스(S1)에 연결된 제2 단자(b)로 구성된다.
본 실시예에서 제1 및 제2 트랜지스터는 금속 반도체 전계효과 트랜지스터(MESFET)이다.
본 고안에 따른 광대역 능동 인덕터 회로에서 단자 a-b에서 들여다 본 능동 인덕터 회로의 어드미턴스(Y)는 식(1)과 같다.
Y gm3(1-cgs2gm1/cgs1gm2) + gm1gm3/jωcgs1 (1)
캐스코드 FET(10)에서 T1과 T2가 같으면
(cgs1 = cgs2 , gm1=gm2) 식(1)은 다음과 같다.
Z = 1/Y jωcgs0/gm0gm3 (2)
식(2)에서 알 수 있는 바와 같이, 단자 a-b에서 들여다본 저손실 능동 인덕터 회로의 등가회로는 인덕터 성분(cgs/gm1gm3)만으로 나타난다.
따라서, 본 고안에 따른 광대역 능동 인덕터 회로는 능동 소자인 MESFET를 사용함으로써 MMIC에서 차지하는 인덕터의 면적을 줄일 수 있으며, 또한 접지면과의 기생 캐패시턴스를 막을 수있고 광대역 특성을 유지할 수있다. 특히, 인덕턴스의 구현을 위한 캐스코드 FET의 피드백에서 발생되는 기생 캐패시턴스를 MESFET을 사용하여 상쇄시킴으로써 피드백에서 발생되는 전력 손실을 막을 수 있다.

Claims (3)

  1. 제1단자(a)와; 상기 제1단자(a)에 연결된 드레인(D2)을 가진 제1 트랜지스터(T2)와; 상기 제1 트랜지스터(T2)의 소스(S2)에 연결된 드레인 (D1) 및 상기 제1 트랜지스터(T2)의 게이트(G2)에 연결된 소스(S1)를 가진 제2 트랜지스터(T1)와; 상기 제1 트랜지스터의 상기 드레인(D2)에 연결된 소스(S3)와, 상기 제2 트랜지스터(T1)의 상기 게이트(G1)에 연결된 드레인(D3)을 가진 제3 트랜지스터(T3)와; 상기 제3 트랜지스터의 게이트(G3) 및 상기 제2 트랜지스터(T1)의 소스(S1)에 연결된 제 2단자(b)로 구성된 광대역 능동 인덕터 회로.
  2. 제1항에 있어서, 상기 제1, 제2 및 제3 트랜지스터가 금속 반도체 전계효과 트랜지스터(MESFET)인 광대역 능동 인덕터 회로.
  3. 제2항에 있어서, 상기 제1 및 제2 트랜지스터가 동일한 게이트 소스 캐패시턴스 및 전달 컨덕턴스를 가지는 능동 인덕터 회로.
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