JPH08204472A - 高周波増幅回路 - Google Patents
高周波増幅回路Info
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- JPH08204472A JPH08204472A JP912795A JP912795A JPH08204472A JP H08204472 A JPH08204472 A JP H08204472A JP 912795 A JP912795 A JP 912795A JP 912795 A JP912795 A JP 912795A JP H08204472 A JPH08204472 A JP H08204472A
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Abstract
(57)【要約】
【目的】 ＦＥＴを用いた高周波増幅回路において、ド
レイン及びゲートの各バイアス回路への高周波電力の洩
れをなくすために高インピーダンスとする場合、小型の
回路素子で実現する。 【構成】 ＦＥＴ５のゲートとＶｇ端子１５との間に、
インダクタ１６とキャパシタ１７との並列共振回路を設
ける。またドレインとＶｄ端子１４との間にインダクタ
１０とキャパシタ１１との並列共振回路を設ける。これ
等並列共振回路を信号周波数と同一とすることで、各バ
イアス回路のインピーダンスは略無限大となる。素子１
０，１１，１６，１７は数ｎＨ，数ｐＨの小型となる。
レイン及びゲートの各バイアス回路への高周波電力の洩
れをなくすために高インピーダンスとする場合、小型の
回路素子で実現する。 【構成】 ＦＥＴ５のゲートとＶｇ端子１５との間に、
インダクタ１６とキャパシタ１７との並列共振回路を設
ける。またドレインとＶｄ端子１４との間にインダクタ
１０とキャパシタ１１との並列共振回路を設ける。これ
等並列共振回路を信号周波数と同一とすることで、各バ
イアス回路のインピーダンスは略無限大となる。素子１
０，１１，１６，１７は数ｎＨ，数ｐＨの小型となる。
Description
【０００１】
【産業上の利用分野】本発明は高周波増幅回路に関し、
特にＦＥＴ素子を増幅素子として使用した高周波増幅回
路に関するものである。
特にＦＥＴ素子を増幅素子として使用した高周波増幅回
路に関するものである。
【０００２】
【従来の技術】従来のこの種の増幅回路の例としては、
特開平４−１１３７０１号公報や特開平４−１２９３０
８号公報等の回路があり、図３及び図４にこれ等回路の
構成例を夫々示している。
特開平４−１１３７０１号公報や特開平４−１２９３０
８号公報等の回路があり、図３及び図４にこれ等回路の
構成例を夫々示している。
【０００３】図３を参照すると、入力端子１からの入力
信号は直流阻止用コンデンサ１２及び入力整合回路３を
介して増幅素子であるＦＥＴ（電界効果トランジスタ）
５のゲートへ入力され、増幅されて出力整合回路４及び
直流阻止用コンデンサ１３を介して出力端子２へ導出さ
れる。
信号は直流阻止用コンデンサ１２及び入力整合回路３を
介して増幅素子であるＦＥＴ（電界効果トランジスタ）
５のゲートへ入力され、増幅されて出力整合回路４及び
直流阻止用コンデンサ１３を介して出力端子２へ導出さ
れる。
【０００４】ＦＥＴ素子５のドレイン端子とドレイン電
源端子１４との間には、ストリップライン５７、オープ
ンスタブ６９、抵抗６０及びコンデンサ６１からなるド
レインバイアス回路が設けられている。またゲート端子
とゲート電源端子１５との間には、ストリップライン５
６、オープンスタブ６８、抵抗６５，５８及びコンデン
サ５９からなるゲートバイアス回路が設けられている。
源端子１４との間には、ストリップライン５７、オープ
ンスタブ６９、抵抗６０及びコンデンサ６１からなるド
レインバイアス回路が設けられている。またゲート端子
とゲート電源端子１５との間には、ストリップライン５
６、オープンスタブ６８、抵抗６５，５８及びコンデン
サ５９からなるゲートバイアス回路が設けられている。
【０００５】ストリップライン５６，５７及びオープン
スタブ６８，６９により、ＦＥＴ５からみて各バイアス
回路が高周波的に高インピーダンスになる様に設定され
ており、高周波電力がこれ等バイアス回路へ洩れるのを
防止する様になっている。
スタブ６８，６９により、ＦＥＴ５からみて各バイアス
回路が高周波的に高インピーダンスになる様に設定され
ており、高周波電力がこれ等バイアス回路へ洩れるのを
防止する様になっている。
【０００６】図４を参照すると、入力端子１から出力端
子２までの高周波信号の流れは図３の例と同一である。
ＦＥＴ５のドレインバイアス回路は、誘導性インダクタ
（または誘導性ストリップライン）８７、容量８９、抵
抗９３、コンデンサ９１，９５及びチョークコイル９７
からなる。誘導性インダクタ８７と容量素子８９とによ
り並列共振回路を構成しており、ＦＥＴ５からみたドレ
インバイアス回路が高周波的に高インピーダンスとなる
ようにして、高周波電力のドレインバイアス回路への洩
れを防いでいる。
子２までの高周波信号の流れは図３の例と同一である。
ＦＥＴ５のドレインバイアス回路は、誘導性インダクタ
（または誘導性ストリップライン）８７、容量８９、抵
抗９３、コンデンサ９１，９５及びチョークコイル９７
からなる。誘導性インダクタ８７と容量素子８９とによ
り並列共振回路を構成しており、ＦＥＴ５からみたドレ
インバイアス回路が高周波的に高インピーダンスとなる
ようにして、高周波電力のドレインバイアス回路への洩
れを防いでいる。
【０００７】ＦＥＴ５のゲートバイアス回路についても
同様であり、誘導性インダクタ（または誘導性ストリッ
プライン）８６、容量性素子８８、抵抗９２、コンデン
サ９０，９４及びチョークコイル９６からなっている。
誘導性インダクタ８６と容量性素子８８とにより並列共
振回路を構成して、ゲートバイアス回路の高インピーダ
ンス化を図っている。
同様であり、誘導性インダクタ（または誘導性ストリッ
プライン）８６、容量性素子８８、抵抗９２、コンデン
サ９０，９４及びチョークコイル９６からなっている。
誘導性インダクタ８６と容量性素子８８とにより並列共
振回路を構成して、ゲートバイアス回路の高インピーダ
ンス化を図っている。
【０００８】
【発明が解決しようとする課題】図３に示す従来の高周
波電力増幅器では、チョーク回路であるストリップライ
ン５６，５７の長さが入力信号周波数の１／４波長相当
長必要となり、１ＧＨｚ，２ＧＨｚの周波数であるＬ
帯、Ｓ帯では、高誘電率基板に実装したＭＭＩＣ（Ｍｉ
ｃｒｏｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ ＩＣ）やＭＣ
ＩＣ（Ｍｕｌｔｉｃｈｉｐ ＩＣ）等の場合、この１／
４波長線路が数１０ｍｍとなり、基板実装が困難な上、
小型化の大きな問題となる。
波電力増幅器では、チョーク回路であるストリップライ
ン５６，５７の長さが入力信号周波数の１／４波長相当
長必要となり、１ＧＨｚ，２ＧＨｚの周波数であるＬ
帯、Ｓ帯では、高誘電率基板に実装したＭＭＩＣ（Ｍｉ
ｃｒｏｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ ＩＣ）やＭＣ
ＩＣ（Ｍｕｌｔｉｃｈｉｐ ＩＣ）等の場合、この１／
４波長線路が数１０ｍｍとなり、基板実装が困難な上、
小型化の大きな問題となる。
【０００９】図４に示す従来の高周波電力増幅器では、
誘導性インダクタもしくは誘導性ストリップライン８
６，８２から高周波的に短絡させる必要があるために、
容量性素子９０，９１は高容量の素子を使用する必要が
あり、ＧａＡｓ基板上で実現するＭＭＩＣ等ではレイア
ウトが不可能という問題点があった。
誘導性インダクタもしくは誘導性ストリップライン８
６，８２から高周波的に短絡させる必要があるために、
容量性素子９０，９１は高容量の素子を使用する必要が
あり、ＧａＡｓ基板上で実現するＭＭＩＣ等ではレイア
ウトが不可能という問題点があった。
【００１０】本発明の目的は、ＦＥＴ素子のバイアス回
路の高インピーダンス化を小型の回路素子にて構成でき
ＭＣＩＣやＭＭＩＣ等のデバイス設計を容易とし得るよ
うにした高周波増幅回路を提供することである。
路の高インピーダンス化を小型の回路素子にて構成でき
ＭＣＩＣやＭＭＩＣ等のデバイス設計を容易とし得るよ
うにした高周波増幅回路を提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、ＦＥＴ
素子を増幅素子として使用した高周波増幅回路であっ
て、前記ＦＥＴ素子のドレイン端子及びゲート端子とド
レイン電源及びゲート電源との各間に夫々設けられた誘
導性素子と容量性素子との並列共振回路を含むことを特
徴とする高周波増幅回路が得られる。
素子を増幅素子として使用した高周波増幅回路であっ
て、前記ＦＥＴ素子のドレイン端子及びゲート端子とド
レイン電源及びゲート電源との各間に夫々設けられた誘
導性素子と容量性素子との並列共振回路を含むことを特
徴とする高周波増幅回路が得られる。
【００１２】更に本発明によれば、ＦＥＴ素子を増幅素
子として使用したセルフバイアス方式の高周波増幅回路
であって、前記ＦＥＴ素子のドレイン端子とドレイン電
源との間に設けられた誘導性素子と容量性素子との並列
共振回路と、前記ＦＥＴ素子のソース端子と接地電位と
の間に設けられた誘導性素子と容量性素子との直列共振
回路とを含むことを特徴とする高周波増幅回路が得られ
る。
子として使用したセルフバイアス方式の高周波増幅回路
であって、前記ＦＥＴ素子のドレイン端子とドレイン電
源との間に設けられた誘導性素子と容量性素子との並列
共振回路と、前記ＦＥＴ素子のソース端子と接地電位と
の間に設けられた誘導性素子と容量性素子との直列共振
回路とを含むことを特徴とする高周波増幅回路が得られ
る。
【００１３】
【作用】ＦＥＴのドレイン端子とドレイン電源との間
に、誘導性素子と容量性素子との並列共振回路を設け、
またゲート端子とゲート電源との間にも同じく並列共振
回路を設ける。これにより、並列共振回路の回路素子が
小型化できる。
に、誘導性素子と容量性素子との並列共振回路を設け、
またゲート端子とゲート電源との間にも同じく並列共振
回路を設ける。これにより、並列共振回路の回路素子が
小型化できる。
【００１４】また、セルフバイアス方式の回路において
は、ソース端子をゲート端子（アース電位）よりも浮か
せて大なる電位にバイアスする抵抗の両端に、誘導性素
子と容量性素子との直列共振回路を設ける。同様に、直
列共振回路の回路素子が小型化できる。
は、ソース端子をゲート端子（アース電位）よりも浮か
せて大なる電位にバイアスする抵抗の両端に、誘導性素
子と容量性素子との直列共振回路を設ける。同様に、直
列共振回路の回路素子が小型化できる。
【００１５】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【００１６】図１は本発明の一実施例の回路図であり、
図３，４と同等部分は同一符号により示している。入力
端子１からの入力信号は直流阻止用コンデンサ１２及び
入力整合回路３を介してＦＥＴ５のゲート入力となり、
ドレイン増幅出力信号は出力整合回路４及び直流阻止用
コンデンサ１３を介して出力端子２から導出される。Ｆ
ＥＴ５の入出力側インピーダンスは整合回路３，４によ
り整合されている。
図３，４と同等部分は同一符号により示している。入力
端子１からの入力信号は直流阻止用コンデンサ１２及び
入力整合回路３を介してＦＥＴ５のゲート入力となり、
ドレイン増幅出力信号は出力整合回路４及び直流阻止用
コンデンサ１３を介して出力端子２から導出される。Ｆ
ＥＴ５の入出力側インピーダンスは整合回路３，４によ
り整合されている。
【００１７】ＦＥＴ５を動作させるために、ドレイン電
源端子１４とゲート電源端子１５とに夫々ドレイン電圧
Ｖｄ、ゲート電圧Ｖｇが印加される。これ等各電圧Ｖ
ｄ，Ｖｇは、誘導性インダクタ１０，１６と容量性素子
１１，１７とから夫々構成される並列共振回路を介して
ＦＥＴ５のドレイン、ゲートへ夫々供給されている。
尚、ＦＥＴ５のソースは接地されている。
源端子１４とゲート電源端子１５とに夫々ドレイン電圧
Ｖｄ、ゲート電圧Ｖｇが印加される。これ等各電圧Ｖ
ｄ，Ｖｇは、誘導性インダクタ１０，１６と容量性素子
１１，１７とから夫々構成される並列共振回路を介して
ＦＥＴ５のドレイン、ゲートへ夫々供給されている。
尚、ＦＥＴ５のソースは接地されている。
【００１８】これ等並列共振回路の各共振周波数を信号
周波数と同一に選定することにより、ＦＥＴ５からこれ
等並列共振回路をみたインピーダンスが略無限大とな
り、よって高周波電力がバイアス回路へ洩れるのを防ぐ
ことができるのである。
周波数と同一に選定することにより、ＦＥＴ５からこれ
等並列共振回路をみたインピーダンスが略無限大とな
り、よって高周波電力がバイアス回路へ洩れるのを防ぐ
ことができるのである。
【００１９】この場合、Ｌ帯やＳ帯の周波数において
は、誘電性インダクタで３ｎＨから５ｎＨ、容量素子は
２ｐＦから４ｐＦの組み合わせで並列共振回路が構成で
き、ＧａＡｓＭＭＩＣ等、素子占有面積が制限される回
路であっても、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒ Ｍｅｔａｌ）やキャパシタや櫛形電極、スパイラル
インダクタ等にて実現できるものである。
は、誘電性インダクタで３ｎＨから５ｎＨ、容量素子は
２ｐＦから４ｐＦの組み合わせで並列共振回路が構成で
き、ＧａＡｓＭＭＩＣ等、素子占有面積が制限される回
路であっても、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒ Ｍｅｔａｌ）やキャパシタや櫛形電極、スパイラル
インダクタ等にて実現できるものである。
【００２０】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示されている。本
例はセルフバイアス方式の増幅回路であり、ＦＥＴ５の
ソースとゲートとには、抵抗６，９を介してアース電位
が付与されており、よってソース電位は抵抗６による電
圧降下分だけゲート電位よりも大となり、ゲートソース
間電圧は逆バイアスになるようになっている。
り、図１と同等部分は同一符号により示されている。本
例はセルフバイアス方式の増幅回路であり、ＦＥＴ５の
ソースとゲートとには、抵抗６，９を介してアース電位
が付与されており、よってソース電位は抵抗６による電
圧降下分だけゲート電位よりも大となり、ゲートソース
間電圧は逆バイアスになるようになっている。
【００２１】ドレイン端子とドレイン電源端子１４との
間には、図１の例と同様、誘導性インダクタ１０と容量
性素子１１との並列共振回路が設けられており、信号に
対して高インピーダンスとなっている。
間には、図１の例と同様、誘導性インダクタ１０と容量
性素子１１との並列共振回路が設けられており、信号に
対して高インピーダンスとなっている。
【００２２】また、ソースとアース間には抵抗６に並列
に容量素子７と誘導性インダクタ８との直列共振回路が
設けられている。この直列共振回路の共振周波数を信号
周波数と同一に選定しておけば、直列共振回路のＦＥＴ
５からみたインピーダンスは略零とすることができ、Ｆ
ＥＴ５のソースを高周波的に短絡（接地）とするもので
ある。
に容量素子７と誘導性インダクタ８との直列共振回路が
設けられている。この直列共振回路の共振周波数を信号
周波数と同一に選定しておけば、直列共振回路のＦＥＴ
５からみたインピーダンスは略零とすることができ、Ｆ
ＥＴ５のソースを高周波的に短絡（接地）とするもので
ある。
【００２３】従って、ソース抵抗６に単に並列にバイパ
スコンデンサを接続する場合（大容量素子となって大型
となる）に対し、小容量素子と小誘導性インダクタとを
用いることができ小型となるのである。
スコンデンサを接続する場合（大容量素子となって大型
となる）に対し、小容量素子と小誘導性インダクタとを
用いることができ小型となるのである。
【００２４】
【発明の効果】以上述べた如く、本発明によれば、ＦＥ
Ｔのゲートとゲート電源、ドレインとドレイン電源との
間に並列共振回路を設け、またＦＥＴのソースとアース
との間に直列共振回路を設けているので、大型の回路素
子を用いることなく、バイアス回路の高インピーダンス
化や低インピーダンス化が可能になるという効果があ
る。
Ｔのゲートとゲート電源、ドレインとドレイン電源との
間に並列共振回路を設け、またＦＥＴのソースとアース
との間に直列共振回路を設けているので、大型の回路素
子を用いることなく、バイアス回路の高インピーダンス
化や低インピーダンス化が可能になるという効果があ
る。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来の高周波増幅回路の一例を示す図である。
【図４】従来の高周波増幅回路の他の例を示す図であ
る。
る。
１ 入力端子 ２ 出力端子 ３ 入力整合回路 ４ 出力整合回路 ５ ＦＥＴ素子 ６ ソース抵抗 ７，１１，１７ 共振用容量素子 ８，１０，１６ 共振用誘導性インダクタ ９ ゲート抵抗 １２，１３ 直流阻止用コンデンサ
Claims (3)
- 【請求項１】 ＦＥＴ素子を増幅素子として使用した高
周波増幅回路であって、前記ＦＥＴ素子のドレイン端子
及びゲート端子とドレイン電源及びゲート電源との各間
に夫々設けられた誘導性素子と容量性素子との並列共振
回路を含むことを特徴とする高周波増幅回路。 - 【請求項２】 ＦＥＴ素子を増幅素子として使用したセ
ルフバイアス方式の高周波増幅回路であって、前記ＦＥ
Ｔ素子のドレイン端子とドレイン電源との間に設けられ
た誘導性素子と容量性素子との並列共振回路と、前記Ｆ
ＥＴ素子のソース端子と接地電位との間に設けられた誘
導性素子と容量性素子との直列共振回路とを含むことを
特徴とする高周波増幅回路。 - 【請求項３】 前記ＦＥＴ素子のゲート端子と接地電位
との間にはこのゲート端子を接地電位に固定する固定バ
イアス抵抗が接続され、前記ＦＥＴ素子のソース端子と
接地電位との間にはこのソース電位をゲート電位よりも
大とするバイアス抵抗が接続されていることを特徴とす
る請求項２記載の高周波増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP912795A JPH08204472A (ja) | 1995-01-24 | 1995-01-24 | 高周波増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP912795A JPH08204472A (ja) | 1995-01-24 | 1995-01-24 | 高周波増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204472A true JPH08204472A (ja) | 1996-08-09 |
Family
ID=11711974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP912795A Withdrawn JPH08204472A (ja) | 1995-01-24 | 1995-01-24 | 高周波増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204472A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027646A1 (en) * | 1997-11-21 | 1999-06-03 | Hitachi, Ltd. | High-frequency amplifier circuit device and high-frequency transmission system using the same |
| US6631693B2 (en) * | 2001-01-30 | 2003-10-14 | Novellus Systems, Inc. | Absorptive filter for semiconductor processing systems |
| JP2005039537A (ja) * | 2003-07-15 | 2005-02-10 | Stanley Electric Co Ltd | 広帯域増幅器 |
| US7042311B1 (en) | 2003-10-10 | 2006-05-09 | Novellus Systems, Inc. | RF delivery configuration in a plasma processing system |
| JP2010010906A (ja) * | 2008-06-25 | 2010-01-14 | Toshiba Corp | Ｆｅｔゲートバイアス回路 |
| JP2011082809A (ja) * | 2009-10-07 | 2011-04-21 | Ntt Docomo Inc | バイアス回路 |
| JP2019114841A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | 無線周波数増幅器及び無線周波数増幅器を用いた集積回路 |
-
1995
- 1995-01-24 JP JP912795A patent/JPH08204472A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999027646A1 (en) * | 1997-11-21 | 1999-06-03 | Hitachi, Ltd. | High-frequency amplifier circuit device and high-frequency transmission system using the same |
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| JP4688410B2 (ja) * | 2003-07-15 | 2011-05-25 | スタンレー電気株式会社 | 広帯域増幅器 |
| US7042311B1 (en) | 2003-10-10 | 2006-05-09 | Novellus Systems, Inc. | RF delivery configuration in a plasma processing system |
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| US8570117B2 (en) | 2009-10-07 | 2013-10-29 | Ntt Docomo, Inc. | Bias circuit |
| JP2019114841A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | 無線周波数増幅器及び無線周波数増幅器を用いた集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |