JP3005416B2 - マイクロ波・ミリ波モノリシック集積回路 - Google Patents
マイクロ波・ミリ波モノリシック集積回路Info
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- JP3005416B2 JP3005416B2 JP6031437A JP3143794A JP3005416B2 JP 3005416 B2 JP3005416 B2 JP 3005416B2 JP 6031437 A JP6031437 A JP 6031437A JP 3143794 A JP3143794 A JP 3143794A JP 3005416 B2 JP3005416 B2 JP 3005416B2
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Description
【０００１】
【産業上の利用分野】本発明はマイクロ波・ミリ波モノ
リシック集積回路に関し、特にマイクロ波・ミリ波帯の
増幅器、周波数変換器、発振器、逓倍器、変調器、スイ
ッチなどに用いられるモノリシック集積回路に関する。
リシック集積回路に関し、特にマイクロ波・ミリ波帯の
増幅器、周波数変換器、発振器、逓倍器、変調器、スイ
ッチなどに用いられるモノリシック集積回路に関する。
【０００２】近年、半導体製造技術の高度化が進み、ミ
リ波帯まで使用可能で高性能な、たとえば高電子移動度
トランジスタ（ＨＥＭＴ：High Electron Mobility Tra
nsistor ）のような能動素子が開発されている。一方、
マイクロ波・ミリ波帯においては、回路の小型化、軽量
化、半導体プロセスによる量産性などに優れている点
で、電界効果トランジスタ（ＦＥＴ）などの能動素子と
抵抗やコンデンサなどの受動素子とを同一基板上に集積
化して、ある特定の機能を実現するモノリシック集積回
路が注目されてきている。
リ波帯まで使用可能で高性能な、たとえば高電子移動度
トランジスタ（ＨＥＭＴ：High Electron Mobility Tra
nsistor ）のような能動素子が開発されている。一方、
マイクロ波・ミリ波帯においては、回路の小型化、軽量
化、半導体プロセスによる量産性などに優れている点
で、電界効果トランジスタ（ＦＥＴ）などの能動素子と
抵抗やコンデンサなどの受動素子とを同一基板上に集積
化して、ある特定の機能を実現するモノリシック集積回
路が注目されてきている。
【０００３】
【従来の技術】図１０は従来のマイクロ波・ミリ波モノ
リシック集積回路の一例を示す図である。図示の回路は
たとえばガリウム・砒素（ＧａＡｓ）からなる半導体基
板の表面上に形成されたものである。この半導体基板の
裏面にはメタルが設けられており、共通の接地（グラン
ド）になっている。
リシック集積回路の一例を示す図である。図示の回路は
たとえばガリウム・砒素（ＧａＡｓ）からなる半導体基
板の表面上に形成されたものである。この半導体基板の
裏面にはメタルが設けられており、共通の接地（グラン
ド）になっている。
【０００４】図面の中央に配置されているのは能動素子
１である。この能動素子１はＦＥＴとすることができ、
ゲートＧ、ソースＳおよびドレインＤの各電極を有して
いる。ゲートＧには主信号を伝送する信号伝送線路２が
接続され、ドレインＤにも主信号を伝送するための信号
伝送線路３が接続され、ソースＳはバイアホール４の電
極に接続されていて、能動素子１はソース接地の回路構
成になっている。各信号伝送線路２、３の途中にはＭＩ
Ｍ（Metal-Insulator-Metal ）キャパシタ５、６が設け
られており、直流成分を遮断するためのカップリングコ
ンデンサを構成している。各信号伝送線路２、３にはま
た、インピーダンスを調整するための整合回路用線路で
ある整合オープンスタブ７、８および能動素子１にバイ
アス電圧を印加するためのバイアス線路９、１０が接続
されている。バイアス線路９、１０の信号伝送線路２、
３から使用周波数の１／４波長の長さの位置にはＭＩＭ
キャパシタ１１、１２が設けられており、マイクロ波・
ミリ波モノリシック集積回路が動作する周波数でインピ
ーダンス的にオープンに見えるように、これらＭＩＭキ
ャパシタ１１、１２によって高周波的に接地されてい
る。
１である。この能動素子１はＦＥＴとすることができ、
ゲートＧ、ソースＳおよびドレインＤの各電極を有して
いる。ゲートＧには主信号を伝送する信号伝送線路２が
接続され、ドレインＤにも主信号を伝送するための信号
伝送線路３が接続され、ソースＳはバイアホール４の電
極に接続されていて、能動素子１はソース接地の回路構
成になっている。各信号伝送線路２、３の途中にはＭＩ
Ｍ（Metal-Insulator-Metal ）キャパシタ５、６が設け
られており、直流成分を遮断するためのカップリングコ
ンデンサを構成している。各信号伝送線路２、３にはま
た、インピーダンスを調整するための整合回路用線路で
ある整合オープンスタブ７、８および能動素子１にバイ
アス電圧を印加するためのバイアス線路９、１０が接続
されている。バイアス線路９、１０の信号伝送線路２、
３から使用周波数の１／４波長の長さの位置にはＭＩＭ
キャパシタ１１、１２が設けられており、マイクロ波・
ミリ波モノリシック集積回路が動作する周波数でインピ
ーダンス的にオープンに見えるように、これらＭＩＭキ
ャパシタ１１、１２によって高周波的に接地されてい
る。
【０００５】
【発明が解決しようとする課題】ところで、マイクロ波
・ミリ波帯で使用されるモノリシック集積回路では、能
動素子の能力が高くなると、使用周波数以外の低い周波
数ではそれ以上に使用周波数よりもかなり高い能力を持
っていることが一般的である。したがって、使用周波数
以外の不要な低い周波数での特性を考慮に入れないでモ
ノリシック集積回路を製作すると、使用周波数以外の低
い周波数で発振してしまう可能性がある。
・ミリ波帯で使用されるモノリシック集積回路では、能
動素子の能力が高くなると、使用周波数以外の低い周波
数ではそれ以上に使用周波数よりもかなり高い能力を持
っていることが一般的である。したがって、使用周波数
以外の不要な低い周波数での特性を考慮に入れないでモ
ノリシック集積回路を製作すると、使用周波数以外の低
い周波数で発振してしまう可能性がある。
【０００６】また、モノリシック集積回路の低価格化を
考えると、チップサイズをできるだけ小さくする必要が
ある。本発明はこのような点に鑑みてなされたものであ
り、使用周波数以外の不要な低い周波数帯での発振を防
止できる機能を有し、かつチップ面積を小さくすること
ができるマイクロ波・ミリ波モノリシック集積回路を提
供することを目的とする。
考えると、チップサイズをできるだけ小さくする必要が
ある。本発明はこのような点に鑑みてなされたものであ
り、使用周波数以外の不要な低い周波数帯での発振を防
止できる機能を有し、かつチップ面積を小さくすること
ができるマイクロ波・ミリ波モノリシック集積回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】図１は上記目的を達成す
る第１の発明の原理構成図である。図において、半導体
基板上にマイクロ波・ミリ波帯で動作する電界効果トラ
ンジスタ１が設けられており、その能動素子１の１つの
電極はバイアホール４の上の電極４ａに接続され、バイ
アホール４を介して半導体基板の裏のメタルに接地され
ている。電界効果トランジスタ１のドレイン３には、使
用周波数の１／４波長の長さを有する１／４波長線路２
２が接続されており、その他端にはバイアス電圧を印加
するためのバイアス線路１０が接続されている。この１
／４波長線路２２の他端にはまた、第１のＭＩＭキャパ
シタ２４の上部電極および抵抗２６の一端が接続され
る。さらに、抵抗２６の他端は第１のＭＩＭキャパシタ
２４より容量の大きい第２のＭＩＭキャパシタ２８の上
部電極に接続されている。第１のＭＩＭキャパシタ２４
および第２のＭＩＭキャパシタ２７、２８はこれらのい
ずれの下部電極もバイアホール４の上の電極４ａに接続
されている。
る第１の発明の原理構成図である。図において、半導体
基板上にマイクロ波・ミリ波帯で動作する電界効果トラ
ンジスタ１が設けられており、その能動素子１の１つの
電極はバイアホール４の上の電極４ａに接続され、バイ
アホール４を介して半導体基板の裏のメタルに接地され
ている。電界効果トランジスタ１のドレイン３には、使
用周波数の１／４波長の長さを有する１／４波長線路２
２が接続されており、その他端にはバイアス電圧を印加
するためのバイアス線路１０が接続されている。この１
／４波長線路２２の他端にはまた、第１のＭＩＭキャパ
シタ２４の上部電極および抵抗２６の一端が接続され
る。さらに、抵抗２６の他端は第１のＭＩＭキャパシタ
２４より容量の大きい第２のＭＩＭキャパシタ２８の上
部電極に接続されている。第１のＭＩＭキャパシタ２４
および第２のＭＩＭキャパシタ２７、２８はこれらのい
ずれの下部電極もバイアホール４の上の電極４ａに接続
されている。
【０００８】図６は上記目的を達成する第２の発明の原
理構成図である。図において、半導体基板上にマイクロ
波・ミリ波帯で動作する電界効果トランジスタ１が設け
られており、その電界効果トランジスタ１の１つの電極
はバイアホール４の上の電極４ａに接続され、バイアホ
ール４を介して半導体基板の裏のメタルに接地されてい
る。電界効果トランジスタ１のドレイン３には、整合回
路用線路８ａが接続されており、その他端にはバイアス
電圧を印加するためのバイアス線路１０が接続されてい
る。この整合回路用線路８ａの他端にはまた、第１のＭ
ＩＭキャパシタ２４の上部電極および抵抗２６の一端が
接続される。さらに、抵抗２６の他端は第１のＭＩＭキ
ャパシタ２４より容量の大きい第２のＭＩＭキャパシタ
２８の上部電極に接続されている。第１のＭＩＭキャパ
シタ２４および第２のＭＩＭキャパシタ２８はこれらの
いずれの下部電極もバイアホール４の上の電極４ａに接
続されている。
理構成図である。図において、半導体基板上にマイクロ
波・ミリ波帯で動作する電界効果トランジスタ１が設け
られており、その電界効果トランジスタ１の１つの電極
はバイアホール４の上の電極４ａに接続され、バイアホ
ール４を介して半導体基板の裏のメタルに接地されてい
る。電界効果トランジスタ１のドレイン３には、整合回
路用線路８ａが接続されており、その他端にはバイアス
電圧を印加するためのバイアス線路１０が接続されてい
る。この整合回路用線路８ａの他端にはまた、第１のＭ
ＩＭキャパシタ２４の上部電極および抵抗２６の一端が
接続される。さらに、抵抗２６の他端は第１のＭＩＭキ
ャパシタ２４より容量の大きい第２のＭＩＭキャパシタ
２８の上部電極に接続されている。第１のＭＩＭキャパ
シタ２４および第２のＭＩＭキャパシタ２８はこれらの
いずれの下部電極もバイアホール４の上の電極４ａに接
続されている。
【０００９】
【作用】第１の発明の上述の手段によれば、１／４波長
線路２２の他端に接続された第１のＭＩＭキャパシタ２
４は、使用周波数に対してショートとなる容量を有し、
したがって、１／４波長線路２２には信号伝送線路３か
ら見ればオープン状態になる。また、１／４波長線路２
２の他端に接続された抵抗２６および第２のＭＩＭキャ
パシタ２８の回路は、第２のＭＩＭキャパシタ２８が第
１のＭＩＭキャパシタ２４より大きな容量を有して容量
の大きさによりある低周波以上ではショート状態にある
ので、抵抗接地の回路構成になっている。これにより、
使用外低周波域では発振防止のための安定化回路になっ
ている。
線路２２の他端に接続された第１のＭＩＭキャパシタ２
４は、使用周波数に対してショートとなる容量を有し、
したがって、１／４波長線路２２には信号伝送線路３か
ら見ればオープン状態になる。また、１／４波長線路２
２の他端に接続された抵抗２６および第２のＭＩＭキャ
パシタ２８の回路は、第２のＭＩＭキャパシタ２８が第
１のＭＩＭキャパシタ２４より大きな容量を有して容量
の大きさによりある低周波以上ではショート状態にある
ので、抵抗接地の回路構成になっている。これにより、
使用外低周波域では発振防止のための安定化回路になっ
ている。
【００１０】第２の発明の上述の手段によれば、整合回
路用線路８ａの他端に接続された第１のＭＩＭキャパシ
タ２４は、使用周波数に対してショートとなる容量を有
し、整合回路用線路８ａは能動素子１から見ると、使用
周波数でショートスタブの整合回路構成になる。また、
整合回路用線路８ａの他端に接続された抵抗２６および
第２のＭＩＭキャパシタ２８の回路は、第２のＭＩＭキ
ャパシタ２８が第１のＭＩＭキャパシタ２４より大きな
容量を有しているので、抵抗接地の回路構成になってい
る。これにより、使用外低周波域で発振防止用の安定化
回路となるとともに、整合回路を兼用できるのでチップ
面積を小さくすることが可能になる。
路用線路８ａの他端に接続された第１のＭＩＭキャパシ
タ２４は、使用周波数に対してショートとなる容量を有
し、整合回路用線路８ａは能動素子１から見ると、使用
周波数でショートスタブの整合回路構成になる。また、
整合回路用線路８ａの他端に接続された抵抗２６および
第２のＭＩＭキャパシタ２８の回路は、第２のＭＩＭキ
ャパシタ２８が第１のＭＩＭキャパシタ２４より大きな
容量を有しているので、抵抗接地の回路構成になってい
る。これにより、使用外低周波域で発振防止用の安定化
回路となるとともに、整合回路を兼用できるのでチップ
面積を小さくすることが可能になる。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は第１の発明の一実施例を示す構成図であ
る。図において、半導体基板上に設けられた能動素子１
はＴ型ゲートを有し、バイアホール４を介してソース接
地されたＦＥＴとして示してある。
明する。図１は第１の発明の一実施例を示す構成図であ
る。図において、半導体基板上に設けられた能動素子１
はＴ型ゲートを有し、バイアホール４を介してソース接
地されたＦＥＴとして示してある。
【００１２】能動素子１のゲート側およびドレイン側の
信号伝送線路２、３には、整合オープンスタブ７、８の
他に、使用周波数の１／４波長の長さを有する１／４波
長線路２１、２２がそれぞれ接続されている。１／４波
長線路２１、２２の反対側の端部にはバイアス電圧を印
加するためのバイアス線路９、１０、第１のＭＩＭキャ
パシタ２３、２４および抵抗２５、２６が接続されてい
る。さらに、抵抗２５、２６には第１のＭＩＭキャパシ
タ２３、２４よりも容量の大きな第２のＭＩＭキャパシ
タ２７、２８が直列に接続されている。これら第１のＭ
ＩＭキャパシタ２３、２４および第２のＭＩＭキャパシ
タ２７、２８は、バイアホール４の上の電極４ａに隣接
配置されている。
信号伝送線路２、３には、整合オープンスタブ７、８の
他に、使用周波数の１／４波長の長さを有する１／４波
長線路２１、２２がそれぞれ接続されている。１／４波
長線路２１、２２の反対側の端部にはバイアス電圧を印
加するためのバイアス線路９、１０、第１のＭＩＭキャ
パシタ２３、２４および抵抗２５、２６が接続されてい
る。さらに、抵抗２５、２６には第１のＭＩＭキャパシ
タ２３、２４よりも容量の大きな第２のＭＩＭキャパシ
タ２７、２８が直列に接続されている。これら第１のＭ
ＩＭキャパシタ２３、２４および第２のＭＩＭキャパシ
タ２７、２８は、バイアホール４の上の電極４ａに隣接
配置されている。
【００１３】１／４波長線路２１、２２と第１のＭＩＭ
キャパシタ２３、２４との間の接続は１／４波長線路２
１、２２の端部と第１のＭＩＭキャパシタ２３、２４の
上部電極とを結ぶエアブリッジによって行われている。
同様に、抵抗２５、２６と第２のＭＩＭキャパシタ２
７、２８との間の接続は抵抗２５、２６に１／４波長線
路側と対抗する側に端子として形成されたメタルと第２
のＭＩＭキャパシタ２７、２８の上部電極とを結ぶエア
ブリッジによって行われている。また、第１のＭＩＭキ
ャパシタ２３、２４および第２のＭＩＭキャパシタ２
７、２８はいずれも下部電極がバイアホール４の上の電
極４ａに接続されている。
キャパシタ２３、２４との間の接続は１／４波長線路２
１、２２の端部と第１のＭＩＭキャパシタ２３、２４の
上部電極とを結ぶエアブリッジによって行われている。
同様に、抵抗２５、２６と第２のＭＩＭキャパシタ２
７、２８との間の接続は抵抗２５、２６に１／４波長線
路側と対抗する側に端子として形成されたメタルと第２
のＭＩＭキャパシタ２７、２８の上部電極とを結ぶエア
ブリッジによって行われている。また、第１のＭＩＭキ
ャパシタ２３、２４および第２のＭＩＭキャパシタ２
７、２８はいずれも下部電極がバイアホール４の上の電
極４ａに接続されている。
【００１４】上記の構成によれば、１／４波長線路２
１、２２の端部は第１のＭＩＭキャパシタ２３、２４を
介して接地される回路と抵抗２５、２６および第２のＭ
ＩＭキャパシタ２７、２８を介して接地される回路とが
接続された構成になっている。第１のＭＩＭキャパシタ
２３、２４は、使用周波数ではショート状態に近く、使
用周波数以外の低い周波数域ではオープンに近い容量の
ものを用いる。また、抵抗２５、２６が接続された第２
のＭＩＭキャパシタ２７、２８は使用外低周波域ではシ
ョートになる容量のものを用いており、第１のＭＩＭキ
ャパシタ２３、２４よりも容量は大きい。これにより、
使用周波数では１／４波長線路２１、２２を通して第１
のＭＩＭキャパシタ２３、２４の回路が見え、使用外低
周波域では抵抗２５、２６および第２のＭＩＭキャパシ
タ２７、２８が見える。したがって、使用周波数ではバ
イアス回路となり、使用外低周波では発振防止の安定化
回路となる。
１、２２の端部は第１のＭＩＭキャパシタ２３、２４を
介して接地される回路と抵抗２５、２６および第２のＭ
ＩＭキャパシタ２７、２８を介して接地される回路とが
接続された構成になっている。第１のＭＩＭキャパシタ
２３、２４は、使用周波数ではショート状態に近く、使
用周波数以外の低い周波数域ではオープンに近い容量の
ものを用いる。また、抵抗２５、２６が接続された第２
のＭＩＭキャパシタ２７、２８は使用外低周波域ではシ
ョートになる容量のものを用いており、第１のＭＩＭキ
ャパシタ２３、２４よりも容量は大きい。これにより、
使用周波数では１／４波長線路２１、２２を通して第１
のＭＩＭキャパシタ２３、２４の回路が見え、使用外低
周波域では抵抗２５、２６および第２のＭＩＭキャパシ
タ２７、２８が見える。したがって、使用周波数ではバ
イアス回路となり、使用外低周波では発振防止の安定化
回路となる。
【００１５】図２は第１の発明の別の実施例を示す構成
図である。この図によれば、容量の大きい第２のＭＩＭ
キャパシタ２７、２８をバイアホール４の上の電極４ａ
の上に載せた構成を有している。このため、バイアホー
ル４の上の電極４ａと第２のＭＩＭキャパシタ２７、２
８の下部電極とは共通にされ、その分、基板上のスペー
スを節約することができる。なお、作用については、図
１の構成によるものと実質的に差異はない。
図である。この図によれば、容量の大きい第２のＭＩＭ
キャパシタ２７、２８をバイアホール４の上の電極４ａ
の上に載せた構成を有している。このため、バイアホー
ル４の上の電極４ａと第２のＭＩＭキャパシタ２７、２
８の下部電極とは共通にされ、その分、基板上のスペー
スを節約することができる。なお、作用については、図
１の構成によるものと実質的に差異はない。
【００１６】図３は第１の発明の別の実施例を示す構成
図である。この図によれば、第１のＭＩＭキャパシタ２
３および第２のＭＩＭキャパシタ２７をバイアホール４
の上の電極４ａの上に載せた構成を有している。このた
め、バイアホール４の上の電極４ａと第１のＭＩＭキャ
パシタ２３および第２のＭＩＭキャパシタ２７の下部電
極とは共通にされ、その分、基板上のスペースを節約す
ることができる。もちろん、図示はしないが、第１のＭ
ＩＭキャパシタ２４および第２のＭＩＭキャパシタ２８
についても同じ構成である。なお、作用については、図
１の構成によるものと実質的に差異はない。
図である。この図によれば、第１のＭＩＭキャパシタ２
３および第２のＭＩＭキャパシタ２７をバイアホール４
の上の電極４ａの上に載せた構成を有している。このた
め、バイアホール４の上の電極４ａと第１のＭＩＭキャ
パシタ２３および第２のＭＩＭキャパシタ２７の下部電
極とは共通にされ、その分、基板上のスペースを節約す
ることができる。もちろん、図示はしないが、第１のＭ
ＩＭキャパシタ２４および第２のＭＩＭキャパシタ２８
についても同じ構成である。なお、作用については、図
１の構成によるものと実質的に差異はない。
【００１７】図４は第１の発明のさらに別の実施例を示
す構成図である。この図によれば、半導体基板上に設け
られた能動素子１はＩ型ゲートを有し、バイアホール４
を介してソース接地されたＦＥＴとして示してある。第
１のＭＩＭキャパシタ２３、２４および第２のＭＩＭキ
ャパシタ２７、２８は、１つのバイアホール４の上の電
極４ａに隣接して配置された構成を有している。なお、
作用については、図１の構成によるものと実質的に差異
はない。
す構成図である。この図によれば、半導体基板上に設け
られた能動素子１はＩ型ゲートを有し、バイアホール４
を介してソース接地されたＦＥＴとして示してある。第
１のＭＩＭキャパシタ２３、２４および第２のＭＩＭキ
ャパシタ２７、２８は、１つのバイアホール４の上の電
極４ａに隣接して配置された構成を有している。なお、
作用については、図１の構成によるものと実質的に差異
はない。
【００１８】図５は第１の発明の別の実施例を示す構成
図である。この図によれば、図４の構成において、第１
のＭＩＭキャパシタ２３、２４および第２のＭＩＭキャ
パシタ２７、２８を１つのバイアホール４の上の電極４
ａの上に載せた構成を有しており、図示の例では第２の
ＭＩＭキャパシタ２７、２８の誘電体は共通に形成され
ている。このため、バイアホール４の上の電極４ａと第
１のＭＩＭキャパシタ２３、２４および第２のＭＩＭキ
ャパシタ２７、２８の下部電極とは共通にされ、その
分、基板上のスペースを節約することができる。なお、
作用については、図１の構成によるものと実質的に差異
はない。
図である。この図によれば、図４の構成において、第１
のＭＩＭキャパシタ２３、２４および第２のＭＩＭキャ
パシタ２７、２８を１つのバイアホール４の上の電極４
ａの上に載せた構成を有しており、図示の例では第２の
ＭＩＭキャパシタ２７、２８の誘電体は共通に形成され
ている。このため、バイアホール４の上の電極４ａと第
１のＭＩＭキャパシタ２３、２４および第２のＭＩＭキ
ャパシタ２７、２８の下部電極とは共通にされ、その
分、基板上のスペースを節約することができる。なお、
作用については、図１の構成によるものと実質的に差異
はない。
【００１９】図６は第２の発明の一実施例を示す構成図
である。図において、半導体基板上に設けられた能動素
子１はＴ型ゲートを有し、バイアホール４を介してソー
ス接地されたＦＥＴとして示してある。
である。図において、半導体基板上に設けられた能動素
子１はＴ型ゲートを有し、バイアホール４を介してソー
ス接地されたＦＥＴとして示してある。
【００２０】能動素子１のゲート側およびドレイン側の
信号伝送線路２、３には、整合ショートスタブの一部と
して作用する整合回路用線路７ａ、８ａがそれぞれ接続
されている。この整合回路用線路７ａ、８ａの他端には
バイアス電圧を印加するためのバイアス線路９、１０、
第１のＭＩＭキャパシタ２３、２４および抵抗２５、２
６が接続されている。さらに、抵抗２５、２６には第１
のＭＩＭキャパシタ２３、２４より容量の大きい第２の
ＭＩＭキャパシタ２７、２８が直列に接続されている。
これら第１のＭＩＭキャパシタ２３、２４および第２の
ＭＩＭキャパシタ２７、２８は、バイアホール４の上の
電極４ａに隣接配置されている。
信号伝送線路２、３には、整合ショートスタブの一部と
して作用する整合回路用線路７ａ、８ａがそれぞれ接続
されている。この整合回路用線路７ａ、８ａの他端には
バイアス電圧を印加するためのバイアス線路９、１０、
第１のＭＩＭキャパシタ２３、２４および抵抗２５、２
６が接続されている。さらに、抵抗２５、２６には第１
のＭＩＭキャパシタ２３、２４より容量の大きい第２の
ＭＩＭキャパシタ２７、２８が直列に接続されている。
これら第１のＭＩＭキャパシタ２３、２４および第２の
ＭＩＭキャパシタ２７、２８は、バイアホール４の上の
電極４ａに隣接配置されている。
【００２１】整合回路用線路７ａ、８ａと第１のＭＩＭ
キャパシタ２３、２４との間の接続は整合回路用線路７
ａ、８ａの端部と第１のＭＩＭキャパシタ２３、２４の
上部電極とを結ぶエアブリッジによって行われている。
同様に、抵抗２５、２６と第２のＭＩＭキャパシタ２
７、２８との間の接続は抵抗２５、２６に整合回路用線
路側と対抗する側に端子として形成されたメタルと第２
のＭＩＭキャパシタ２７、２８の上部電極とを結ぶエア
ブリッジによって行われている。また、第１のＭＩＭキ
ャパシタ２３、２４および第２のＭＩＭキャパシタ２
７、２８はいずれも下部電極がバイアホール４の上の電
極４ａに接続されている。
キャパシタ２３、２４との間の接続は整合回路用線路７
ａ、８ａの端部と第１のＭＩＭキャパシタ２３、２４の
上部電極とを結ぶエアブリッジによって行われている。
同様に、抵抗２５、２６と第２のＭＩＭキャパシタ２
７、２８との間の接続は抵抗２５、２６に整合回路用線
路側と対抗する側に端子として形成されたメタルと第２
のＭＩＭキャパシタ２７、２８の上部電極とを結ぶエア
ブリッジによって行われている。また、第１のＭＩＭキ
ャパシタ２３、２４および第２のＭＩＭキャパシタ２
７、２８はいずれも下部電極がバイアホール４の上の電
極４ａに接続されている。
【００２２】上記の構成によれば、整合回路用線路７
ａ、８ａの端部は第１のＭＩＭキャパシタ２３、２４を
介して接地される回路と抵抗２５、２６および第２のＭ
ＩＭキャパシタ２７、２８を介して接地される回路とが
接続された構成になっている。第１のＭＩＭキャパシタ
２３、２４は、使用周波数に対してショートとなる容量
を有し、整合回路用線路７ａ、８ａは、能動素子１から
見ると、使用周波数でショートスタブの整合回路構成に
なっている。一方、第２のＭＩＭキャパシタ２７、２８
は第１のＭＩＭキャパシタ２３、２４より大きな容量を
有しているので、ある周波数以上ではショート状態にあ
り、信号伝送線路２、３は抵抗接地の回路構成になる。
これにより、使用周波数ではバイアス回路になり、使用
周波数以外の低い周波数帯においては発振防止の安定化
回路となっている。さらに、整合回路にショートスタブ
を用いているため、整合回路も兼用していることにな
り、一層パターンスペース、すなわちチップ面積を小さ
くすることができる。
ａ、８ａの端部は第１のＭＩＭキャパシタ２３、２４を
介して接地される回路と抵抗２５、２６および第２のＭ
ＩＭキャパシタ２７、２８を介して接地される回路とが
接続された構成になっている。第１のＭＩＭキャパシタ
２３、２４は、使用周波数に対してショートとなる容量
を有し、整合回路用線路７ａ、８ａは、能動素子１から
見ると、使用周波数でショートスタブの整合回路構成に
なっている。一方、第２のＭＩＭキャパシタ２７、２８
は第１のＭＩＭキャパシタ２３、２４より大きな容量を
有しているので、ある周波数以上ではショート状態にあ
り、信号伝送線路２、３は抵抗接地の回路構成になる。
これにより、使用周波数ではバイアス回路になり、使用
周波数以外の低い周波数帯においては発振防止の安定化
回路となっている。さらに、整合回路にショートスタブ
を用いているため、整合回路も兼用していることにな
り、一層パターンスペース、すなわちチップ面積を小さ
くすることができる。
【００２３】図７は第２の発明の別の実施例を示す構成
図である。この図によれば、容量の大きい第２のＭＩＭ
キャパシタ２７、２８をバイアホール４の上の電極４ａ
の上に載せた構成を有している。このため、バイアホー
ル４の上の電極４ａと第２のＭＩＭキャパシタ２７、２
８の下部電極とは共通にされ、その分、基板上のスペー
スを節約することができる。
図である。この図によれば、容量の大きい第２のＭＩＭ
キャパシタ２７、２８をバイアホール４の上の電極４ａ
の上に載せた構成を有している。このため、バイアホー
ル４の上の電極４ａと第２のＭＩＭキャパシタ２７、２
８の下部電極とは共通にされ、その分、基板上のスペー
スを節約することができる。
【００２４】また、図示はしないが、第１のＭＩＭキャ
パシタ２３、２４および第２のＭＩＭキャパシタ２７、
２８を一緒にバイアホール４の上の電極４ａの上に載せ
た構成にすることもできる。この場合、バイアホール４
の上の電極４ａと第１のＭＩＭキャパシタ２３、２４お
よび第２のＭＩＭキャパシタ２７、２８の下部電極とは
共通にすることができ、基板上のスペースを一層節約す
ることができる。なお、作用については、図６の構成に
よるものと実質的に差異はない。
パシタ２３、２４および第２のＭＩＭキャパシタ２７、
２８を一緒にバイアホール４の上の電極４ａの上に載せ
た構成にすることもできる。この場合、バイアホール４
の上の電極４ａと第１のＭＩＭキャパシタ２３、２４お
よび第２のＭＩＭキャパシタ２７、２８の下部電極とは
共通にすることができ、基板上のスペースを一層節約す
ることができる。なお、作用については、図６の構成に
よるものと実質的に差異はない。
【００２５】図８は第２の発明の別の実施例を示す構成
図である。この図によれば、半導体基板上に設けられた
能動素子１はＩ型ゲートを有し、バイアホール４を介し
てソース接地されたＦＥＴとして示してある。第１のＭ
ＩＭキャパシタ２３、２４および第２のＭＩＭキャパシ
タ２７、２８は、１つのバイアホール４の上の電極４ａ
に隣接して配置された構成を有している。
図である。この図によれば、半導体基板上に設けられた
能動素子１はＩ型ゲートを有し、バイアホール４を介し
てソース接地されたＦＥＴとして示してある。第１のＭ
ＩＭキャパシタ２３、２４および第２のＭＩＭキャパシ
タ２７、２８は、１つのバイアホール４の上の電極４ａ
に隣接して配置された構成を有している。
【００２６】また、図示はしないが、第１のＭＩＭキャ
パシタ２３、２４および第２のＭＩＭキャパシタ２７、
２８を１つのバイアホール４の上の電極４ａの上に載せ
た構成にすることもできる。この場合、バイアホール４
の上の電極４ａと第１のＭＩＭキャパシタ２３、２４お
よび第２のＭＩＭキャパシタ２７、２８の下部電極とは
共通にすることができ、基板上のスペースを一層節約す
ることができる。なお、作用については、図６の構成に
よるものと実質的に差異はない。
パシタ２３、２４および第２のＭＩＭキャパシタ２７、
２８を１つのバイアホール４の上の電極４ａの上に載せ
た構成にすることもできる。この場合、バイアホール４
の上の電極４ａと第１のＭＩＭキャパシタ２３、２４お
よび第２のＭＩＭキャパシタ２７、２８の下部電極とは
共通にすることができ、基板上のスペースを一層節約す
ることができる。なお、作用については、図６の構成に
よるものと実質的に差異はない。
【００２７】図９は第１の発明を６０ＧＨZ 帯周波数変
換器に適用した一実施例を示す構成図である。中間周波
数信号（ＩＦ信号）の周波数は５００ＭＨZ とした。図
において、半導体基板上に設けられた能動素子であるＨ
ＥＭＴ１０１はＴ型ゲートを有し、バイアホール４を介
してソース接地されている。
換器に適用した一実施例を示す構成図である。中間周波
数信号（ＩＦ信号）の周波数は５００ＭＨZ とした。図
において、半導体基板上に設けられた能動素子であるＨ
ＥＭＴ１０１はＴ型ゲートを有し、バイアホール４を介
してソース接地されている。
【００２８】この周波数変換器は、ＲＦ入力線路１３２
よりＭＩＭキャパシタ１０５を介してＨＥＭＴ１０１の
ゲートから入力させ、ローカル信号をローカル入力線路
１３３よりＭＩＭキャパシタ１０６を介してＨＥＭＴ１
０１のドレインから入力させ、ＩＦ信号をＩＦ出力線路
１３４よりＭＩＭキャパシタ１３１を介してＨＥＭＴ１
０１のドレインから取り出す、ローカルドレイン注入型
ＨＥＭＴ周波数変換器である。
よりＭＩＭキャパシタ１０５を介してＨＥＭＴ１０１の
ゲートから入力させ、ローカル信号をローカル入力線路
１３３よりＭＩＭキャパシタ１０６を介してＨＥＭＴ１
０１のドレインから入力させ、ＩＦ信号をＩＦ出力線路
１３４よりＭＩＭキャパシタ１３１を介してＨＥＭＴ１
０１のドレインから取り出す、ローカルドレイン注入型
ＨＥＭＴ周波数変換器である。
【００２９】ＨＥＭＴ１０１のゲート側およびドレイン
側の信号線路２、３には、ＲＦ信号およびローカル信号
整合用の整合オープンスタブ１０７、１０８の他に、使
用周波数である６０ＧＨZ 付近で１／４波長の長さとな
る１／４波長線路２１、２２がそれぞれ接続されてい
る。ゲート側の１／４波長線路２１の反対側の端部には
第１のＭＩＭキャパシタ２３、抵抗２５およびスパイラ
ルインダクタ１３５が接続されている。また、ドレイン
側の１／４波長線路２２の反対側の端部には第１のＭＩ
Ｍキャパシタ２４、抵抗２６、高抵抗１２９およびＩＦ
信号取り出し用のＭＩＭキャパシタ１３１が接続されて
いる。さらに、抵抗２５、２６には第１のＭＩＭキャパ
シタ２３、２４よりも容量の大きな第２のＭＩＭキャパ
シタ２７、２８が直列に接続され、ＭＩＭキャパシタ１
３１の下部電極にはＩＦ出力線路が接続され、高抵抗１
２９にはドレインバイアス電圧を印加するためのバイア
ス線路１１０が接続され、スパイラルインダクタ１３５
にはＩＦ接地用のＭＩＭキャパシタ１３０が接続されて
いる。また、ＭＩＭキャパシタ１３０の上部電極にはゲ
ートバイアス電圧を印加するためのバイアス線路１０９
が接続されている。これら第１のＭＩＭキャパシタ２
３、２４の下部電極および第２のＭＩＭキャパシタ２
７、２８の下部電極はバイアホール４の上の電極と共用
化されている。ＭＩＭキャパシタ１３０は、ＭＩＭキャ
パシタ１３０の下部電極とバイアホール４の上の電極が
共用化されていて接地されている。
側の信号線路２、３には、ＲＦ信号およびローカル信号
整合用の整合オープンスタブ１０７、１０８の他に、使
用周波数である６０ＧＨZ 付近で１／４波長の長さとな
る１／４波長線路２１、２２がそれぞれ接続されてい
る。ゲート側の１／４波長線路２１の反対側の端部には
第１のＭＩＭキャパシタ２３、抵抗２５およびスパイラ
ルインダクタ１３５が接続されている。また、ドレイン
側の１／４波長線路２２の反対側の端部には第１のＭＩ
Ｍキャパシタ２４、抵抗２６、高抵抗１２９およびＩＦ
信号取り出し用のＭＩＭキャパシタ１３１が接続されて
いる。さらに、抵抗２５、２６には第１のＭＩＭキャパ
シタ２３、２４よりも容量の大きな第２のＭＩＭキャパ
シタ２７、２８が直列に接続され、ＭＩＭキャパシタ１
３１の下部電極にはＩＦ出力線路が接続され、高抵抗１
２９にはドレインバイアス電圧を印加するためのバイア
ス線路１１０が接続され、スパイラルインダクタ１３５
にはＩＦ接地用のＭＩＭキャパシタ１３０が接続されて
いる。また、ＭＩＭキャパシタ１３０の上部電極にはゲ
ートバイアス電圧を印加するためのバイアス線路１０９
が接続されている。これら第１のＭＩＭキャパシタ２
３、２４の下部電極および第２のＭＩＭキャパシタ２
７、２８の下部電極はバイアホール４の上の電極と共用
化されている。ＭＩＭキャパシタ１３０は、ＭＩＭキャ
パシタ１３０の下部電極とバイアホール４の上の電極が
共用化されていて接地されている。
【００３０】１／４波長線路２１、２２と第１のＭＩＭ
キャパシタ２３、２４との間の接続は１／４波長線路２
１、２２の端部と第１のＭＩＭキャパシタ２３、２４の
上部電極を結ぶエアブリッジによって行われている。同
様に、抵抗２５、２６と第２のＭＩＭキャパシタ２７、
２８との接続は抵抗２５、２６に１／４波長線路側と対
抗する側に端子として形成されたメタルと第２のＭＩＭ
キャパシタ２７、２８の上部電極とを結ぶエアブリッジ
によって行われる。同様に、スパイラルインダクタ１３
５とＭＩＭキャパシタ１３０の上部電極との接続、１／
４波長線路２２とＭＩＭキャパシタ１３１の上部電極と
の接続、およびゲートバイアス線路１０９とＭＩＭキャ
パシタ１３０の上部電極との接続にもエアブリッジを用
いている。
キャパシタ２３、２４との間の接続は１／４波長線路２
１、２２の端部と第１のＭＩＭキャパシタ２３、２４の
上部電極を結ぶエアブリッジによって行われている。同
様に、抵抗２５、２６と第２のＭＩＭキャパシタ２７、
２８との接続は抵抗２５、２６に１／４波長線路側と対
抗する側に端子として形成されたメタルと第２のＭＩＭ
キャパシタ２７、２８の上部電極とを結ぶエアブリッジ
によって行われる。同様に、スパイラルインダクタ１３
５とＭＩＭキャパシタ１３０の上部電極との接続、１／
４波長線路２２とＭＩＭキャパシタ１３１の上部電極と
の接続、およびゲートバイアス線路１０９とＭＩＭキャ
パシタ１３０の上部電極との接続にもエアブリッジを用
いている。
【００３１】第１のＭＩＭキャパシタ２３、２４は６０
ＧＨZ 付近ではショート状態に近く、６０ＧＨZ より低
い周波数帯（例えば３０ＧＨZ 以下）ではオープンにな
るような容量のものを用いている。抵抗２５、２６に接
続された第２のＭＩＭキャパシタ２７、２８は第１のＭ
ＩＭキャパシタよりも容量は大きく、ＩＦ周波数ではオ
ープンに見え、ＩＦ周波数よりも高い周波数（例えば１
０ＧＨZ 以上）ではショートに見えるキャパシタであ
る。また、スパイラルインダクタ１３５は、ＩＦ周波数
よりも高い周波数（例えば１０ＧＨZ 以上）では高イン
ピーダンスになるものである。ＭＩＭキャパシタ１３０
およびＭＩＭキャパシタ１３１はＩＦ周波数でショート
となる容量のキャパシタである。
ＧＨZ 付近ではショート状態に近く、６０ＧＨZ より低
い周波数帯（例えば３０ＧＨZ 以下）ではオープンにな
るような容量のものを用いている。抵抗２５、２６に接
続された第２のＭＩＭキャパシタ２７、２８は第１のＭ
ＩＭキャパシタよりも容量は大きく、ＩＦ周波数ではオ
ープンに見え、ＩＦ周波数よりも高い周波数（例えば１
０ＧＨZ 以上）ではショートに見えるキャパシタであ
る。また、スパイラルインダクタ１３５は、ＩＦ周波数
よりも高い周波数（例えば１０ＧＨZ 以上）では高イン
ピーダンスになるものである。ＭＩＭキャパシタ１３０
およびＭＩＭキャパシタ１３１はＩＦ周波数でショート
となる容量のキャパシタである。
【００３２】上記の構成により、ゲート側回路では、信
号伝送線路２から１／４波長線路２１以降の回路を見た
場合、６０ＧＨZ 付近の周波数では１／４波長線路２
１、第１のＭＩＭキャパシタ２３およびバイアホール４
で接地される回路によりオープンとなってバイアス回路
として働き、ＩＦ周波数よりも高く６０ＧＨZ よりも低
い周波数帯（例えば１０〜３０ＧＨZ ）では抵抗２５
で、第２のＭＩＭキャパシタおよびバイアホール４を介
し接地された回路となって発振防止の安定化回路とな
り、ＩＦ周波数ではＭＩＭキャパシタ１３０およびバイ
アホール４で接地されショートとなっている。また、ド
レイン側回路では、信号伝送線路３から１／４波長線路
２２以降の回路を見た場合、６０ＧＨZ 付近の周波数で
は、ゲート側と同様にバイアス回路として働き、ＩＦ周
波数よりも高く６０ＧＨZ よりも低い周波数帯（例えば
１０〜３０ＧＨZ ）でも、ゲート側と同様に発振防止の
安定化回路となり、ＩＦ周波数では、高抵抗１２９が接
続されているためドレインバイアス線路は見えず、ＭＩ
Ｍキャパシタ１３１を介しＩＦ信号を取り出すことが出
来る回路となっている。
号伝送線路２から１／４波長線路２１以降の回路を見た
場合、６０ＧＨZ 付近の周波数では１／４波長線路２
１、第１のＭＩＭキャパシタ２３およびバイアホール４
で接地される回路によりオープンとなってバイアス回路
として働き、ＩＦ周波数よりも高く６０ＧＨZ よりも低
い周波数帯（例えば１０〜３０ＧＨZ ）では抵抗２５
で、第２のＭＩＭキャパシタおよびバイアホール４を介
し接地された回路となって発振防止の安定化回路とな
り、ＩＦ周波数ではＭＩＭキャパシタ１３０およびバイ
アホール４で接地されショートとなっている。また、ド
レイン側回路では、信号伝送線路３から１／４波長線路
２２以降の回路を見た場合、６０ＧＨZ 付近の周波数で
は、ゲート側と同様にバイアス回路として働き、ＩＦ周
波数よりも高く６０ＧＨZ よりも低い周波数帯（例えば
１０〜３０ＧＨZ ）でも、ゲート側と同様に発振防止の
安定化回路となり、ＩＦ周波数では、高抵抗１２９が接
続されているためドレインバイアス線路は見えず、ＭＩ
Ｍキャパシタ１３１を介しＩＦ信号を取り出すことが出
来る回路となっている。
【００３３】
【発明の効果】以上説明したように本発明では、電界効
果トランジスタのドレインを、１／４波長の長さを有す
る線路、容量の異なる２つのＭＩＭキャパシタおよびバ
イアホールを用いて接地し、これらのＭＩＭキャパシタ
の内、容量の大きい方のＭＩＭキャパシタには抵抗を直
列に接続するように構成した。この構成により、使用周
波数でバイアス回路となり、使用外低周波域で発振防止
の安定化回路として作用すること+ができるようにな
る。また、整合回路にショートスタブを用いることで、
整合回路を上記構成に兼用させることができる。特に、
電界効果トランジスタのドレインを抵抗を介さずにＭＩ
Ｍキャパシタを介して直接電極に接続する構成にしたの
で、ドレインで電流による電圧降下が生せず、回路をよ
り安定なものとすることができる。また、本発明の周波
数変換機能を有するマイクロ波・ミリ波モノリシック集
積回路では、１／４波長回路から直接変換周波数信号を
出力するようにしたので、損失が低減できる。
果トランジスタのドレインを、１／４波長の長さを有す
る線路、容量の異なる２つのＭＩＭキャパシタおよびバ
イアホールを用いて接地し、これらのＭＩＭキャパシタ
の内、容量の大きい方のＭＩＭキャパシタには抵抗を直
列に接続するように構成した。この構成により、使用周
波数でバイアス回路となり、使用外低周波域で発振防止
の安定化回路として作用すること+ができるようにな
る。また、整合回路にショートスタブを用いることで、
整合回路を上記構成に兼用させることができる。特に、
電界効果トランジスタのドレインを抵抗を介さずにＭＩ
Ｍキャパシタを介して直接電極に接続する構成にしたの
で、ドレインで電流による電圧降下が生せず、回路をよ
り安定なものとすることができる。また、本発明の周波
数変換機能を有するマイクロ波・ミリ波モノリシック集
積回路では、１／４波長回路から直接変換周波数信号を
出力するようにしたので、損失が低減できる。
【図１】第１の発明の一実施例を示す構成図である。
【図２】第１の発明の別の実施例を示す構成図である。
【図３】第１の発明の別の実施例を示す構成図である。
【図４】第１の発明の別の実施例を示す構成図である。
【図５】第１の発明の別の実施例を示す構成図である。
【図６】第２の発明の一実施例を示す構成図である。
【図７】第２の発明の別の実施例を示す構成図である。
【図８】第２の発明の別の実施例を示す構成図である。
【図９】第１の発明を周波数変換器に適用した一実施例
を示す構成図である。
を示す構成図である。
【図１０】従来のマイクロ波・ミリ波モノリシック集積
回路の一例を示す図である。
回路の一例を示す図である。
１ 能動素子 ２，３ 信号伝送線路 ４ バイアホール ４ａ バイアホールの上の電極 ７，８ 整合オープンスタブ ７ａ，８ａ 整合回路用線路 ９，１０ バイアス線路 ２１，２２ １／４波長線路 ２３，２４ 第１のＭＩＭキャパシタ ２５，２６ 抵抗 ２７，２８ 第２のＭＩＭキャパシタ １０１ ＨＥＭＴ（Ｔ型ゲート） １０５，１０６ ＭＩＭキャパシタ １０７，１０８ 整合オープンスタブ １０９ ゲートバイアス線路 １１０ ドレインバイアス線路 １２９ 高抵抗 １３０，１３１ ＭＩＭキャパシタ １３２ ＲＦ入力線路 １３３ ローカル入力線路 １３４ ＩＦ出力線路 １３５ スパイラルインダクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 洋二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 齊藤 民雄 神奈川県横浜市保土ヶ谷区神戸町134番 地 株式会社ミリウェイブ内 (56)参考文献 特開 昭61−100153（ＪＰ，Ａ) 特開 平３−192801（ＪＰ，Ａ) 実開 平２−92202（ＪＰ，Ｕ) 実開 平１−47117（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/80 H01L 27/04 H01L 21/338 H01L 21/822 H01L 27/06
Claims (9)
- 【請求項１】 半導体基板上に設けられる電界効果トラ
ンジスタ（１）と、前記半導体基板の表面に形成された
電極に前記半導体基板の裏面に形成された接地電極を電
気的に接続するバイアホール（４）とを少なくとも備え
たマイクロ波・ミリ波モノリシック集積回路において、 一端が前記電界効果トランジスタ（１）のドレインに接
続され、他端にはバイアス電圧を印加するバイアス線路
が接続された、１／４波長線路（２２）と、 上部電極が前記１／４波長線路の他端に接続され、下部
電極が前記バイアホールの電極に接続された第１のＭＩ
Ｍキャパシタ（２４）と、 一端が前記１／４波長線路の他端に接続された抵抗（２
６）と、 上部電極が前記抵抗の他端に接続され、下部電極が前記
バイアホールの電極に接続される、容量が前記第１のＭ
ＩＭキャパシタより大きい第２のＭＩＭキャパシタ（２
８）と、 を備えていることを特徴とするマイクロ波・ミリ波モノ
リシック集積回路。 - 【請求項２】 前記第１のＭＩＭキャパシタ（２４）お
よび前記第２のＭＩＭキャパシタ（２８）は、その少な
くとも一方の下部電極が前記半導体基板の表面に形成さ
れたバイアホールの上の電極と共用されていることを特
徴とする請求項１記載のマイクロ波・ミリ波モノリシッ
ク集積回路。 - 【請求項３】 前記第１のＭＩＭキャパシタ（２４）お
よび前記第２のＭＩＭキャパシタ（２８）は、その少な
くとも一方の下部電極が前記半導体基板の表面に形成さ
れたバイアホールの上の１つの電極と共用されているこ
とを特徴とする請求項１記載のマイクロ波・ミリ波モノ
リシック集積回路。 - 【請求項４】 半導体基板上に設けられる電界効果トラ
ンジスタ（１）と、前記半導体基板の表面に形成された
電極に前記半導体基板の裏面に形成された接地電極を電
気的に接続するバイアホール（４）とを少なくとも備え
たマイクロ波・ミリ波モノリシック集積回路において、 一端が前記電界効果トランジスタ（１）のドレインに接
続され、他端にはバイアス電圧を印加するバイアス線路
が接続された、整合回路用線路（８ａ）と、 上部電極が前記整合回路用線路の他端に接続され、下部
電極が前記バイアホールの電極に接続された第１のＭＩ
Ｍキャパシタ（２４）と、 一端が前記整合回路用線路の他端に接続された抵抗（２
６）と、 上部電極が前記抵抗の他端に接続され、下部電極が前記
バイアホールの電極に接続され、容量が前記第１のＭＩ
Ｍキャパシタより大きな第２のＭＩＭキャパシタ（２
８）と、 を備えていることを特徴とするマイクロ波・ミリ波モノ
リシック集積回路。 - 【請求項５】 前記第１のＭＩＭキャパシタ（２４）お
よび前記第２のＭＩＭキャパシタ（２８）は、その少な
くとも一方の下部電極が前記半導体基板の表面に形成さ
れたバイアホールの上の電極と共用されていることを特
徴とする請求項４記載のマイクロ波・ミリ波モノリシッ
ク集積回路。 - 【請求項６】 前記第１のＭＩＭキャパシタ（２４）お
よび前記第２のＭＩＭキャパシタ（２８）は、その少な
くとも一方の下部電極が前記半導体基板の表面に形成さ
れたバイアホールの上の１つの電極と共用されているこ
とを特徴とする請求項４記載のマイクロ波・ミリ波モノ
リシック集積回路。 - 【請求項７】 半導体基板上に設けられる能動素子
（１）と、前記半導体基板の表面に形成された電極に前
記半導体基板の裏面に形成された接地電極を電気的に接
続するバイアホール（４）とを少なくとも備え、周波数
変換機能を有するマイクロ波・ミリ波モノリシック集積
回路において、 一端が前記能動素子の信号伝送回路に接続され、他端に
はバイアス電圧を印加するバイアス線路が接続された、
１／４波長線路（２１，２２）と、 上部電極が前記１／４波長線路の他端に接続され、下部
電極が前記バイアホールの電極に接続された第１のＭＩ
Ｍキャパシタ（２３，２４）と、 一端が前記１／４波長線路の他端に接続された抵抗（２
５，２６）と、 上部電極が前記抵抗の他端に接続され、下部電極が前記
バイアホールの電極に接続される、容量が前記第１のＭ
ＩＭキャパシタより大きい第２のＭＩＭキャパシタ（２
７，２８）とを備え、 前記能動素子の信号伝送路（２１，２２）にそれぞれ異
なる周波数信号を入力し、１／４波長線路（２２）の他
端から変換周波数信号を出力することを特徴とするマイ
クロ波・ミリ波モノリシック集積回路。 - 【請求項８】前記能動素子は電界効果トランジスタであ
ることを特徴とする請求項７記載のマイクロ波・ミリ波
モノリシック集積回路。 - 【請求項９】前記第１のＭＩＭキャパシタ（２３）と並
列に接続され、前記変換周波数の周波数帯ではショート
状態とみなせる第３のＭＩＭキャパシタ（１３０）を有
することを特徴とする請求項７記載のマイクロ波・ミリ
波モノリシック集積回路。
Priority Applications (1)
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|---|---|---|---|
| JP6031437A JP3005416B2 (ja) | 1994-03-01 | 1994-03-01 | マイクロ波・ミリ波モノリシック集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031437A JP3005416B2 (ja) | 1994-03-01 | 1994-03-01 | マイクロ波・ミリ波モノリシック集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07240369A JPH07240369A (ja) | 1995-09-12 |
| JP3005416B2 true JP3005416B2 (ja) | 2000-01-31 |
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ID=12331221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031437A Expired - Lifetime JP3005416B2 (ja) | 1994-03-01 | 1994-03-01 | マイクロ波・ミリ波モノリシック集積回路 |
Country Status (1)
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| JP (1) | JP3005416B2 (ja) |
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-
1994
- 1994-03-01 JP JP6031437A patent/JP3005416B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH07240369A (ja) | 1995-09-12 |
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