WO2023144891A1 - 電力増幅器 - Google Patents

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WO2023144891A1
WO2023144891A1 PCT/JP2022/002698 JP2022002698W WO2023144891A1 WO 2023144891 A1 WO2023144891 A1 WO 2023144891A1 JP 2022002698 W JP2022002698 W JP 2022002698W WO 2023144891 A1 WO2023144891 A1 WO 2023144891A1
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shunt capacitor
circuit
shunt
transistor
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康 金谷
和也 山本
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics

Definitions

  • the present disclosure relates to power amplifiers.
  • Patent Document 1 discloses a power amplifier having a plurality of amplification elements.
  • a tournament type circuit having a plurality of transmission lines in a tournament type is connected to the plurality of amplification elements.
  • Multiple difference frequency short circuits are shunt-connected to multiple nodes of the tournament circuit.
  • Each of the plurality of difference frequency short circuits has an inductor and a capacitor connected in series. The resonant frequencies of the plurality of difference frequency short circuits decrease with increasing distance from the plurality of amplification elements.
  • Difference frequency short circuits having the same resonance frequency are connected to a plurality of nodes in the same stage among the plurality of nodes.
  • the high-frequency modules used in small earth stations for satellite communications are shifting to the Ka band, which can use a wider bandwidth than the Ku band, as the capacity of information communications increases.
  • an internal matching FET Field Effect Transistor
  • a matching circuit is generally constructed by utilizing wires connecting a semiconductor transistor chip and a circuit board.
  • the Ka band requires shorter wires than the Ku band. Short wires suitable for the Ka band generally cannot physically connect the chip and substrate. Even if the connection can be made, manufacturing tolerances cannot be ignored due to the short wire length in the Ka band. For this reason, the RF characteristics become sensitive to manufacturing variations in wire length, and there is a risk that the manufacturing yield will greatly decrease.
  • an MMIC (Monolithic Microwave Integrated Circuit), for example, is used for the Ka-band final-stage amplifier.
  • MMIC Monitoring Microwave Integrated Circuit
  • no wires are used in the matching circuit, and all circuit patterns are formed on the semiconductor chip.
  • the difference between the frequencies of the two main signals is called the detuning frequency ⁇ f.
  • the impedance at ⁇ f when looking at the output side from the transistor has a strong correlation with IMD3 at ⁇ f. Therefore, in order to reduce IMD3, it is effective to sufficiently reduce the impedance at ⁇ f when looking at the output side from the transistor.
  • wires and lines are connected to the main line of the output side circuit.
  • a capacitor having a capacity to short-circuit ⁇ f is connected to the tip of the circuit composed of wires and lines. This provides LC resonance, reduces impedance at ⁇ f, and reduces IMD3 at ⁇ f. Wide detuning can be realized by providing a plurality of such difference frequency short circuits by LC resonance.
  • a wire is connected to the main line in a Ka-band MMIC, it is assumed that variations in the wire cannot be ignored with respect to the Ka-band wavelength. For this reason, the RF characteristics become sensitive to variations in wire length, and there is a risk that the yield will greatly decrease.
  • An object of the present disclosure is to obtain a power amplifier that can be miniaturized.
  • a power amplifier includes a transistor, a main line connected to the drain of the transistor, a branch line branched from the main line and connected to a drain pad, and a drain bias provided on the branch line.
  • the drain bias circuit includes a first shunt capacitor connected to the branch line; and a second shunt capacitor connected to the branch line between the first shunt capacitor and the drain pad. and wherein the first shunt capacitor is capacitive at the operating frequency of the transistor, the second shunt capacitor is inductive at the operating frequency, and the first shunt capacitor and the The second shunt capacitor resonates.
  • the first shunt capacitor and the second shunt capacitor resonate. Therefore, it is not necessary to use a short stub in the drain bias circuit, and the power amplifier can be miniaturized.
  • FIG. 1 is a block diagram of a power amplifier according to Embodiment 1;
  • FIG. 3 is a diagram showing the configuration of a final-stage output-side circuit of the power amplifier according to the first embodiment;
  • FIG. 1 is a diagram showing a configuration of a capacitor circuit according to Embodiment 1;
  • FIG. 1 is a diagram showing a layout of a capacitor circuit according to Embodiment 1;
  • FIG. 1 is an equivalent circuit diagram of a capacitor circuit according to Embodiment 1;
  • FIG. It is a figure explaining an ideal capacitor.
  • FIG. 4 is a diagram showing the impedance of an ideal capacitor;
  • 2 is an equivalent circuit diagram of a first shunt capacitor according to Embodiment 1;
  • FIG. 4 is a diagram showing impedance of a first shunt capacitor according to Embodiment 1;
  • FIG. 4 is an equivalent circuit diagram of a second shunt capacitor according to Embodiment 1;
  • FIG. 4 is a diagram showing impedance of a second shunt capacitor according to Embodiment 1;
  • FIG. 4 is an equivalent circuit diagram of a second shunt capacitor and an air bridge according to Embodiment 1.
  • FIG. 4 is a diagram showing impedances of a second shunt capacitor and an air bridge according to Embodiment 1;
  • FIG. 1 is an equivalent circuit diagram of a capacitor circuit according to Embodiment 1;
  • FIG. 4 is a diagram showing impedance of the capacitor circuit according to the first embodiment;
  • FIG. 10 is a diagram showing a configuration of a final-stage output-side circuit of the power amplifier according to the modification of the first embodiment
  • FIG. 5 is a diagram showing the configuration of a final-stage output-side circuit of a power amplifier according to a comparative example
  • 1 is an equivalent circuit diagram of an MIM capacitor
  • FIG. FIG. 4 is a diagram showing the layout of MIM capacitors
  • FIG. 20 is a diagram showing a layout of an MIM capacitor having the same area as the MIM capacitor shown in FIG. 19
  • FIG. 20 shows the impedance of the MIM capacitor shown in FIG. 19
  • FIG. 21 shows the impedance of the MIM capacitor shown in FIG. 20
  • It is a figure which shows the C2/C1 dependence of the impedance of a capacitor circuit.
  • FIG. FIG. 2 is a diagram showing a state in which a chip capacitor is provided in the power amplifier according to Embodiment 1;
  • FIG. 10 is a diagram showing a layout of a capacitor circuit according to a second embodiment;
  • FIG. FIG. 5 is a diagram showing a layout of a capacitor circuit according to a comparative example;
  • FIG. 10 is a diagram showing impedance of a capacitor circuit according to Embodiment 2;
  • FIG. 5 is a diagram showing impedance of a capacitor circuit according to a comparative example;
  • FIG. 1 is a block diagram of power amplifier 100 according to the first embodiment.
  • Power amplifier 100 comprises three power amplification stages. Note that the number of power amplification stages is not limited to three.
  • An input matching circuit 12 is connected between the input terminal 10 and the transistor 21 in the first stage.
  • Interstage matching circuits 13 and 14 are connected between the transistor 21 in the first stage and the transistor 22 in the second stage, and between the transistor 22 in the second stage and the transistor 23 in the final stage, respectively.
  • An output matching circuit 16 is connected between the final stage transistor 23 and the output terminal 18 .
  • Each stage is provided with a gate bias circuit 25 and a drain bias circuit 26 .
  • the operating frequency of the power amplifier 100 is the Ka band.
  • Power amplifier 100 is composed of, for example, one Ka-band MMIC chip.
  • the transistors 21, 22, and 23 for example, GaN-based transistors that are optimal for high-output amplifiers are used. Not limited to this, a GaAs-based transistor, an InP-based transistor, or the like may be used.
  • the substrate of the MMIC is made of SiC, for example. The material of the substrate can be different.
  • FIG. 2 is a diagram showing the configuration of the final-stage output-side circuit of power amplifier 100 according to the first embodiment. The illustration of the first stage, second stage, and final stage input side circuits is omitted.
  • the MMIC chip 50 has transistors 23 a and 23 b as the transistor 23 . Gates of the transistors 23a and 23b are connected in parallel with the input terminal 51 via capacitors. One ends of the main lines 16a and 16b are connected to the drains of the transistors 23a and 23b. One end of the main line 16c is connected to the other ends of the main lines 16a and 16b. An output terminal 52 is connected to the other end of the main line 16c via a coupling capacitor 16d.
  • the output matching circuit 16 comprises main lines 16a, 16b, 16c for transmitting RF output signals and a coupling capacitor 16d.
  • the final stage drain bias circuit 26 is a capacitor circuit 30 .
  • the drain bias circuits 26 at the first and second stages may have the same configuration as the final stage, or may have a different configuration.
  • Branch lines 17a and 17b branch off from the main lines 16a and 16b, respectively.
  • Branch lines 17a and 17b are connected to drain pads 54a and 54b, respectively.
  • the drain pads 54a, 54b are also called DC pads.
  • Capacitor circuits 30a and 30b are provided as the capacitor circuit 30 on the branch lines 17a and 17b, respectively.
  • FIG. 3 is a diagram showing the configuration of the capacitor circuit 30 according to the first embodiment.
  • the capacitor circuit 30a will be described below as an example, the configuration of the capacitor circuit 30b is the same.
  • the capacitor circuit 30 has a terminal 31 connected to the main line 16a and a terminal 32 connected to the drain pad 54a.
  • the capacitor circuit 30 has a first shunt capacitor 34 connected to the branch line 17a and a second shunt capacitor 35 connected to the branch line 17a between the first shunt capacitor 34 and the drain pad 54a.
  • FIG. 4 is a diagram showing the layout of the capacitor circuit 30 according to the first embodiment.
  • the first shunt capacitor 34 and the second shunt capacitor 35 are, for example, MIM (Metal-Insulator-Metal) capacitors.
  • the first shunt capacitor 34 has a base electrode 34a connected to a ground wiring and a top electrode 34b provided on the base electrode 34a.
  • the second shunt capacitor 35 has a base electrode 35a and a top electrode 35b provided on the base electrode 35a.
  • an MIM insulating film (not shown) is provided between the upper electrode and the lower electrode.
  • the ground electrode 34b of the first shunt capacitor 34 is connected via the air bridge 33 to the main line 16a.
  • the base electrode 34a of the first shunt capacitor 34 is connected to a via hole 37, which is a wiring for grounding, through a wiring 36 for via hole.
  • the ground electrode 34 b is connected to the ground electrode 35 b of the second shunt capacitor 35 via the air bridge 33 .
  • a base electrode 35 a of the second shunt capacitor 35 is connected to a via hole 39 as a ground wiring through a via hole wiring 38 .
  • the upper electrode 35b is connected via the air bridge 33 to the drain pad 54a.
  • the via holes 37 and 39 are connected to the ground provided on the back surface of the substrate.
  • the DC bias is fed through drain pad 54a, air bridge 33, top electrodes 35b, 34b to transistor 23a, which connects to main line 16a.
  • the via holes 37 and 39 are formed, for example, by etching from the back surface of the substrate.
  • the via-hole wirings 36 and 38 serve as etching stoppers.
  • via holes 37 and 39 are shown for convenience. Actually, the via holes 37 and 39 are not visible because the via hole wirings 36 and 38 are above the via holes 37 and 39 .
  • FIG. 5 is an equivalent circuit diagram of the capacitor circuit 30 according to the first embodiment.
  • the capacitances of the first shunt capacitor 34 and the second shunt capacitor 35 be C1 and C2, respectively.
  • MIM capacitors have parasitic inductance.
  • the parasitic inductances of the upper ground electrodes 34b and 35b are Lmima1 and Lmima2
  • the parasitic inductances of the ground electrodes 34a and 35a are Lmimb1 and Lmimb2
  • the parasitic inductance of the air bridge 33 is Lab.
  • L12 be the inductance of the connection line between the first shunt capacitor 34 and the second shunt capacitor 35
  • Lvh be the parasitic inductance of the via hole.
  • FIG. 6 is a diagram explaining an ideal capacitor.
  • An ideal capacitor has no parasitics.
  • One end of the ideal capacitor is connected to terminal 81 via phase adjustment line 82 .
  • the other end of the ideal capacitor is grounded.
  • FIG. 7 is a diagram showing the impedance of an ideal capacitor.
  • 1 GHz, 5 GHz, 14 GHz, and 30 GHz are marked as examples of the L, C, Ku, and Ka bands, respectively.
  • the impedance of the ideal capacitor viewed from the terminal 81 is capacitive at 1 GHz, 5 GHz, and 14 GHz.
  • the impedance is capacitive but almost inductive. Note that the upper half of the Smith chart is inductive and the lower half is capacitive.
  • the electrical length of the phase adjustment line 82 In order to make the impedance at 14 GHz inductive in FIG. 7, it is necessary to set the electrical length of the phase adjustment line 82 to 20°. At this time, assuming a microstrip line with a substrate thickness of 50 ⁇ m and a characteristic impedance of 50 ⁇ in a SiC substrate generally used in GaN systems, a line of approximately 480 ⁇ m is required. On the other hand, if the impedance at 30 GHz, which is the Ka band, is to be inductive, the electrical length of the phase adjustment line 82 should be approximately 10 degrees. Assuming a microstrip line with a substrate thickness of 50 ⁇ m and a characteristic impedance of 50 ⁇ on a SiC substrate, this corresponds to a line of about 120 ⁇ m. Thus, the physical length required to obtain inductivity in the Ka band is 1 ⁇ 4 of that in the Ku band.
  • FIG. 8 to 15 show equivalent circuits and impedances of the MIM capacitor alone or the capacitor circuit 30.
  • FIG. The Smith charts shown in FIGS. 9, 11, 13 and 15 show the impedance of the MIM capacitor or capacitor circuit 30 as seen from terminal 31.
  • FIG. In Figures 9, 11, 13 and 15 29 GHz is marked.
  • the other end of the MIM capacitor is connected to the ground on the rear surface of the substrate via a via hole.
  • the parasitic inductances of the MIM capacitor and the via hole are collectively referred to as Lext1 and Lext2.
  • FIG. 8 is an equivalent circuit diagram of the first shunt capacitor 34 according to the first embodiment.
  • FIG. 9 is a diagram showing impedance of the first shunt capacitor 34 according to the first embodiment.
  • the first shunt capacitor 34 is a small size MIM capacitor that is capacitive including parasitic inductance.
  • FIG. 10 is an equivalent circuit diagram of the second shunt capacitor 35 according to Embodiment 1.
  • FIG. FIG. 11 is a diagram showing impedance of the second shunt capacitor 35 according to the first embodiment.
  • FIG. 12 is an equivalent circuit diagram of the second shunt capacitor 35 and the air bridge 33 according to the first embodiment.
  • FIG. 13 is a diagram showing impedances of the second shunt capacitor 35 and the air bridge 33 according to the first embodiment.
  • the inductance of the air bridge 33 is shown as L12.
  • the second shunt capacitor 35 should be a large size MIM capacitor so that it satisfies equation (1) including parasitic inductance and is inductive.
  • FIG. 14 is an equivalent circuit diagram of the capacitor circuit 30 according to the first embodiment.
  • FIG. 15 is a diagram showing impedance of the capacitor circuit 30 according to the first embodiment.
  • the first shunt capacitor 34 is capacitive at the operating frequency of the transistor 23a, and the second shunt capacitor 35 is inductive at the operating frequency of the transistor 23a. At the operating frequency of transistor 23a, first shunt capacitor 34 and second shunt capacitor 35 resonate.
  • a difference frequency short circuit can be configured by connecting a difference frequency short circuit to the capacitor circuit 30 via the drain pad 54a. In this embodiment, it is not necessary to add a 1/4 wavelength short stub as a drain bias circuit. Therefore, the power amplifier 100 can be miniaturized. Also, the chip cost can be reduced.
  • FIG. 16 is a diagram showing the configuration of the final-stage output-side circuit of power amplifier 100 according to the modification of the first embodiment.
  • the MMIC chip 250 differs from the MMIC chip 50 in that it further includes capacitor circuits 30c, 30d and drain pads 54c, 54d.
  • a plurality of branch lines branch from the main lines 16a and 16c, and a plurality of capacitor circuits 30a and 30c are provided on the plurality of branch lines.
  • the configurations of capacitor circuits 30c and 30d are similar to those of capacitor circuits 30a and 30b.
  • the drain pads 54a, 54c are connected via wires 62 to upper electrodes of chip capacitors 65a, 65c provided outside the chip.
  • Chip capacitors 65a and 65c have an upper and lower electrode structure. Lower electrodes of the chip capacitors 65a and 65c are grounded.
  • the chip capacitors 65a and 65c are capacitors for short-circuiting the difference frequency.
  • the upper electrodes of the chip capacitors 65a and 65c are connected to pads 64 provided on the chip-off substrate 60 via wires 62.
  • FIG. A DC bias is supplied from the pad 64 to the drain of the transistor 23a.
  • the chip capacitor 65a, wire 62, drain pad 54a, and capacitor circuit 30a constitute a difference frequency short circuit 70a.
  • the chip capacitor 65c, wire 62, drain pad 54c, and capacitor circuit 30c constitute a difference frequency short circuit 70c.
  • the configurations of the chip capacitors and the off-chip substrate connected to the capacitor circuits 30b and 30d are similar to the configurations of the chip capacitors 65a and 65c and the off-chip substrate 60.
  • the difference frequency short circuits 70a and 70c can be miniaturized, so a plurality of difference frequency short circuits 70a and 70c can be provided. Therefore, it is possible to provide as many resonance points as the number of the difference frequency short-circuits 70a and 70b, and wide detuning is possible.
  • two difference frequency short circuits 70a and 70b are provided for one transistor 23a in FIG. 16, the number of difference frequency short circuits may be one or more.
  • the wire 62 is used in FIG. 16, the main signal is short-circuited by the capacitor circuit 30, so the wire 62 does not affect the main signal.
  • FIG. 17 is a diagram showing the configuration of the final-stage output-side circuit of the power amplifier according to the comparative example.
  • the MMIC chip 850 according to the comparative example has a drain bias circuit 826 .
  • the drain bias circuit 826 is connected to the chip capacitors C11 and C12 provided on the off-chip substrate 860 via the drain pad 54a and the wire L.
  • FIG. Chip capacitors C11 and C12 are capacitors for short-circuiting the difference frequency.
  • multiple types of chip capacitors C11 and C12 can be used. However, only one type of wire L can be applied as an inductor. Therefore, only L(C11+C12) resonance is obtained, and wide detuning characteristics cannot be obtained.
  • by providing a plurality of small difference frequency short circuits 70a and 70c wide detuning is possible.
  • FIG. 18 is an equivalent circuit diagram of the MIM capacitor.
  • An equivalent circuit of the MIM capacitor is represented by intrinsic capacitance Cint and distributed constant lines 83a and 83b as parasitic inductances.
  • the intrinsic capacitance Cint is the parallel plate capacitance. Therefore, the intrinsic capacitance Cint is determined by the thickness of the insulating film, the dielectric constant of the insulating film, and the electrode size.
  • the distributed constant lines 83a and 83b which are parasitic components, the width is the same as the capacitor width, and the length is half the length of the capacitor to obtain the parasitic inductance Lext.
  • the capacitance value of the MIM capacitor is large, such as 3.8 pF, the capacitor size is large and the parasitic inductance is also large.
  • inductivity is obtained when the MIM capacitor is a square with one side of 153 ⁇ m.
  • the thickness of the insulating film of the MIM capacitor was set to 350 nm, and the dielectric constant was set to 6.4.
  • the substrate material of the distributed constant lines 83a and 83b is SiC, the substrate thickness is 50 ⁇ m, and the wiring thickness is 2 ⁇ m. In this way, the larger the capacitance value, the easier it is to obtain inductivity. However, if the capacitance value is small, it is difficult to obtain inductivity.
  • FIG. 19 is a diagram showing the layout of the MIM capacitor Ca.
  • FIG. 20 is a diagram showing the layout of MIM capacitor Cb having the same area as MIM capacitor Ca shown in FIG.
  • the MIM capacitor Ca is square in plan view, and the MIM capacitor Cb is rectangular in plan view.
  • the areas of the MIM capacitors Ca and Cb are both about 2100 ⁇ m 2 , and the capacitance values are both 0.34 pF, which are small.
  • the input ends are the ends of the upper electrodes of the MIM capacitors Ca and Cb that overlap the air bridge 33 .
  • Db is lengthened to increase the parasitic inductance.
  • FIG. 21 is a diagram showing the impedance of the MIM capacitor Ca shown in FIG. 19.
  • FIG. FIG. 22 is a diagram showing the impedance of MIM capacitor Cb shown in FIG.
  • the MIM capacitors Ca and Cb have the same capacity and area, but in the Ka band, the square MIM capacitor Ca is capacitive, and the elongated MIM capacitor Cb is inductive. In the Ku band, the MIM capacitors Ca and Cb do not exhibit inductive properties only with parasitic inductance, and both of them are capacitive.
  • the second shunt capacitor 35 can be set to be inductive while suppressing the area by making the upper electrode 35b of the second shunt capacitor 35 rectangular in plan view.
  • the via holes 37a and 37b also have parasitic inductance. Therefore, the inductance of the via holes 37a, 37b can also be used to make the MIM capacitor inductive. In this way, the parasitic inductance of the MIM capacitor and the parasitic inductance of the via hole are included so as to satisfy the formula (1). As a result, the shunt capacitor is inductive in the Ka band or higher millimeter wave band.
  • FIG. 23 is a diagram showing the C2/C1 dependence of the impedance of the capacitor circuit 30.
  • C1 was set to 0.625 pF.
  • the size of the second shunt capacitor 35 is too large, so that the partial area 87 of the capacitance C2 does not look like a capacitance in the millimeter wave band.
  • a via hole must be added to make the entire capacitor C2 look like a capacitor. In this case, in addition to the large size of the second shunt capacitor 35, the number of via holes also increases. Therefore, the layout size may increase.
  • the initial value of the first shunt capacitor is 0.625 pF, but since the size and parasitic inductance of the first shunt capacitor in FIG.
  • the area of the second shunt capacitor is small and the expected area appears as capacitance. Therefore, a small layout size can be realized.
  • the peak position in FIG. 23 may be shifted to the lower side of C2/C1.
  • the lower the capacitance of the capacitor the closer it is placed to the transistor, the more stable the operation can be.
  • the area of the upper electrode 35b of the second shunt capacitor 35 is preferably 1 to 8 times the area of the upper electrode 34b of the first shunt capacitor 34.
  • C1 is too small, C2/C1 will increase and the layout may become large. Specifically, when C1 is less than 0.3 pF, C2/C1 becomes large and the layout becomes large. Also, if C1 is greater than 0.7 pF, parasitic inductance causes the first shunt capacitor 34, which should be capacitive, to become inductive in the millimeter wave band. From the above, it is preferable that the capacitance of the first shunt capacitor 34 is 0.3 to 0.7 pF.
  • FIG. 25 The vertical width of the capacitor circuit 30 shown in FIG. 25 is 200 ⁇ m.
  • FIG. 26 is a diagram showing the layout of a capacitor circuit 830 according to a comparative example. In the capacitor circuit 830, the same function as in this embodiment is realized using the quarter-wave short stub 829, the MIM capacitor, and the via hole 37.
  • FIG. The vertical width of the capacitor circuit 830 according to the comparative example is approximately 1300 ⁇ m. It can be seen that the capacitor circuit 30 of the present embodiment can be significantly reduced in size as compared with the comparative example.
  • the wiring connected to the top electrode 34b of the first shunt capacitor 34 or the top electrode 35b of the second shunt capacitor 35 includes the air bridge 33.
  • FIG. 27 is a cross-sectional view showing a state in which the air bridge 33 is connected to the first shunt capacitor 34 according to the first embodiment.
  • the base electrode 34a is larger than the top electrode 34b.
  • the overlapping portion of the top electrode 34b and the ground electrode 34a increases more than the original area S1, which may increase the parasitic capacitance. be.
  • the air bridge 33 is used, a space S2 is provided between the air bridge 33 and the MIM insulating film 34c. Therefore, an unnecessary increase in parasitic capacitance can be suppressed.
  • a via-hole wiring 36 is used to connect the base electrode 34a and the ground wiring. Thereby, the distance from the base electrode 34a to the back electrode can be minimized. Therefore, unnecessary parasitic inductance can be suppressed.
  • FIG. 28 is a diagram showing a state in which the power amplifier 100 according to Embodiment 1 is provided with the chip capacitor 65a.
  • semiconductor substrate 20 which is the substrate of MMIC chip 50, chip capacitors 65a and 65c, and off-chip substrate 60 are mounted on base 101 of the package.
  • Base 101 is at ground potential.
  • the off-chip substrate 60 is made of an insulator.
  • a lower electrode m1, an insulator I1 and an upper electrode m2 are laminated. Lower electrode m1 is connected to base 101 .
  • the chip capacitors 65a and 65c are simply mounted on the base 101 and connected to GND. Therefore, the structure of the power amplifier 100 can be simplified, and assembly can be facilitated.
  • the chip capacitors 65a and 65c may be replaced with bale-shaped capacitors or the like.
  • each part of the power amplifier 100 shown so far are examples and are not limited. Also, the capacitance and shape of the shunt capacitor are not limited to those described above.
  • the first shunt capacitor 34 should be capacitive
  • the second shunt capacitor 35 should be inductive
  • the first shunt capacitor and the second shunt capacitor should resonate. This embodiment can also be applied to a frequency converter using a difference frequency short circuit or a switch using a drain bias circuit.
  • FIG. 29 is a diagram showing the layout of the capacitor circuit 330 according to the second embodiment.
  • a first shunt capacitor 34 and a second shunt capacitor 35 are provided over via holes 37 and 39 .
  • Other configurations are the same as those of the first embodiment.
  • FIG. 30 is a diagram showing the layout of a capacitor circuit 930 according to a comparative example.
  • the first shunt capacitor 34 and the second shunt capacitor 35 do not overlap with the via hole 37 .
  • the via hole 37 is shared between the first shunt capacitor 34 and the second shunt capacitor 35 for miniaturization.
  • FIG. 31 is a diagram showing the impedance of the capacitor circuit 330 according to the second embodiment.
  • FIG. 32 is a diagram showing the impedance of the capacitor circuit 930 according to the comparative example. 31 and 32 show the impedance obtained by electromagnetic field analysis.
  • the capacitor circuit 330 can realize an impedance equivalent to that of the capacitor circuit 930 in spite of its small size.
  • either the first shunt capacitor 34 or the second shunt capacitor 35 may be provided above the via hole.

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Abstract

本開示に係る電力増幅器は、トランジスタと、前記トランジスタのドレインに接続された主線路と、前記主線路から分岐し、ドレインパッドと接続される分岐線路と、前記分岐線路上に設けられたドレインバイアス回路と、を備え、前記ドレインバイアス回路は、前記分岐線路に接続された第１シャントキャパシタと、前記第１シャントキャパシタと前記ドレインパッドとの間で、前記分岐線路に接続された第２シャントキャパシタと、を有し、前記第１シャントキャパシタは前記トランジスタの動作周波数で容量性であり、前記第２シャントキャパシタは前記動作周波数で誘導性であり、前記動作周波数で、前記第１シャントキャパシタと前記第２シャントキャパシタは共振する。

Description

電力増幅器
　本開示は、電力増幅器に関する。
　特許文献１には、複数の増幅要素を有する電力増幅器が開示されている。複数の増幅要素には、トーナメント型に複数の伝送線路を有するトーナメント型回路が接続される。トーナメント型回路の複数のノードには、複数の差周波短絡回路がシャント接続される。複数の差周波短絡回路はそれぞれ、直列接続されたインダクタとキャパシタを有する。複数の差周波短絡回路の共振周波数は複数の増幅要素から離れるほど小さい。複数のノードのうち同一段の複数のノードには、共振周波数が等しい差周波短絡回路が接続される。
国際公開２０２０／２０２５３２号公報
　衛星通信用小型地球局に用いられる高周波モジュールは、情報通信の大容量化に伴い、Ｋｕ帯より広い帯域幅を使用できるＫａ帯に移行しつつある。Ｋｕ帯において高周波モジュール送信回路の最終段増幅器には、一般に内部整合型ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が用いられる。しかし、Ｋａ帯において内部整合型ＦＥＴを適用するのは困難である。
　Ｋｕ帯の内部整合型ＦＥＴでは、一般に半導体トランジスタチップおよび回路基板を接続するワイヤを活用して、整合回路を構成する。一方Ｋａ帯では、Ｋｕ帯より短いワイヤが必要となる。Ｋａ帯に適した短ワイヤでは、一般にチップおよび基板を物理的に接続できない。仮に接続できたとしても、Ｋａ帯ではワイヤ長が短いために製造公差を無視できない。このため、ＲＦ特性がワイヤ長の製造ばらつきに敏感になり、製造歩留が大きく低下するおそれがある。
　このため、Ｋａ帯の最終段増幅器には、例えばＭＭＩＣ　（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｉｃｒｏｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）が用いられる。ＭＭＩＣでは、整合回路にワイヤが用いられず、回路パターン全てが半導体チップ上に形成される。
　また、伝送容量をさらに拡大するために、Ｋｕ帯ではマルチキャリア通信に対するニーズが高まっている。これを受け、高周波モジュール送信回路に用いられる内部整合型ＦＥＴにも、マルチキャリアに対応する仕様が要求されることがある。マルチキャリアに対応する仕様とは、広い離調幅における低歪な特性である。衛星通信用半導体増幅器で課題となる歪は、一般に２つの主信号を入力した際に発生する３次の混変調歪ＩＭＤ３（３ｒｄ　Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ　Ｄｉｓｔｏｒｔｉｏｎ）である。一般に、ＩＭＤ３と主信号との比が－２５ｄＢｃ以下となることが目安とされている。
　ここで、２つの主信号の周波数の差を離調周波数Δｆという。Ｋｕ帯シングルキャリア通信の離調幅仕様はΔｆ＝１～１０ＭＨｚ程度であるが、マルチキャリア通信では例えばΔｆ＝１～３７５ＭＨｚであり、広離調化が求められる。なお、Δｆの最大値は使用帯域１３．７５～１４．５ＧＨｚの帯域幅の１／２、すなわち（１４．５ＧＨｚ－１３．７５ＧＨｚ）／２＝３７５ＭＨｚである。このようなマルチキャリア化のニーズは、Ｋａ帯にも波及している。Ｋａ帯の使用帯域は２７．５～３０ＧＨｚのため、最大離調幅は、Δｆ＝（３０ＧＨｚ－２７．５ＧＨｚ）／２＝１２５０ＭＨｚである。つまり、Ｋｕ帯でのΔｆの３倍以上の離調幅が要求される。
　トランジスタから出力側を見たΔｆでのインピーダンスは、ΔｆでのＩＭＤ３と強い相関を有している。このため、ＩＭＤ３を低減するには、トランジスタから出力側を見たΔｆでのインピーダンスを十分に低減させることが有効である。
　特許文献１では、出力側回路の主線路にワイヤおよび線路を接続している。ワイヤおよび線路で構成される回路の先端には、Δｆを短絡させる容量のコンデンサが接続される。これによりＬＣ共振が得られ、Δｆでのインピーダンスを低減させ、ΔｆでのＩＭＤ３を低減できる。このようなＬＣ共振による差周波短絡回路を複数個設けることで、広離調化を実現できる。しかし、Ｋａ帯のＭＭＩＣにおいて主線路にワイヤを張ると、ワイヤのばらつきがＫａ帯の波長に対して無視できないことが想定される。このため、ＲＦ特性がワイヤ長のばらつきに敏感になり、歩留が大きく低下するおそれがある。
　これとは異なる差周波短絡手段として、差周波短絡用のコンデンサを主線路に対してドレインバイアス回路経由で接続することが考えられる。この場合、コンデンサは複数種を使用できるものの、インダクタとしてのワイヤは１種しか適用できない。このため、共振点は１つとなり、広離調特性が得られない。
　インダクタンスによる共振点を多く設けるために、ＭＭＩＣチップ上にインダクタンスとして１／４波長ショートスタブを設けることが考えられる。しかし、Ｋａ帯であってもチップサイズに対して１／４波長線路は大きい。このため、ショートスタブを複数設けるとチップサイズが増大し、製造コストが増加する問題がある。
　本開示は、小型化が可能な電力増幅器を得ることを目的とする。
　本開示に係る電力増幅器は、トランジスタと、前記トランジスタのドレインに接続された主線路と、前記主線路から分岐し、ドレインパッドと接続される分岐線路と、前記分岐線路上に設けられたドレインバイアス回路と、を備え、前記ドレインバイアス回路は、前記分岐線路に接続された第１シャントキャパシタと、前記第１シャントキャパシタと前記ドレインパッドとの間で、前記分岐線路に接続された第２シャントキャパシタと、を有し、前記第１シャントキャパシタは前記トランジスタの動作周波数で容量性であり、前記第２シャントキャパシタは前記動作周波数で誘導性であり、前記動作周波数で、前記第１シャントキャパシタと前記第２シャントキャパシタは共振する。
　本開示に係る電力増幅器では、第１シャントキャパシタと第２シャントキャパシタが共振する。このため、ドレインバイアス回路にショートスタブを使用する必要が無く、電力増幅器を小型化できる。
実施の形態１に係る電力増幅器のブロック図である。 実施の形態１に係る電力増幅器の最終段の出力側回路の構成を示す図である。 実施の形態１に係るキャパシタ回路の構成を示す図である。 実施の形態１に係るキャパシタ回路のレイアウトを示す図である。 実施の形態１に係るキャパシタ回路の等価回路図である。 理想キャパシタを説明する図である。 理想キャパシタのインピーダンスを示す図である。 実施の形態１に係る第１シャントキャパシタの等価回路図である。 実施の形態１に係る第１シャントキャパシタのインピーダンスを示す図である。 実施の形態１に係る第２シャントキャパシタの等価回路図である。 実施の形態１に係る第２シャントキャパシタのインピーダンスを示す図である。 実施の形態１に係る第２シャントキャパシタとエアブリッジの等価回路図である。 実施の形態１に係る第２シャントキャパシタとエアブリッジのインピーダンスを示す図である。 実施の形態１に係るキャパシタ回路の等価回路図である。 実施の形態１に係るキャパシタ回路のインピーダンスを示す図である。 実施の形態１の変形例に係る電力増幅器の最終段の出力側回路の構成を示す図である。 比較例に係る電力増幅器の最終段の出力側回路の構成を示す図である。 ＭＩＭキャパシタの等価回路図である。 ＭＩＭキャパシタのレイアウトを示す図である。 図１９に示されるＭＩＭキャパシタと同面積のＭＩＭキャパシタのレイアウトを示す図である。 図１９に示されるＭＩＭキャパシタのインピーダンスを示す図である。 図２０に示されるＭＩＭキャパシタのインピーダンスを示す図である。 キャパシタ回路のインピーダンスのＣ２／Ｃ１依存性を示す図である。 Ｃ２／Ｃ１＝１５の場合のキャパシタ回路のレイアウトを示す図である。 Ｃ２／Ｃ１＝６の場合のキャパシタ回路のレイアウトを示す図である。 比較例に係るキャパシタ回路のレイアウトを示す図である。 実施の形態１に係る第１シャントキャパシタにエアブリッジを接続した状態を示す断面図である。 実施の形態１に係る電力増幅器にチップコンデンサを設けた状態を示す図である。 実施の形態２に係るキャパシタ回路のレイアウトを示す図である。 比較例に係るキャパシタ回路のレイアウトを示す図である。 実施の形態２に係るキャパシタ回路のインピーダンスを示す図である。 比較例に係るキャパシタ回路のインピーダンスを示す図である。
　各実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係る電力増幅器１００のブロック図である。電力増幅器１００は３段の電力増幅段を備える。なお、電力増幅段は３段に限定されない。入力端子１０と１段目のトランジスタ２１の間には入力整合回路１２が接続される。１段目のトランジスタ２１と２段目のトランジスタ２２の間と、２段目のトランジスタ２２と最終段のトランジスタ２３の間には、それぞれ段間整合回路１３、１４が接続される。最終段のトランジスタ２３と出力端子１８の間には出力整合回路１６が接続される。各段には、ゲートバイアス回路２５およびドレインバイアス回路２６が設けられる。
　電力増幅器１００の動作周波数はＫａ帯である。電力増幅器１００は、例えば１つのＫａ帯ＭＭＩＣチップから構成される。トランジスタ２１、２２、２３として、例えば高出力増幅器に最適なＧａＮ系トランジスタが用いられる。これに限らず、ＧａＡｓ系、ＩｎＰ系などのトランジスを用いても良い。ＭＭＩＣの基板は例えばＳｉＣから形成される。基板の材料は異なっても良い。
　図２は、実施の形態１に係る電力増幅器１００の最終段の出力側回路の構成を示す図である。１段目、２段目、最終段入力側回路の図示は省略している。ＭＭＩＣチップ５０は、トランジスタ２３としてトランジスタ２３ａ、２３ｂを備える。トランジスタ２３ａ、２３ｂのゲートは、キャパシタを介して入力端子５１と並列に接続される。トランジスタ２３ａ、２３ｂのドレインには主線路１６ａ、１６ｂの一端が接続される。主線路１６ａ、１６ｂの他端には、主線路１６ｃの一端が接続される。主線路１６ｃの他端には、カップリングキャパシタ１６ｄを介して出力端子５２が接続される。出力整合回路１６は、ＲＦ出力信号を伝送する主線路１６ａ、１６ｂ、１６ｃとカップリングキャパシタ１６ｄから構成される。
　次に、最終段のドレインバイアス回路２６の構成について説明する。最終段のドレインバイアス回路２６はキャパシタ回路３０である。なお、１段目、２段目のドレインバイアス回路２６は最終段と同じ構成でも良く、異なっても良い。主線路１６ａ、１６ｂからは、分岐線路１７ａ、１７ｂがそれぞれ分岐する。分岐線路１７ａ、１７ｂはそれぞれドレインパッド５４ａ、５４ｂと接続される。ドレインパッド５４ａ、５４ｂは、ＤＣパッドとも呼ばれる。分岐線路１７ａ、１７ｂ上には、キャパシタ回路３０として、それぞれキャパシタ回路３０ａ、３０ｂが設けられる。
　図３は、実施の形態１に係るキャパシタ回路３０の構成を示す図である。以降ではキャパシタ回路３０ａを例に説明するが、キャパシタ回路３０ｂの構成も同様である。キャパシタ回路３０は、主線路１６ａと接続される端子３１と、ドレインパッド５４ａと接続される端子３２を有する。キャパシタ回路３０は、分岐線路１７ａに接続された第１シャントキャパシタ３４と、第１シャントキャパシタ３４とドレインパッド５４ａとの間で、分岐線路１７ａに接続された第２シャントキャパシタ３５を有する。
　図４は、実施の形態１に係るキャパシタ回路３０のレイアウトを示す図である。第１シャントキャパシタ３４、第２シャントキャパシタ３５は例えばＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタである。第１シャントキャパシタ３４は、接地用配線に接続された下地電極３４ａと、下地電極３４ａの上に設けられた上地電極３４ｂとを有する。第２シャントキャパシタ３５も同様に、下地電極３５ａと、下地電極３５ａの上に設けられた上地電極３５ｂとを有する。また、各ＭＩＭキャパシタにおいて、上地電極と下地電極の間には図示しないＭＩＭ絶縁膜が設けられる。
　第１シャントキャパシタ３４の上地電極３４ｂはエアブリッジ３３を介して主線路１６ａと接続される。第１シャントキャパシタ３４の下地電極３４ａは、ビアホール用配線３６を介して、接地用配線であるビアホール３７と接続される。上地電極３４ｂはエアブリッジ３３を介して第２シャントキャパシタ３５の上地電極３５ｂと接続される。第２シャントキャパシタ３５の下地電極３５ａは、ビアホール用配線３８を介して、接地用配線であるビアホール３９と接続される。上地電極３５ｂはエアブリッジ３３を介してドレインパッド５４ａに接続される。ビアホール３７、３９は基板裏面に設けられたグランドに接続される。ＤＣバイアスは、ドレインパッド５４ａ、エアブリッジ３３、上地電極３５ｂ、３４ｂを介して、主線路１６ａと接続するトランジスタ２３ａに給電される。
　ビアホール３７、３９は例えば基板裏面からエッチングにより形成される。ビアホール用配線３６、３８は、エッチングのストッパーとなる。図４において便宜上、ビアホール３７、３９が図示されている。実際にはビアホール３７、３９の上にビアホール用配線３６、３８があるため、ビアホール３７、３９は見えない。
　図５は、実施の形態１に係るキャパシタ回路３０の等価回路図である。第１シャントキャパシタ３４、第２シャントキャパシタ３５のキャパシタンスをそれぞれＣ１、Ｃ２とする。ＭＩＭキャパシタは寄生インダクタンスを有する。ここでは、上地電極３４ｂ、３５ｂの寄生インダクタンスをＬｍｉｍａ１、Ｌｍｉｍａ２、下地電極３４ａ、３５ａの寄生インダクタンスをＬｍｉｍｂ１、Ｌｍｉｍｂ２、エアブリッジ３３の寄生インダクタンスをＬａｂとする。また、第１シャントキャパシタ３４、第２シャントキャパシタ３５間の接続線路のインダクタンスをＬ１２、ビアホールの寄生インダクタンスをＬｖｈとする。
　図６は、理想キャパシタを説明する図である。理想キャパシタは寄生成分がない。理想キャパシタの一端は、位相調整線路８２を介して端子８１に接続される。理想キャパシタの他端は接地される。図７は、理想キャパシタのインピーダンスを示す図である。図７において、Ｌ、Ｃ、Ｋｕ、Ｋａ帯の例として、それぞれ１ＧＨｚ、５ＧＨｚ、１４ＧＨｚ、３０ＧＨｚにマーカーが付されている。位相調整線路８２の電気長を０°として、理想キャパシタを端子８１から見たインピーダンスは、１ＧＨｚ、５ＧＨｚ、１４ＧＨｚでは容量性である。一方、Ｋａ帯である３０ＧＨｚでは、インピーダンスは容量性でありながらも、誘導性に近い。なお、スミスチャートの上半分が誘導性であり、下半分が容量性である。
　図７において１４ＧＨｚでのインピーダンスを誘導性にするためには、位相調整線路８２の電気長を２０°とする必要がある。このとき、ＧａＮ系で一般に用いられるＳｉＣ基板において、基板厚が５０μｍ、特性インピーダンスが５０Ωのマイクロストリップ線路を想定すると、約４８０μｍの線路が必要となる。一方、Ｋａ帯である３０ＧＨｚでのインピーダンスを誘導性にする場合、位相調整線路８２の電気長を約１０°とすれば良い。これは、同様にＳｉＣ基板において、基板厚が５０μｍ、特性インピーダンスが５０Ωのマイクロストリップ線路を想定すると、約１２０μｍの線路に相当する。このように、Ｋａ帯において誘導性を得るために必要な物理長は、Ｋｕ帯と比較すると１／４となる。
　実際のＭＩＭキャパシタおよびビアホールには寄生インダクタンスが存在する。本実施の形態では、この寄生インダクタンスを活用して第２シャントキャパシタ３５を誘導性にする。ＭＩＭキャパシタの真性キャパシタンスをＣｉｎｔ、ＭＩＭキャパシタおよびビアホールの寄生インダクタンスをＬｅｘｔ、真性キャパシタンスの位相をφＣｉｎｔ、寄生インダクタンスの位相をφＬｅｘｔとする。このとき、φＬｅｘｔ＞１８０°＋φＣｉｎｔ（式（１））を満たすＬｅｘｔにより、誘導性のキャパシタが得られる。
　図８～１５は、ＭＩＭキャパシタ単体またはキャパシタ回路３０の等価回路とインピーダンスを示す。図９、１１、１３、１５に示されるスミスチャートでは、端子３１から見たＭＩＭキャパシタまたはキャパシタ回路３０のインピーダンスが示されている。図９、１１、１３、１５では、２９ＧＨｚにマーカーが付されている。ＭＩＭキャパシタの他端は、ビアホール経由で基板裏面のグランドに接続されている。ここでは、便宜上ＭＩＭキャパシタおよびビアホールの寄生インダクタンスを、まとめてＬｅｘｔ１、Ｌｅｘｔ２としている。周波数は２９ＧＨｚ、Ｃ１＝０．６３ｐＦ、Ｃ２＝３．８ｐＦ、Ｌｅｘｔ１＝１５ｐＨ、Ｌｅｘｔ２＝２３ｐＨ、Ｌ１２＝１８ｐＨである。
　図８は、実施の形態１に係る第１シャントキャパシタ３４の等価回路図である。図９は、実施の形態１に係る第１シャントキャパシタ３４のインピーダンスを示す図である。第１シャントキャパシタ３４は、寄生インダクタンスを含め容量性になるような小さいサイズのＭＩＭキャパシタである。
　図１０は、実施の形態１に係る第２シャントキャパシタ３５の等価回路図である。図１１は、実施の形態１に係る第２シャントキャパシタ３５のインピーダンスを示す図である。図１２は、実施の形態１に係る第２シャントキャパシタ３５とエアブリッジ３３の等価回路図である。図１３は、実施の形態１に係る第２シャントキャパシタ３５とエアブリッジ３３のインピーダンスを示す図である。図１２ではエアブリッジ３３のインダクタンスがＬ１２として示されている。第２シャントキャパシタ３５は、寄生インダクタンスを含めて式（１）を満たして誘導性となるように、大きいサイズのＭＩＭキャパシタにする。
　図１４は、実施の形態１に係るキャパシタ回路３０の等価回路図である。図１５は、実施の形態１に係るキャパシタ回路３０のインピーダンスを示す図である。容量性の第１シャントキャパシタ３４と、誘導性の第２ソフトウェアをエアブリッジ３３で接続すると、ＬＣ並列共振が発生する。このとき、図１５に示されるようにキャパシタ回路３０は高インピーダンスとなる。インピーダンスが高いため、キャパシタ回路３０が主回路の特性に及ぼす影響を抑制できる。
　本実施の形態のキャパシタ回路３０において、第１シャントキャパシタ３４はトランジスタ２３ａの動作周波数で容量性であり、第２シャントキャパシタ３５はトランジスタ２３ａの動作周波数で誘導性である。トランジスタ２３ａの動作周波数で、第１シャントキャパシタ３４と第２シャントキャパシタ３５は共振する。このキャパシタ回路３０に、ドレインパッド５４ａを介して差周波短絡用のコンデンサを接続することで、差周波短絡回路を構成できる。本実施の形態では、ドレインバイアス回路として１／４波長ショートスタブを付加する必要がない。このため、電力増幅器１００を小型化できる。また、チップコストを低減できる。
　図１６は、実施の形態１の変形例に係る電力増幅器１００の最終段の出力側回路の構成を示す図である。ＭＭＩＣチップ２５０は、キャパシタ回路３０ｃ、３０ｄ、ドレインパッド５４ｃ、５４ｄをさらに備える点がＭＭＩＣチップ５０と異なる。主線路１６ａ、１６ｃからは複数の分岐線路が分岐し、複数の分岐線路上に複数のキャパシタ回路３０ａ、３０ｃが設けられる。キャパシタ回路３０ｃ、３０ｄの構成はキャパシタ回路３０ａ、３０ｂと同様である。
　ドレインパッド５４ａ、５４ｃは、ワイヤ６２を介してチップ外に設けられたチップコンデンサ６５ａ、６５ｃの上部電極に接続される。チップコンデンサ６５ａ、６５ｃは、上下電極構造を有する。チップコンデンサ６５ａ、６５ｃの下部電極はグランドに接続されている。チップコンデンサ６５ａ、６５ｃは、それぞれ差周波短絡用のコンデンサである。さらに、チップコンデンサ６５ａ、６５ｃの上部電極はワイヤ６２を介してチップ外基板６０に設けられたパッド６４に接続される。パッド６４からはトランジスタ２３ａのドレインに供給するＤＣバイアスが供給される。
　チップコンデンサ６５ａ、ワイヤ６２、ドレインパッド５４ａ、キャパシタ回路３０ａは、差周波短絡回路７０ａを構成する。同様にチップコンデンサ６５ｃ、ワイヤ６２、ドレインパッド５４ｃ、キャパシタ回路３０ｃは、差周波短絡回路７０ｃを構成する。省略されているが、キャパシタ回路３０ｂ、３０ｄに接続されるチップコンデンサおよびチップ外基板の構成は、チップコンデンサ６５ａ、６５ｃおよびチップ外基板６０の構成と同様である。
　このように、本実施の形態では差周波短絡回路７０ａ、７０ｃを小型化できるため、複数の差周波短絡回路７０ａ、７０ｃを設けることができる。従って、差周波短絡回路７０ａ、７０ｂの数だけ共振点を設けることができ、広離調化が可能となる。図１６では１つのトランジスタ２３ａに２つの差周波短絡回路７０ａ、７０ｂが設けられているが、差周波短絡回路の数は１つ以上であれば良い。
　なお、図１６においてワイヤ６２を用いているが、キャパシタ回路３０により主信号が短絡されているため、ワイヤ６２は主信号には影響しない。
　図１７は、比較例に係る電力増幅器の最終段の出力側回路の構成を示す図である。比較例に係るＭＭＩＣチップ８５０はドレインバイアス回路８２６を備える。ドレインバイアス回路８２６は、ドレインパッド５４ａ、ワイヤＬを介して、チップ外基板８６０に設けられたチップコンデンサＣ１１、Ｃ１２に接続される。チップコンデンサＣ１１、Ｃ１２は差周波短絡用のコンデンサである。比較例において、チップコンデンサＣ１１、Ｃ１２は複数種を使用できる。しかし、インダクタとしてのワイヤＬは１種しか適用できない。このため、Ｌ（Ｃ１１＋Ｃ１２）共振のみが得られ、広離調特性が得られない。これに対し本実施の形態では、小型の差周波短絡回路７０ａ、７０ｃを複数設けることで、広離調化が可能となる。
　次に、誘導性を示しやすいＭＩＭキャパシタと誘導性を示しにくいＭＩＭキャパシタについて説明する。図１８は、ＭＩＭキャパシタの等価回路図である。ＭＩＭキャパシタの等価回路は、真性キャパシタンスＣｉｎｔと、寄生インダクタンスとしての分布定数線路８３ａ、８３ｂで表される。真性キャパシタンスＣｉｎｔは平行平板容量である。このため、真性キャパシタンスＣｉｎｔは、絶縁膜の厚み、絶縁膜の比誘電率および電極サイズで決まる。寄生成分である分布定数線路８３ａ、８３ｂについては、幅はキャパシタ幅と同じであり、長さはキャパシタの長さの１／２として、寄生インダクタンスＬｅｘｔが得られる。
　ＭＩＭキャパシタの容量値が例えば３．８ｐＦであり大きい場合、キャパシタサイズが大きく、寄生インダクタンスも大きい。このとき、ＭＩＭキャパシタの一辺が１５３μｍの正方形の場合に誘導性が得られる。ここで、ＭＩＭキャパシタの絶縁膜の厚みは３５０ｎｍ、比誘電率は６．４とした。また、分布定数線路８３ａ、８３ｂについて、基板材料がＳｉＣ、基板厚は５０μｍ、配線厚は２μｍとした。このように、容量値が大きければ誘導性が得られやすい。しかし、容量値が小さいと誘導性が得られにくい。
　容量値が小さいキャパシタを誘導性にするためには、分布定数線路８３ａ、８３ｂのＬ成分を大きくするように、ＭＩＭキャパシタの入力端からビアホールまでの形状が細長いレイアウトが効果的である。図１９は、ＭＩＭキャパシタＣａのレイアウトを示す図である。図２０は、図１９に示されるＭＩＭキャパシタＣａと同面積のＭＩＭキャパシタＣｂのレイアウトを示す図である。ＭＩＭキャパシタＣａは平面視で正方形であり、ＭＩＭキャパシタＣｂは平面視で長方形である。ＭＩＭキャパシタＣａ、Ｃｂの面積は共に約２１００μｍ２であり、容量値は共に０．３４ｐＦであり小さい。
　入力端は、ＭＩＭキャパシタＣａ、Ｃｂの上地電極のうちエアブリッジ３３と重なる端部とする。入力端からビアホール３７ａ、３７ｂまでの距離は、ＭＩＭキャパシタＣａではＤａ＝８５μｍ、ＭＩＭキャパシタＣｂではＤｂ＝１２０μｍである。ＭＩＭキャパシタＣｂでは、Ｄｂを長くして寄生インダクタンスを増加させている。
　図２１は、図１９に示されるＭＩＭキャパシタＣａのインピーダンスを示す図である。図２２は、図２０に示されるＭＩＭキャパシタＣｂのインピーダンスを示す図である。ＭＩＭキャパシタＣａ、Ｃｂは同容量、同面積であるが、Ｋａ帯において正方形のＭＩＭキャパシタＣａは容量性であり、細長い形状のＭＩＭキャパシタＣｂは誘導性である。なお、Ｋｕ帯では、ＭＩＭキャパシタＣａ、Ｃｂは寄生インダクタンスだけでは誘導性を示さず、どちらも容量性である。このように、本実施の形態では、第２シャントキャパシタ３５の上地電極３５ｂを平面視で長方形とすることで、面積を抑制しながら、第２シャントキャパシタ３５を誘導性に設定できる。
　なお、ビアホール３７ａ、３７ｂも寄生インダクタンスを有している。このため、ＭＩＭキャパシタを誘導性にするために、ビアホール３７ａ、３７ｂのインダクタンスも利用できる。このように、ＭＩＭキャパシタが有する寄生インダクタンスおよびビアホールの寄生インダクタンスを含めて式（１）を満たすように設定する。これにより、Ｋａ帯以上のミリ波帯において、シャントキャパシタで誘導性が得られる。
　次に、第１シャントキャパシタ３４と第２シャントキャパシタ３５の容量比Ｃ２／Ｃ１を考える。図２３は、キャパシタ回路３０のインピーダンスのＣ２／Ｃ１依存性を示す図である。ここで、Ｃ１は０．６２５ｐＦとした。図２３において、Ｃ２／Ｃ１＝５～８で、１００Ω以上の高インピーダンスが得られる。また、インピーダンスはＣ２／Ｃ１＝６でピークを持つ。このピークの位置はＣ１の値に依存する。例えば、Ｃ１＝０．２８ｐＦの場合、Ｃ２／Ｃ１＝１５でピークを持つ。
　次に、キャパシタ回路のレイアウトを考える。図２４は、Ｃ２／Ｃ１＝１５の場合のキャパシタ回路３０のレイアウトを示す図である。ここで、Ｃ１＝０．２８ｐＦである。小型化のために、ビアホール３７を１つのみとして、第１シャントキャパシタ３４、第２シャントキャパシタ３５で共通化している。長方形のビアホール用配線３６のうち隣接する辺に第１シャントキャパシタ３４、第２シャントキャパシタ３５が接続されている。矢印８６はミリ波の経路を示す。Ｃ２／Ｃ１＝１５の場合、第２シャントキャパシタ３５のサイズが大き過ぎるため、容量Ｃ２の一部の領域８７はミリ波帯では容量に見えない。容量Ｃ２全てを容量に見えさせるには、ビアホールを追加する必要がある。この場合、第２シャントキャパシタ３５のサイズが大きいことに加え、ビアホールの個数も多くなる。従って、レイアウトサイズが大型化するおそれがある。
　比較のために、図２５に、Ｃ２／Ｃ１＝６の場合のキャパシタ回路３０のレイアウトを示す。レイアウトはＣ２／Ｃ１＝１５の場合と同様に小型化を目指す配置としている。ここで、第１シャントキャパシタの初期値は０．６２５ｐＦであるが、図２４での第１シャントキャパシタよりサイズが大きく寄生インダクタンスが大きくなるため、Ｃ１＝０．３８ｐＦと初期値より小さくできる。図２５のように、Ｃ２／Ｃ１＝６の例では第２シャントキャパシタの面積が小さく期待した面積分が容量に見える。従って、小型なレイアウトサイズを実現できる。なお、Ｃ２／Ｃ１＝１５において、第２シャントキャパシタ３５のパターン形状をＬ字型にした場合、容量として見える部分が増える。しかし、この場合もＣ２／Ｃ１＝６の場合と比較し、レイアウトサイズは大型化する。Ｋａ帯において、少なくともＣ２／Ｃ１≦８であればチップの大型化を抑制できる。
　Ｃ１を大きくして図２３のピーク位置をＣ２／Ｃ１が低い方にシフトさせても良い。ただし、Ｃ２／Ｃ１≧１とする。一般に、キャパシタは容量が低いほどトランジスタに近い側に配置した方が、動作を安定性させることができる。不要発振が発生した場合、不要波は周波数が高いほど、他の回路と結合しやすい。このため、周波数が高いほど、トランジスタから近い箇所で不要波を短絡できると良い。不要波を短絡するためのキャパシタの条件は、インピーダンスＺ＝１／（２πｆＣ）≒０である。不要波の周波数が高いほど、短絡するためのキャパシタは小さい。このため、容量が低いキャパシタほどトランジスタに近いことが好ましく、Ｃ２／Ｃ１≧１であると良い。
　以上から、１≦Ｃ２／Ｃ１≦８であると良い。つまり、第２シャントキャパシタ３５の上地電極３５ｂの面積は、第１シャントキャパシタ３４の上地電極３４ｂの面積の１～８倍であると良い。
　また、Ｃ１が小さすぎると、Ｃ２／Ｃ１が大きくなり、レイアウトが大型化するおそれがある。具体的には、Ｃ１が０．３ｐＦより小さい場合、Ｃ２／Ｃ１が大きくなり、レイアウトが大型化する。また、Ｃ１が０．７ｐＦより大きいと、寄生インダクタンスにより容量性であるべき第１シャントキャパシタ３４はミリ波帯で誘導性になってしまう。以上から、第１シャントキャパシタ３４の容量は０．３～０．７ｐＦであると良い。
　図２５に示されるキャパシタ回路３０の縦幅は２００μｍである。図２６は、比較例に係るキャパシタ回路８３０のレイアウトを示す図である。キャパシタ回路８３０では、本実施の形態と同じ機能を１／４波長ショートスタブ８２９、ＭＩＭキャパシタ、ビアホール３７を用いて実現している。比較例に係るキャパシタ回路８３０の縦幅は約１３００μｍである。本実施の形態のキャパシタ回路３０では比較例に対して、大幅な小型化が可能であることが分かる。
　本実施の形態において、第１シャントキャパシタ３４の上地電極３４ｂまたは第２シャントキャパシタ３５の上地電極３５ｂに接続された配線は、エアブリッジ３３を含む。図２７は、実施の形態１に係る第１シャントキャパシタ３４にエアブリッジ３３を接続した状態を示す断面図である。下地電極３４ａは上地電極３４ｂより大きい。例えばエアブリッジ３３を用いずに、上地電極３４ｂを延長して配線として用いる場合、本来の面積Ｓ１よりも上地電極３４ｂと下地電極３４ａと重なる部分が増えて、寄生容量が大きくなるおそれがある。一方、エアブリッジ３３を用いるとエアブリッジ３３とＭＩＭ絶縁膜３４ｃとの間に、間隔Ｓ２が設けられる。従って、不要な寄生容量の増加を抑制できる。
　また、下地電極３４ａと接地用配線との接続にはビアホール用配線３６が用いられる。これにより、下地電極３４ａから裏面電極までの距離を最小化できる。従って、不要な寄生インダクタンスを抑制できる。
　図２８は、実施の形態１に係る電力増幅器１００にチップコンデンサ６５ａを設けた状態を示す図である。電力増幅器１００では、パッケージのベース１０１の上に、ＭＭＩＣチップ５０の基板である半導体基板２０と、チップコンデンサ６５ａ、６５ｃと、チップ外基板６０が搭載されている。ベース１０１はグランド電位である。チップ外基板６０は絶縁体から形成される。チップコンデンサ６５ａ、６５ｃでは、下部電極ｍ１と絶縁体Ｉ１と上部電極ｍ２とが積層している。下部電極ｍ１はベース１０１に接続される。チップコンデンサ６５ａ、６５ｃはベース１０１に実装されるだけでＧＮＤと接続される。従って、電力増幅器１００の構造を簡略化でき、組立を容易にできる。なお、チップコンデンサ６５ａ、６５ｃは俵型のコンデンサ等で置き換えても良い。
　これまでに示した電力増幅器１００の各部分の構造、レイアウト、数値は一例であり、限定されない。また、シャントキャパシタの容量、形状も上述したものに限定されない。動作周波数において第１シャントキャパシタ３４は容量性であり、第２シャントキャパシタ３５は誘導性であり、第１シャントキャパシタと第２シャントキャパシタは共振すれば良い。また、本実施の形態は、差周波短絡回路を用いる周波数変換器またはドレインバイアス回路を用いるスイッチにも適用できる。
　上述した変形は、以下の実施の形態に係る電力増幅器について適宜応用することができる。なお、以下の実施の形態に係る電力増幅器については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
　図２９は、実施の形態２に係るキャパシタ回路３３０のレイアウトを示す図である。第１シャントキャパシタ３４および第２シャントキャパシタ３５は、ビアホール３７、３９の上に設けられる。他の構成は実施の形態１の構成と同様である。
　図３０は、比較例に係るキャパシタ回路９３０のレイアウトを示す図である。比較例では、第１シャントキャパシタ３４および第２シャントキャパシタ３５と、ビアホール３７が重ならない。なお、キャパシタ回路９３０では小型化のために、第１シャントキャパシタ３４と第２シャントキャパシタ３５とでビアホール３７を共通化している。
　キャパシタ回路３３０、９３０の両方で、Ｃ１＝０．４０ｐＦ、Ｃ２＝１．２ｐＦである。キャパシタ回路３３０では、ビアホール３７、３９が第１シャントキャパシタ３４と第２シャントキャパシタ３５の直下にあるため、第１シャントキャパシタ３４と第２シャントキャパシタ３５がビアホール用配線を兼ねることができる。従って、比較例に対してレイアウト面積を約２８％低減できる。
　図３１は、実施の形態２に係るキャパシタ回路３３０のインピーダンスを示す図である。図３２は、比較例に係るキャパシタ回路９３０のインピーダンスを示す図である。図３１、３２には電磁界解析で求めたインピーダンスが示されている。キャパシタ回路３３０では、小型であるにも関わらず、キャパシタ回路９３０と同等のインピーダンスを実現できる。
　本実施の形態の変形例として、第１シャントキャパシタ３４または第２シャントキャパシタ３５の一方がビアホールの上に設けられても良い。
　各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。
　１０　入力端子、１２　入力整合回路、１３　段間整合回路、１６　出力整合回路、１６ａ、１６ｂ、１６ｃ　主線路、１６ｄ　カップリングキャパシタ、１７ａ　分岐線路、１８　出力端子、２０　半導体基板、２１、２２、２３、２３ａ、２３ｂ　トランジスタ、２５　ゲートバイアス回路、２６　ドレインバイアス回路、３０、３０ａ、３０ｂ、３０ｃ　キャパシタ回路、３１、３２　端子、３３　エアブリッジ、３４　第１シャントキャパシタ、３４ａ　下地電極、３４ｂ　上地電極、３４ｃ　ＭＩＭ絶縁膜、３５　第２シャントキャパシタ、３５ａ　下地電極、３５ｂ　上地電極、３６　ビアホール用配線、３７、３７ａ　ビアホール、３８　ビアホール用配線、３９　ビアホール、５０　ＭＭＩＣチップ、５１　入力端子、５２　出力端子、５４ａ、５４ｃ　ドレインパッド、６０　チップ外基板、６２　ワイヤ、６４　パッド、６５ａ、６５ｃ　チップコンデンサ、７０ａ、７０ｃ　差周波短絡回路、８１　端子、８２　位相調整線路、８３ａ、８３ｂ　分布定数線路、１００　電力増幅器、１０１　ベース、２５０　ＭＭＩＣチップ、３３０　キャパシタ回路、８２６　ドレインバイアス回路、８２９　波長ショートスタブ、８３０　キャパシタ回路、８５０　ＭＭＩＣチップ、８６０　チップ外基板、９３０　キャパシタ回路、Ｃ１１、Ｃ１２　チップコンデンサ、Ｃａ、Ｃｂ　ＭＩＭキャパシタ、Ｉ１　絶縁体、Ｌ　ワイヤ、ｍ１　下部電極、ｍ２　上部電極

Claims (9)

  1. 　トランジスタと、
    　前記トランジスタのドレインに接続された主線路と、
    　前記主線路から分岐し、ドレインパッドと接続される分岐線路と、
    　前記分岐線路上に設けられたドレインバイアス回路と、
    　を備え、
    　前記ドレインバイアス回路は、
    　前記分岐線路に接続された第１シャントキャパシタと、
    　前記第１シャントキャパシタと前記ドレインパッドとの間で、前記分岐線路に接続された第２シャントキャパシタと、
    　を有し、
    　前記第１シャントキャパシタは前記トランジスタの動作周波数で容量性であり、
    　前記第２シャントキャパシタは前記動作周波数で誘導性であり、
    　前記動作周波数で、前記第１シャントキャパシタと前記第２シャントキャパシタは共振することを特徴とする電力増幅器。
  2. 　前記第１シャントキャパシタと前記第２シャントキャパシタの各々は、接地用配線に接続された下地電極と前記下地電極の上に設けられた上地電極とを有することを特徴とする請求項１に記載の増幅器。
  3. 　前記第２シャントキャパシタの上地電極の面積は、前記第１シャントキャパシタの上地電極の面積の１～８倍であることを特徴とする請求項２に記載の増幅器。
  4. 　前記第２シャントキャパシタの上地電極は平面視で長方形であることを特徴とする請求項２または３に記載の増幅器。
  5. 　前記第１シャントキャパシタの上地電極または前記第２シャントキャパシタの上地電極に接続された配線は、エアブリッジを含むことを特徴とする請求項２から４の何れか１項に記載の増幅器。
  6. 　前記第１シャントキャパシタまたは前記第２シャントキャパシタは、接地用配線であるビアホールの上に設けられることを特徴とする請求項２から５の何れか１項に記載の増幅器。
  7. 　前記第１シャントキャパシタの容量は０．３～０．７ｐＦであることを特徴とする請求項１から６の何れか１項に記載の増幅器。
  8. 　前記動作周波数はＫａ帯であることを特徴とする請求項１から７の何れか１項に記載の増幅器。
  9. 　前記主線路からは複数の前記分岐線路が分岐し、
    　前記複数の分岐線路上に、複数の前記ドレインバイアス回路が設けられることを特徴とする請求項１から８の何れか１項に記載の増幅器。
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JP2006333060A (ja) * 2005-05-26 2006-12-07 Renesas Technology Corp 高周波電力増幅及びそれを用いた無線通信装置
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