WO2021100176A1 - ドハティ増幅器 - Google Patents

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bonding wire
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勝也 嘉藤
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三菱電機株式会社
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    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • the present invention relates to a Doherty amplifier.
  • the main amplifier biased to class AB or class B and the peak amplifier biased to class C are combined in parallel using the ⁇ / 4 line.
  • the ⁇ / 4 line is located at the output of one amplifier and also at the input of the other amplifier.
  • the two amplifiers operate in the same manner and are combined in phase, so that they exhibit the same characteristics as the two-combined amplifier and realize a large saturation power.
  • the ⁇ / 4 line connected to the output side of the main amplifier functions as an impedance inverter, so that high efficiency can be obtained due to high load impedance. Therefore, the Doherty amplifier can achieve high efficiency over a wide output power range.
  • the Doherty amplifier has a problem that it is difficult to widen the band due to the frequency characteristics of the matching circuit from the transistors of the main amplifier and the peak amplifier to the synthesis point.
  • a Doherty amplifier that equivalently configures a 90-degree delay circuit by using a parasitic capacitance Cds between the source terminal and drain terminal of the transistor and a line whose electrical length is shorter than the 90-degree delay line is proposed. Has been done. This circuit does not require a matching circuit from the transistor to the synthesis point, which was conventionally required, and can widen the bandwidth.
  • a bonding wire is used as a part of the 90-degree delay circuit, only the transistor is formed on the expensive transistor chip, and the other circuits are formed on an inexpensive substrate such as a resin substrate, and they are connected by the bonding wire.
  • Doherty amplifiers have also been proposed (see, for example, Patent Document 1). As a result, the cost can be reduced.
  • the first is when the synthesis point is at the pad end of the peak amplifier.
  • the bonding wire toward the main amplifier side and the two bonding wires toward the output terminal side are connected to the pad of the peak amplifier. Since the pad size is finite, the load impedance becomes non-uniform depending on the position of the transistor constituting the peak amplifier, and the transistor unbalanced operation occurs. Unbalanced operation causes output power, gain, reduced efficiency, and oscillation.
  • the two bonding wires described above are close to each other in terms of layout, there is a problem that mutual inductance is generated and a frequency shift of the load impedance is generated.
  • the second is the case where the synthesis point is the end of the wire pad on the resin substrate.
  • the frequency shift of the load impedance occurs due to the inductance component of the bonding wire.
  • the present invention has been made to solve the above-mentioned problems, and an object thereof is to obtain a Doherty amplifier capable of realizing highly efficient and wide band characteristics.
  • the Doherty amplifier according to the present invention includes a first transistor chip having a first drain pad, a second transistor chip having a second drain pad, a transmission line, a first capacitance, and the first one.
  • the capacitance value of the first capacitance is selected to resonate with the inductance of the second bonding wire.
  • the synthesis point of the signals output from the first and second transistor chips is shifted not to the second drain pad end of the second transistor chip, but to the resin substrate on which the circuit is integrated. Therefore, even in a configuration in which the first and second transistor chips and the circuit on the resin substrate are connected by using the first and second bonding wires, the frequency characteristics are not deteriorated, and the characteristics are highly efficient and wide band. It can be realized.
  • FIG. 1 It is a circuit diagram which shows the Doherty amplifier which concerns on Embodiment 1.
  • FIG. 2 is a layout diagram which shows the Doherty amplifier which concerns on Embodiment 1.
  • FIG. It is a circuit diagram which extracted from the transistor of the Doherty amplifier which concerns on Embodiment 1 to the synthesis point.
  • It is a circuit diagram equivalent to FIG. It is a circuit diagram equivalent to FIG.
  • FIG. It is a layout figure which shows the electromagnetic field calculation model of the structure which concerns on the comparative example 2.
  • FIG. 1 shows the circuit diagram which shows the Doherty amplifier which concerns on Embodiment 1.
  • FIG. 1 It is a layout diagram which shows the Doherty amplifier which concerns on Embodiment 1.
  • FIG. 1 It is a layout diagram which shows the Do
  • FIG. It is a circuit diagram which shows the Doherty amplifier which concerns on Embodiment 4.
  • FIG. It is a figure which compared the 3dB gain compression point and drain efficiency of Embodiments 1 and 4. It is a circuit diagram which shows the Doherty amplifier which concerns on Embodiment 5.
  • the Doherty amplifier according to the embodiment will be described with reference to the drawings.
  • the same or corresponding components may be designated by the same reference numerals and the description may be omitted.
  • FIG. 1 is a circuit diagram showing a Doherty amplifier according to the first embodiment.
  • FIG. 2 is a layout diagram showing a Doherty amplifier according to the first embodiment.
  • the die pad 2 is formed on the resin substrate 1.
  • the transistor chips 3 and 4 are die-bonded on the die pad 2.
  • the resin substrate 1 is made of a material such as FR4.
  • the substrate thickness of the resin substrate 1 is 200 to 500 um.
  • the thermal resistance of the transistor chips 3 and 4 can be lowered by selecting a material having a thin substrate.
  • the thick resin substrate 1 can be made smaller and less costly by increasing the degree of circuit integration by using multi-layer wiring.
  • Transistor chips 3 and 4 are devices such as GaN-HEMT. A main amplifier is formed on the transistor chip 3. A peak amplifier is formed on the transistor chip 4. The transistor chips 3 and 4 may be the same chip.
  • the transistor chips 3 and 4 have drain pads 5 and 6, respectively.
  • the transistor chips 3 and 4 have parasitic capacitances Csd1 and Csd2 between the source and drain, respectively.
  • Parasitic capacitances Csd1 and Csd2 include not only the intrinsic capacitance of the transistor but also the capacitances of the drain pads 5 and 6.
  • the drain pad 5 of the transistor chip 3 is connected to one end of the bias circuit 8 and the transmission line 9 via the bonding wire 7.
  • the drain pad 6 of the transistor chip 4 is connected to one end of the capacitance C1 and the bias circuit 11 via the bonding wire 10.
  • a plurality of bonding wires 7 and 10 are arranged in parallel according to the size of the drain pads 5 and 6.
  • the height of the bonding wires 7 and 10 is about 50 um to 200 um with respect to the surfaces of the transistor chips 3 and 4, and it is desirable to set the height low.
  • the other end of the capacitance C1 is connected to the other end of the transmission line 9, and is connected to the output terminal OUT via the impedance conversion circuit 12 and the capacitance C2.
  • the capacitance C1 is, for example, a surface mount type multilayer ceramic capacitor or the like.
  • the bias circuits 8 and 11, the transmission line 9, the impedance conversion circuit 12, the capacitances C1 and C2, and the output terminal OUT are integrated on the resin substrate 1.
  • the bias circuit 8 has a 90-degree line 13 and a capacitance C3 for grounding.
  • the bias circuit 11 has a 90-degree line 14 and a capacitance C4 for grounding.
  • the bias circuits 8 and 11 are not limited to this configuration, and may have a configuration having the same function.
  • the impedance conversion circuit 12 is also a 90-degree line, but the present invention is not limited to this, and any configuration can be used as long as it can realize a desired impedance transformation.
  • the electrical length and characteristic impedance of the transmission line 9 are set so that the electrical length from the drain pad 5 to the drain pad 6 is 90 degrees.
  • the capacitance value of the capacitance C1 is selected so as to resonate with the equivalent inductance of the bonding wire 10 and the center frequency of the operating frequency. As a result, the synthesis point X of the signals output from the transistor chips 3 and 4 is shifted not to the end of the drain pad 6 of the transistor chip 4 but to the resin substrate 1 in which the circuit is integrated.
  • FIG. 3 is a circuit diagram extracted from the transistor of the Doherty amplifier according to the first embodiment to the synthesis point.
  • 4 and 5 are circuit diagrams equivalent to those in FIG. Since the capacitance value of the capacitance C1 is set so as to resonate with the inductance of the bonding wire 10, FIG. 3 can be shown as shown in FIG. In the equivalent circuit, the synthesis point X and the drain pad 6 end are the same node.
  • FIG. 6 is a layout diagram showing an electromagnetic field calculation model having the configuration according to Comparative Example 1.
  • FIG. 7 is a layout diagram showing an electromagnetic field calculation model having the configuration according to Comparative Example 2.
  • FIG. 8 is a layout diagram showing an electromagnetic field calculation model having the configuration according to the first embodiment. The bias circuits 8 and 11 and the impedance conversion circuit 12 are omitted.
  • FIG. 6 shows the case where the synthesis point X is on the resin substrate.
  • FIG. 7 shows a case where the synthesis point X is the drain pad 6.
  • Both FIGS. 6 and 7 are designed so that the electric length from the drain pad 5 to the drain pad 6 is 90 degrees.
  • the calculation considered the influence caused by the layout using general electromagnetic field calculation CAD software.
  • the substrate thickness of the resin substrate 1 is 330 um, and the relative permittivity is 4.3.
  • the line width of the transmission line 9 is 150 um.
  • the thickness of the transistor chips 3 and 4 is 100 um.
  • the height of the bonding wires 7 and 10 is 150 um with respect to the upper surfaces of the transistor chips 3 and 4.
  • the bonding wires 7 and 10 are arranged at a pitch of 100 um.
  • the capacitance value of the capacitance C1 in FIG. 8 was set to 2.9 pF.
  • the line length of the transmission line 9 was adjusted so that the characteristic impedance Zc of the equivalent 90-degree delay circuit was 52 ⁇ .
  • FIG. 9 shows the frequency characteristics of the 3 dB gain compression point and drain efficiency of the Doherty amplifier calculated using a commonly used nonlinear transistor model. From the calculation results, it can be seen that the first embodiment has the widest bandwidth and high efficiency in terms of both the 3 dB gain compression point (3 dB Compression Output Power) and the drain efficiency (Drain Efficiency).
  • the electric length from the drain pad 5 to the drain pad 6 is set to 90 degrees, but in reality, sufficiently good characteristics can be obtained if the electric length is about ⁇ 10 degrees.
  • FIG. 10 is a diagram showing the minimum values of the 3 dB gain compression point and the drain efficiency in the 400 MHz band. It can be seen that if the electrical length is ⁇ 10 degrees with respect to 90 degrees, the effect on the 3 dB gain compression point is sufficiently small, and the decrease in drain efficiency is about -4 to 5 pts.
  • FIG. 11 is a diagram showing the minimum values of the 3 dB gain compression point and the drain efficiency in the 400 MHz band when the resonance frequency is normalized by the center frequency. Even if the resonance frequency deviates by 30%, the deterioration of the 3 dB gain compression point is about 0.3 dB, and the decrease in drain efficiency is less than 3 pts, so that it can be seen that sufficiently good characteristics can be realized.
  • the symmetric doherty in the case where the two transistor sizes are the same has been described, but the asymmetric doherty having different transistor sizes may be used.
  • FIG. 12 is a circuit diagram showing a Doherty amplifier according to the second embodiment.
  • FIG. 13 is a layout diagram showing a Doherty amplifier according to the second embodiment.
  • the inductors L1 and L2 and the capacitances C5 and C6 are added as compared with the first embodiment.
  • One end of the inductor L1 is connected to the connection point between the bonding wire 7 and the transmission line 9.
  • One end of the inductor L2 is connected to the connection point between the bonding wire 10 and the capacitance C1.
  • the other end of the inductor L1 is grounded via the capacitance C5.
  • the other end of the inductor L2 is grounded via the capacitance C6.
  • the inductors L1 and L2 are formed as high impedance lines on, for example, a surface mount type chip component or a resin substrate 1. Since the capacitances C5 and C6 are for RF grounding, those having a sufficiently low impedance at the operating frequency are selected.
  • the inductance of the inductors L1 and L2 is set to a value larger than the value that resonates in parallel with the parasitic capacitances Csd1 and Csd2.
  • the electric length from the drain pad 5 to the drain pad 6 needs to be 90 degrees. Therefore, there is an upper limit to the capacitance values of the parasitic capacitances Csd1 and Csd2 depending on the operating frequency. Therefore, when the parasitic capacitances Csd1 and Csd2 are large, the first embodiment cannot be realized.
  • the inductors L1 and L2 are connected in parallel with the parasitic capacitances Csd1 and Csd2, the size of the parasitic capacitance can be reduced equivalently. Therefore, even when the parasitic capacitances Csd1 and Csd2 are large, the same characteristics as those in the first embodiment can be realized. Wideband characteristics can be realized by setting the inductance of the inductors L1 and L2 as large as possible within the range in which the circuit can be configured.
  • the bias circuits 8 and 11 may be omitted. In that case, the power supply is set at the connection point between the capacitances C5 and C6 and the inductors L1 and L2.
  • FIG. 14 is a circuit diagram showing a Doherty amplifier according to the third embodiment.
  • the grounding of the inductors L1 and L2 is shared by the capacitance C5, and the bias circuit is shared by the bias circuit 8.
  • the circuit can be miniaturized.
  • Other configurations and effects are the same as in the second embodiment.
  • FIG. 15 is a circuit diagram showing a Doherty amplifier according to the fourth embodiment.
  • the parallel resonant circuit 15 composed of the capacitances C7 and C8 and the inductor L3 is connected to the synthesis point X.
  • the capacitance C8 is a capacitance for grounding, and a capacitance having a sufficiently low impedance in the operating frequency band is selected.
  • the capacitance C7 and the inductor L3 are selected to resonate in parallel at the center frequency of the operating frequency.
  • the frequency characteristic of the parallel resonant circuit 15 has the opposite polarity to the frequency characteristic of the equivalent 90-degree delay circuit from the drain pad 5 to the synthesis point X. Therefore, the frequency characteristic of the circuit is reduced. Therefore, the fourth embodiment can be expected to have a wider band characteristic than the first embodiment. Since the operation and effect of this circuit have been shown in the prior art, details are omitted. In order to obtain this effect, the parallel resonant circuit 15 needs to be connected to the signal synthesis point. Therefore, since the synthesis point is not on the drain pad end but on the resin substrate 1, it is advantageous over the prior art in that it can be realized without causing an unbalanced operation.
  • FIG. 16 is a diagram comparing the 3 dB gain compression points and drain efficiencies of the first and fourth embodiments.
  • the capacitance C7 is 1.67 pF
  • the capacitance C8 is 7 pF
  • the inductor L3 is 1.294 nH. It can be seen that the 3dB gain compression point and the drain efficiency of the fourth embodiment are higher in a wide band than that of the first embodiment.
  • this embodiment can be combined with the configuration of the second or third embodiment.
  • the capacitance C7 is configured by the surface mount type chip capacitance
  • the circuit loss can be reduced by configuring the two chip capacitances in parallel.
  • the sum of the capacity values of the two chip capacities is selected to be the same as the capacities C7.
  • FIG. 17 is a circuit diagram showing a Doherty amplifier according to the fifth embodiment.
  • the connection position of the bias circuit 8 is changed to the synthesis point X.
  • the impedance of the bias circuit 8 from the synthesis point X it shows the same frequency characteristics as the parallel resonant circuit of the fourth embodiment. Therefore, since the polarity is opposite to that of the 90-degree delay circuit from the drain pad 5 to the synthesis point X, the frequency characteristic of the circuit is reduced. Therefore, the same effect as that of the fourth embodiment can be obtained, and the parallel resonance circuit in the fourth embodiment can be deleted to reduce the size.
  • the present embodiment can be combined with the configuration of the second embodiment.

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Abstract

第１のトランジスタチップ（３）が第１のドレインパッド（５）を持つ。第２のトランジスタチップ（４）が第２のドレインパッド（６）を持つ。樹脂基板（１）に伝送線路（９）と第１の容量（Ｃ１）が形成されている。第１のボンディングワイヤ（７）が第１のドレインパッド（５）と伝送線路（９）の一端を接続する。第２のボンディングワイヤ（１０）が第２のドレインパッド（６）と第１の容量（Ｃ１）の一端を接続する。出力端子（ＯＵＴ）が伝送線路（９）の他端及び第１の容量（Ｃ１）の他端に接続されている。第１の容量（Ｃ１）の容量値は、第２のボンディングワイヤ（１０）のインダクタンスと共振するように選択されている。

Description

ドハティ増幅器
　本発明は、ドハティ増幅器に関する。
　移動体通信において、送信用電力増幅器は、一般的に、高効率で低歪みであることが求められる。また、近年の高速で大容量の通信に対応するために、高いＰＡＰＲ（Peak Average Power Ratio）の変調波信号が用いられている。高いＰＡＰＲの信号を電力増幅器で増幅する場合、歪みの規格を満足するために、飽和出力電力に対してバックオフをとった低い平均出力電力で動作させる。一般的にバックオフ量と効率は相反する関係にあるため、高いＰＡＰＲを用いる場合は高い効率は期待できない。しかし、ドハティ増幅器と呼ばれる増幅器を用いることで上記の問題を解決することができる。このため、ドハティ増幅器は通信用基地局を中心に広く採用されている。
　ドハティ増幅器では、ＡＢ級又はＢ級にバイアスしたメインアンプと、Ｃ級にバイアスしたピークアンプがλ／４線路を用いて並列に合成される。λ／４線路は片方のアンプの出力に配置され、もう片方のアンプの入力にも配置される。大信号入力時には、２つのアンプは同様に動作し、同相で合成されるため、２合成アンプと同様の特性を示し大きな飽和電力を実現する。一方、小信号入力時には、メインアンプのみが動作し、且つメインアンプの出力側に接続したλ／４線路はインピーダンスインバータとして機能するため、高い負荷インピーダンスにより高い効率が得られる。そのため、ドハティ増幅器は広い出力電力範囲で高い効率を実現できる。
　しかし、ドハティ増幅器では、メインアンプとピークアンプのトランジスタから合成点までの整合回路の周波数特性により広帯域化が困難であるという問題があった。この問題を解決するために、トランジスタのソース端子とドレイン端子間の寄生容量Ｃｄｓと９０度遅延線路よりも電気長の短い線路を用いることで等価的に９０度遅延回路を構成したドハティ増幅器が提案されている。この回路では、従来必要であったトランジスタから合成点までの整合回路が不要であり広帯域化が可能である。さらに、９０度遅延回路の一部にボンディングワイヤを用い、高価なトランジスタチップ上にはトランジスタのみを形成し、それ以外の回路は樹脂基板などの安価な基板に形成し、それらをボンディングワイヤで接続したドハティ増幅器も提案されている（例えば、特許文献１参照）。これによりコストを低減することができる。
日本特表２０１７－５０１６６２号公報
　しかし、ボンディングワイヤが有するインダクタンスによってドハティ増幅器の周波数特性が劣化するという問題がある。具体的には信号の合成点の位置によって２つのケースが考えられる。
　１つ目は合成点がピークアンプのパッド端の場合である。この場合には、ピークアンプのパッドに対して、メインアンプ側に向かうボンディングワイヤと出力端子側に向かう２つのボンディングワイヤが接続されることになる。パッドサイズは有限であるため、ピークアンプを構成するトランジスタの位置に依存してその負荷インピーダンスが不均一となり、トランジスタのアンバランス動作を生じる。アンバランス動作は出力電力、利得、効率の低下、及び発振の原因になる。加えて、前述した２つのボンディングワイヤはレイアウト上近接するため相互インダクタンスを生じ、負荷インピーダンスの周波数ずれを生じるという問題がある。
　２つ目は合成点が樹脂基板上のワイヤパッド端の場合である。この場合は、ボンディングワイヤのインダクタンス成分によって、負荷インピーダンスの周波数ずれを生じるという問題がある。これらの周波数ずれ及びアンバランス動作はドハティ増幅器の高効率で広帯域な特性を阻害するため改善が求められる。
　本発明は、上述のような課題を解決するためになされたもので、その目的は高効率で広帯域な特性を実現することができるドハティ増幅器を得るものである。
　本発明に係るドハティ増幅器は、第１のドレインパッドを持つ第１のトランジスタチップと、第２のドレインパッドを持つ第２のトランジスタチップと、伝送線路と、第１の容量と、前記第１のドレインパッドと前記伝送線路の一端を接続する第１のボンディングワイヤと、前記第２のドレインパッドと前記第１の容量の一端を接続する第２のボンディングワイヤと、前記伝送線路の他端及び前記第１の容量の他端に接続された出力端子とを備え、前記第１の容量の容量値は、前記第２のボンディングワイヤのインダクタンスと共振するように選択されていることを特徴とする。
　本発明では、第１の容量の容量値は第２のボンディングワイヤのインダクタンスと共振するように選択されている。これにより、第１及び第２のトランジスタチップから出力される信号の合成点が第２のトランジスタチップの第２のドレインパッド端ではなく、回路が集積化された樹脂基板上にシフトする。従って、第１及び第２のボンディングワイヤを用いて第１及び第２のトランジスタチップと樹脂基板上の回路を接続する構成であっても周波数特性の劣化を生じず、高効率で広帯域な特性を実現することができる。
実施の形態１に係るドハティ増幅器を示す回路図である。 実施の形態１に係るドハティ増幅器を示すレイアウト図である。 実施の形態１に係るドハティ増幅器のトランジスタから合成点までを抜き出した回路図である。 図３と等価な回路図である。 図３と等価な回路図である。 比較例１に係る構成の電磁界計算モデルを示すレイアウト図である。 比較例２に係る構成の電磁界計算モデルを示すレイアウト図である。 実施の形態１に係る構成の電磁界計算モデルを示すレイアウト図である。 一般的に用いられる非線形トランジスタモデルを用いて計算したドハティアンプの３ｄＢ利得圧縮点とドレイン効率の周波数特性である。 ４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。 共振周波数を中心周波数で規格化した場合の４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。 実施の形態２に係るドハティ増幅器を示す回路図である。 実施の形態２に係るドハティ増幅器を示すレイアウト図である。 実施の形態３に係るドハティ増幅器を示す回路図である。 実施の形態４に係るドハティ増幅器を示す回路図である。 実施の形態１，４の３ｄＢ利得圧縮点とドレイン効率を比較した図である。 実施の形態５に係るドハティ増幅器を示す回路図である。
　実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係るドハティ増幅器を示す回路図である。図２は、実施の形態１に係るドハティ増幅器を示すレイアウト図である。
　樹脂基板１の上にダイパッド２が形成されている。トランジスタチップ３，４がダイパッド２の上にダイボンドされている。樹脂基板１は例えばＦＲ４などの材料からなる。樹脂基板１の基板厚は２００～５００ｕｍである。基板厚の薄い材料を選択することでトランジスタチップ３，４の熱抵抗を低くすることができる。一方、厚い樹脂基板１は、多層配線化により回路の集積度を高くし小形・低コスト化が可能である。
　トランジスタチップ３，４はＧａＮ－ＨＥＭＴなどのデバイスである。トランジスタチップ３にメインアンプが形成されている。トランジスタチップ４にピークアンプが形成されている。なお、トランジスタチップ３，４は同一チップであってもよい。
　トランジスタチップ３，４はドレインパッド５，６をそれぞれ有する。トランジスタチップ３，４はソース－ドレイン間の寄生容量Ｃｓｄ１，Ｃｓｄ２をそれぞれ有する。寄生容量Ｃｓｄ１，Ｃｓｄ２はトランジスタのintrinsicな容量だけでなくドレインパッド５，６での容量も含む。
　トランジスタチップ３のドレインパッド５は、ボンディングワイヤ７を介してバイアス回路８と伝送線路９の一端に接続される。トランジスタチップ４のドレインパッド６は、ボンディングワイヤ１０を介して容量Ｃ１の一端とバイアス回路１１に接続される。ボンディングワイヤ７，１０はドレインパッド５，６のサイズに応じて複数本並行して配置される。ボンディングワイヤ７，１０の高さはトランジスタチップ３，４の表面に対して５０ｕｍ～２００ｕｍ程度であり、低く設定することが望ましい。
　容量Ｃ１の他端は伝送線路９の他端と接続され、かつインピーダンス変換回路１２及び容量Ｃ２を介して出力端子ＯＵＴに接続される。容量Ｃ１は例えば表面実装タイプの積層セラミックコンデンサなどである。バイアス回路８，１１、伝送線路９、インピーダンス変換回路１２、容量Ｃ１，Ｃ２、出力端子ＯＵＴは樹脂基板１の上に集積化されている。
　バイアス回路８は９０度線路１３と接地用の容量Ｃ３を有する。バイアス回路１１は９０度線路１４と接地用の容量Ｃ４を有する。ただし、バイアス回路８，１１はこの構成に限らず、同様の機能を有する構成であればよい。インピーダンス変換回路１２も９０度線路であるが、これに限らず、所望のインピーダンス変成を実現できる構成であればよい。
　伝送線路９の電気長と特性インピーダンスは、ドレインパッド５からドレインパッド６までの電気長が９０度になるように設定されている。容量Ｃ１の容量値は、ボンディングワイヤ１０の持つ等価的なインダクタンスと動作周波数の中心周波数で共振するように選択されている。これにより、トランジスタチップ３，４から出力される信号の合成点Ｘがトランジスタチップ４のドレインパッド６端ではなく、回路が集積化された樹脂基板１上にシフトする。
　図３は、実施の形態１に係るドハティ増幅器のトランジスタから合成点までを抜き出した回路図である。図４及び図５は図３と等価な回路図である。ボンディングワイヤ１０のインダクタンスと共振するように容量Ｃ１の容量値が設定されるため、図３は図４のように示すことができる。等価回路では合成点Ｘとドレインパッド６端が同じノードである。
　伝送線路９の長さと線路幅を適切に選択することで伝送線路９の電気長が９０度で特性インピーダンスＺｃを持つ図５に示す回路と等価な回路にできる。なお、Ｚｃの選択は一般的に設計事項であるが、ＬＰ評価などで得られるパワーマッチの複素インピーダンスのうち、実数成分に対応するインピーダンスに設定することが多い。図５から分かるようにメインアンプのドレインパッド５端から信号の合成点Ｘまでの電気長は９０度で、且つピークアンプのドレインパッド６端から合成点Ｘまでの電気長は０度であり、これは一般的なドハティ増幅器の回路図と等価である。従って、ボンディングワイヤ７，１０を用いてトランジスタチップ３，４と樹脂基板１上の回路を接続する構成であっても周波数特性の劣化を生じず、高効率で広帯域な特性を実現することができる。
　実施の形態１の効果を明らかにするために、ドハティ増幅器のＲＦ特性の計算を行った。図６は比較例１に係る構成の電磁界計算モデルを示すレイアウト図である。図７は比較例２に係る構成の電磁界計算モデルを示すレイアウト図である。図８は実施の形態１に係る構成の電磁界計算モデルを示すレイアウト図である。なお、バイアス回路８，１１とインピーダンス変換回路１２は省略している。
　図６は合成点Ｘが樹脂基板上の場合である。図７は合成点Ｘがドレインパッド６の場合である。図６、図７共にドレインパッド５からドレインパッド６までの電気長が９０度になるように設計されている。計算は一般的な電磁界計算ＣＡＤソフトを用いてレイアウトに起因する影響を考慮した。樹脂基板１の基板厚は３３０ｕｍ、比誘電率は４．３である。伝送線路９の線路幅は１５０ｕｍである。トランジスタチップ３，４の厚さは１００ｕｍである。ボンディングワイヤ７，１０の高さはトランジスタチップ３，４の上面を基準として１５０ｕｍである。ボンディングワイヤ７，１０は１００ｕｍピッチで配置している。図８での容量Ｃ１の容量値は２．９ｐＦに設定した。伝送線路９の線路長は、等価的な９０度遅延回路の特性インピーダンスＺｃが５２Ωになるように調整した。
　図９は一般的に用いられる非線形トランジスタモデルを用いて計算したドハティアンプの３ｄＢ利得圧縮点とドレイン効率の周波数特性である。計算結果から、３ｄＢ利得圧縮点（3dB Compression Output Power）、ドレイン効率（Drain Efficiency）ともに実施の形態１が最も広帯域で高効率であることが分かる。
　なお、本実施の形態ではドレインパッド５からドレインパッド６までの電気長を９０度としたが、実際には±１０度程度であれば十分に良好な特性を得ることができる。図１０は、４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。電気長が９０度を基準にして±１０度であれば、３ｄＢ利得圧縮点に与える影響は十分に小さく、ドレイン効率の低下も－４～５ｐｔｓ程度であることが分かる。
　また、容量Ｃ１とボンディングワイヤ１０は厳密に動作周波数の中心周波数で共振する必要はなく、共振周波数が動作周波数の中心周波数に対して±３０％程度ずれていても十分に広帯域で高効率を実現できる。図１１は、共振周波数を中心周波数で規格化した場合の４００ＭＨｚ帯域の３ｄＢ利得圧縮点とドレイン効率の最小値を示す図である。共振周波数が３０％ずれても３ｄＢ利得圧縮点の劣化は０．３ｄＢ程度であり、ドレイン効率の低下も３ｐｔｓ未満であるため、十分に良好な特性を実現できることが分かる。
　また、本実施の形態では２つのトランジスタサイズが同じ場合の対称ドハティを前提に説明したが、トランジスタサイズが異なる非対称ドハティであってもよい。
実施の形態２．
　図１２は、実施の形態２に係るドハティ増幅器を示す回路図である。図１３は、実施の形態２に係るドハティ増幅器を示すレイアウト図である。実施の形態１に比べて、インダクタＬ１，Ｌ２と容量Ｃ５，Ｃ６が追加されている。
　インダクタＬ１の一端はボンディングワイヤ７と伝送線路９の接続点に接続されている。インダクタＬ２の一端はボンディングワイヤ１０と容量Ｃ１の接続点に接続されている。インダクタＬ１の他端は容量Ｃ５を介して接地されている。インダクタＬ２の他端は容量Ｃ６を介して接地されている。
　インダクタＬ１，Ｌ２は、例えば表面実装タイプのチップ部品、又は樹脂基板１上に高インピーダンス線路として形成したものである。容量Ｃ５，Ｃ６はＲＦ接地用のため、動作周波数において十分に低いインピーダンスのものを選択する。インダクタＬ１，Ｌ２のインダクタンスは、寄生容量Ｃｓｄ１，Ｃｓｄ２と並列共振する値よりも大きい値に設定する。
　実施の形態１を実現するためにはドレインパッド５からドレインパッド６までの電気長が９０度である必要がある。このため、動作周波数に依存して寄生容量Ｃｓｄ１，Ｃｓｄ２の容量値には上限がある。従って、寄生容量Ｃｓｄ１，Ｃｓｄ２が大きい場合には実施の形態１を実現することができない。
　これに対して、実施の形態２では、寄生容量Ｃｓｄ１，Ｃｓｄ２に対して並列にインダクタＬ１，Ｌ２が接続されるため、等価的に寄生容量の大きさを小さくすることができる。従って、寄生容量Ｃｓｄ１，Ｃｓｄ２が大きい場合でも実施の形態１と同様の特性を実現することができる。インダクタＬ１，Ｌ２のインダクタンスは回路を構成可能な範囲内でできるだけ大きく設定した方が広帯域な特性を実現できる。
　樹脂基板１上に９０度線路を用いたバイアス回路を構成する場合には、実現可能な最小線路幅でレイアウトしても十分に高い特性インピーダンスを実現することができず、回路損失増加の要因となる。これに対して、バイアス回路８，１１をインダクタＬ１，Ｌ２の接地点に接続することで、バイアス回路８，１１の接続による回路損失の増加を抑圧することができる。
　並列に接続された容量Ｃ５，Ｃ６が動作周波数からその２倍高い周波数帯で十分に低いインピーダンスであればバイアス回路８，１１は省略してもよい。その場合、給電は容量Ｃ５，Ｃ６とインダクタＬ１，Ｌ２の接続点に設定する。
実施の形態３．
　図１４は、実施の形態３に係るドハティ増幅器を示す回路図である。実施の形態２に比べて、インダクタＬ１，Ｌ２の接地を容量Ｃ５で共通化し、バイアス回路をバイアス回路８で共通化している。これにより、回路を小形化することができる。その他の構成及び効果は実施の形態２と同様である。
実施の形態４．
　図１５は、実施の形態４に係るドハティ増幅器を示す回路図である。実施の形態１に比べて、合成点Ｘに容量Ｃ７，Ｃ８とインダクタＬ３から構成される並列共振回路１５が接続されている。容量Ｃ８は接地用の容量であり、動作周波数帯で十分に低いインピーダンスの容量を選択する。容量Ｃ７とインダクタＬ３は動作周波数の中心周波数で並列共振するように選択される。
　並列共振回路１５の周波数特性は、ドレインパッド５から合成点Ｘまでの等価的な９０度遅延回路の周波数特性と逆の極性を有する。このため、回路の周波数特性が軽減される。従って、実施の形態４は実施の形態１よりも広帯域な特性が期待できる。本回路の作用と効果は従来技術で示されているため詳細は省略する。この効果を得るためには、並列共振回路１５は信号の合成点に接続する必要がある。このため、合成点がドレインパッド端ではなく、樹脂基板１上にあることでアンバランス動作を起こすことなく実現できる点で従来技術に対して有利である。
　実施の形態４の効果を明らかにするために、ドハティ増幅器のＲＦ特性の計算を行った。図１６は、実施の形態１，４の３ｄＢ利得圧縮点とドレイン効率を比較した図である。実施の形態４における容量Ｃ７は１．６７ｐＦ、容量Ｃ８は７ｐＦ、インダクタＬ３は１．２９４ｎＨである。３ｄＢ利得圧縮点、ドレイン効率ともに実施の形態４の方が実施の形態１よりも広帯域で高効率であることが分かる。
　なお、本実施の形態は実施の形態２又は３の構成と組み合わせ可能である。また容量Ｃ７を表面実装タイプのチップ容量で構成する場合、２つのチップ容量を並列接続して構成することにより回路損失を低減することができる。２つのチップ容量の容量値の合計は容量Ｃ７と同じになるように選択する。
実施の形態５．
　図１７は、実施の形態５に係るドハティ増幅器を示す回路図である。実施の形態１に比べて、バイアス回路８の接続位置を合成点Ｘに変更している。合成点Ｘからバイアス回路８のインピーダンスを見ると、実施の形態４の並列共振回路と同様の周波数特性を示す。そのため、ドレインパッド５から合成点Ｘまでの９０度遅延回路の周波数特性と逆の極性を持つため、回路の周波数特性が軽減される。従って、実施の形態４と同様の効果が得られ、かつ実施の形態４における並列共振回路を削除して小形化が可能である。なお、本実施の形態は実施の形態２の構成と組み合わせ可能である。
１　樹脂基板、３　トランジスタチップ（第１のトランジスタチップ）、４　トランジスタチップ（第２のトランジスタチップ）、５　ドレインパッド（第１のドレインパッド）、６　ドレインパッド（第２のドレインパッド）、７　ボンディングワイヤ（第１のボンディングワイヤ）、８　バイアス回路（第１のバイアス回路）、９　伝送線路、１０　ボンディングワイヤ（第２のボンディングワイヤ）、１１　バイアス回路（第２のバイアス回路）、１５　並列共振回路、Ｃ１　容量（第１の容量）、Ｃ５　容量（第２の容量）、Ｃ６　容量（第３の容量）、Ｌ１　インダクタ（第１のインダクタ）、Ｌ２　インダクタ（第２のインダクタ）、ＯＵＴ　出力端子

Claims (9)

  1. 　第１のドレインパッドを持つ第１のトランジスタチップと、
    　第２のドレインパッドを持つ第２のトランジスタチップと、
    　樹脂基板と、
    　前記樹脂基板に形成された伝送線路と、
    　前記樹脂基板に形成された第１の容量と、
    　前記第１のドレインパッドと前記伝送線路の一端を接続する第１のボンディングワイヤと、
    　前記第２のドレインパッドと前記第１の容量の一端を接続する第２のボンディングワイヤと、
    　前記伝送線路の他端及び前記第１の容量の他端に接続された出力端子とを備え、
    　前記第１の容量の容量値は、前記第２のボンディングワイヤのインダクタンスと共振するように選択されていることを特徴とするドハティ増幅器。
  2. 　前記第１の容量と前記第２のボンディングワイヤの共振周波数は、前記ドハティ増幅器の動作周波数の中心周波数の±３０％の範囲内であることを特徴とする請求項１に記載のドハティ増幅器。
  3. 　前記伝送線路の電気長と特性インピーダンスは、前記第１のドレインパッドから前記第２のドレインパッドまでの電気長が９０度になるように設定されていることを特徴とする請求項１又は２に記載のドハティ増幅器。
  4. 　前記伝送線路の一端に接続された第１のバイアス回路と、
    　前記第１の容量の一端に接続された第２のバイアス回路とを更に備えることを特徴とする請求項１～３の何れか１項に記載のドハティ増幅器。
  5. 　一端が前記第１のボンディングワイヤと前記伝送線路の接続点に接続され、他端が第２の容量を介して接地された第１のインダクタと、
    　一端が前記第２のボンディングワイヤと前記第１の容量の接続点に接続され、他端が第３の容量を介して接地された第２のインダクタとを更に備えることを特徴とする請求項１～３の何れか１項に記載のドハティ増幅器。
  6. 　前記第１のインダクタの他端に接続された第１のバイアス回路と、
    　前記第２のインダクタの他端に接続された第２のバイアス回路とを更に備えることを特徴とする請求項５に記載のドハティ増幅器。
  7. 　一端が前記第１のボンディングワイヤと前記伝送線路の接続点に接続され、他端が第２の容量を介して接地された第１のインダクタと、
    　一端が前記第２のボンディングワイヤと前記第１の容量の接続点に接続され、他端が前記第２の容量を介して接地された第２のインダクタと、
    　前記第１のインダクタの他端と前記第２のインダクタの他端に接続されたバイアス回路とを更に備えることを特徴とする請求項１～３の何れか１項に記載のドハティ増幅器。
  8. 　前記伝送線路の他端及び前記第１の容量の他端と接地点との間に接続され、前記ドハティ増幅器の動作周波数の中心周波数で並列共振する並列共振回路を更に備えることを特徴とする請求項１～７の何れか１項に記載のドハティ増幅器。
  9. 　前記伝送線路の他端及び前記第１の容量の他端に接続された第１のバイアス回路と、
    　前記第１の容量の一端に接続された第２のバイアス回路とを更に備えることを特徴とする請求項１～３の何れか１項に記載のドハティ増幅器。
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