JP2009539277A - 高出力集積ｒｆ増幅器 - Google Patents

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Abstract

入力ボンド・パッド（ＩＢＰ）と第１の方向（ＦＤ）に互いに変位された複数のセル（ＣＥ１、ＣＥ２）と出力ボンド・パッド（ＯＢＰ）とをこの順序で第１の方向（ＦＤ）に備えた集積ＨＦ増幅器構造体。セル（ＣＥ１、ＣＥ２）の各々は入力パッド（ＧＰ１、ＧＰ２）とアクティブ領域（Ａ１、Ａ２）と出力パッド（ＤＰ１、ＤＰ２）とを有する増幅器を備える。アクティブ領域（Ａ１、Ａ２）は、入力パッド（ＧＰ１、ＧＰ２）と出力パッド（ＤＰ１、ＤＰ２）の間に配置され、入力パッド（ＧＰ１、ＧＰ２）とアクティブ領域（Ａ１、Ａ２）と出力パッド（ＤＰ１、ＤＰ２）は第１の方向（ＦＤ）に対してほぼ直角な第２の方向（ＳＤ）に互いに変位される。第１の回路網（Ｎ１）は、複数のセル（ＣＥ１、ＣＥ２）のうちの隣接するセルの入力パッド（ＧＰ１、ＧＰ２）を相互接続するための第１の相互接続手段（Ｌｉ、Ｃｉ；Ｌｉ１、Ｌｉ２、Ｃｉ１）を備え、且つ第１の方向（ＦＤ）に延びる。第２の回路網（Ｎ２）は、複数のセル（ＣＥ１、ＣＥ２）のうちの隣接するセルの出力パッド（ＤＰ１、ＤＰ２）を相互接続するための第２の相互接続手段（Ｌｏ、Ｃｏ；Ｌｏ１、Ｌｏ２、Ｃｏ１）を備え、且つ第１の方向（ＦＤ）に延びる。第１の回路網（Ｎ１）及び第２の回路網（Ｎ２）は、すべての相互接続されたセル（ＣＥ１、ＣＥ２）について、出力ボンド・パッド（ＯＢＰ）にて、入力ボンド・パッド（ＩＢＰ）での同じ入力信号（ＩＳ）に対して等しい位相シフト及び振幅を有する出力信号（ＯＳ）を得るように構成される。特定のバイアス及び位相シフト条件において、構造体は出力バックオフでの効率が改善されたドハティ増幅器を実現する。

Description

本発明は、集積ＲＦ増幅器構造体、及びそのような集積増幅器構造体を備える集積回路に関する。
無線通信では、特に基地局において、非常に高出力のＲＦ増幅器が必要とされる。最近の集積ＲＦ電力増幅器は、最大１８０Ｗの出力ピーク電力を達成することが可能であるが、これはまだ不十分である。これらのＲＦ増幅器は、例えば３Ｇ無線通信、又はＷ−ＣＤＭＡに用いられる。ＳＯＴ５０２パッケージでの最新の設計のＲＦ増幅器の典型的な例は図２に示され、１つの基本増幅器セルに対応する電気回路図は図１に示される。アクティブ・ダイは、プリ・マッチング回路とポスト・マッチング回路の間の行に配置される。ダイは複数の基本増幅器セルを備え、それらは並列に駆動される。入力端から出力端への遅延時間は、すべての増幅器セルに対して同一であるべきなので、ダイを整列された行に構成することが不可欠である。特に、プリ及びポスト・マッチング回路によって生じる遅延又は位相シフトは、各増幅器セルに対して同一であるべきである。図２から明らかなように、一行内の増幅器セルの数は、パッケージ幅によって制限され、アクティブ・ダイは、パッケージ内の利用可能な面積のうちの小さな部分をカバーするだけとなる。これは装置の最大出力電力、及び装置のアクティブ領域上に放散される電力によって生じる熱の除去を制限する。
本発明の目的は、同じパッケージにおいて、アクティブ・ダイの総面積がより大きな、集積ＲＦ増幅器構造体を実現することである。
本発明の第１の態様は、請求項１に記載の集積ＲＦ増幅器構造体を実現する。本発明の第２の態様は、請求項１４に記載の集積回路を実現する。有利な実施形態は、従属請求項において定義される。
本発明の第１の態様による集積ＲＦ増幅器構造体は、第１の方向において、装置パッケージの入力端から出力端へ以下の順序で、入力ボンド・パッドと、第１の方向に互いに変位された複数のセルと、出力ボンド・パッドとを備える。セルは、少なくとも、増幅器セルとも呼ばれ、入力信号を受け取るための入力パッドと、入力信号が増幅されたものである出力信号を供給するための出力パッドとを有する増幅器を備える。セルは、増幅器を形成する、好ましくはＦＥＴである単一のトランジスタ、又は複数のトランジスタを備えてもよい。セルは更に、マッチング回路網を形成する又はその一部となるコンデンサ又はインダクタなどの集中素子を備えてもよい。
セルが単一のトランジスタを備える場合は、トランジスタのアクティブ領域は、入力パッドと出力パッドの間に配置される。通常、アクティブ領域は、入力パッドであるゲート・パッド、及び出力パッドであるドレイン・パッドにそれぞれ相互接続された、交代に交互配置されたゲート及びドレイン・フィンガのいわゆるフィンガ構造体である。入力パッド、アクティブ領域、及び出力パッドは、第１の方向に対してほぼ直角な第２の方向に、互いに変位される。即ち、増幅器のアクティブ領域は、入力パッドと出力パッドの間にあって第１の方向に延び、これは第２の方向に延びるフィンガが第１の方向に交互に現れることを意味する。
ＲＦ増幅器は、入力及び出力ボンド・パッドの間に複数のセルを備える。セルは、対応する入力及び出力ボンド・パッドを結ぶ線の方向に沿って互いに変位される。
第１の回路網は、複数のセルのうちの隣接するセルの入力パッドを相互接続するための第１の相互接続手段を備える。第２の回路網は、複数のセルのうちの隣接するセルの出力パッドを相互接続するための第２の相互接続手段を備える。隣接するセルとは、第１の方向に隣接することを意味する。第１の回路網及び第２の回路網は、すべての相互接続された増幅器セルに対して、出力ボンド・パッドにて、入力ボンド・パッドでの同じ入力信号に対して等しい位相シフト及び振幅を有する出力信号を得るように設計される。
入力パッド、アクティブ領域、及び出力パッドが第２の方向に変位され、第１及び第２の相互接続手段が第２の方向と直角な第１の方向に延びるような増幅器の方向付け及び位置により、入力端と出力端の間で同じ位相シフトを得ることが容易に可能となる。これは、アクティブ領域に対する第１の方向での入力パッドと出力パッドの位置が同じであり、且つすべてのセルに対して同じ場合に特に当てはまる。２つの増幅器セルが、入力ボンド・パッドと出力ボンド・パッドの間に配置される場合は、パッケージ内に収容される増幅器の総数、従って可能な出力電力レベルも２倍になる。
請求項２に記載の一実施形態では、第１の相互接続手段は、第１の方向に延びる第１のボンド・ワイヤを備え、第２の相互接続手段は、やはり第１の方向に延びる第２のボンド・ワイヤを備える。ボンド・パッドを用いることによって、チップ面積を無駄にせずにインダクタンスを実現することが可能になる。更に、ボンド・パッドの高さは、正しい整合インピーダンス及び同一の位相シフトを得るように、容易に調整可能である。通常、実用的な実装形態では、ＦＥＴは出力容量を有し、これは入力容量よりも小さい。必要なインダクタンスの差は、高さの異なるボンド・ワイヤを実装することによって得られる。これらの異なる高さは、相互接続されたセルの入力パッドと出力パッドの間に並列に配置されたボンド・ワイヤの電磁結合が最小となるので、有利である。
請求項４に記載の一実施形態では、増幅器セルの各々が、別々のダイ上に配置される。即ち今度は、入力ボンド・パッドと出力ボンド・パッドの間に少なくとも２つのダイが配置される。別々のダイが必要かどうかは、ＲＦ増幅器が用いられる周波数帯によって決まる。高い周波数では、隣接するセルの間のボンド・ワイヤの必要な長さは、例えば１．５ｍｍ未満に短くすることができ、両方の増幅器セルを１つの単一のダイ上に配置することができる。低い周波数では、相互接続ボンド・ワイヤの必要な長さは長くなり、２つのセルの間隔は比較的大きくなる。その結果、両方のセルを１つのダイ上に配置するのはシリコンの無駄となる。
請求項６に記載の一実施形態では、第１のボンド・ワイヤは、隣接するセルの入力パッドを直接、相互接続する。これは、隣接するセルの入力パッドの間に、インダクタンスだけが存在する簡単な実施形態である。
請求項７に記載の一実施形態では、第２のボンド・ワイヤは、隣接するセルの出力パッドを直接、相互接続する。これは、隣接するセルの出力パッドの間に、インダクタンスだけが存在する簡単な実施形態である。
請求項８に記載の一実施形態では、第１の回路網は、第１のボンド・ワイヤと直列に構成されたコンデンサを更に備える。この直列構成は、隣接するセルの入力パッドの間に配置され、入力信号は入力パッドの１つに供給される。
請求項９に記載の一実施形態では、第１の回路網は、コンデンサと第１のボンド・ワイヤの直列構成を更に備える。この直列構成は、隣接するセルの入力パッドの間に配置される。コンデンサは、入力信号がコンデンサを通って入力パッドに供給されるように構成される。
請求項１０に記載の一実施形態では、インダクタとコンデンサの直列構成が、入力パッドの各々と接地の間に接続される。これらの直列構成は、セルの入力容量を部分的に補償し、従って増幅器の入力インピーダンスを調整することが可能になる。セルが単一のＦＥＴを備える場合は、入力容量はゲート・ソース容量である。
請求項１１に記載の一実施形態では、インダクタとコンデンサの直列構成が、出力パッドのそれぞれ１つに接続される。これらの直列構成は、セルの出力容量を部分的に補償する。セルが単一のＦＥＴを備える場合は、出力容量はドレイン・ソース容量である。
請求項１３に記載の一実施形態では、第１の方向の各位置にて、入力ボンド・パッドの行と、第１の方向に互いに変位されたセルの複数の行と、出力ボンド・パッドの行とを、この順序で第２の方向に得るように、セルがセルの行によって置き換えられ、すべての行は互いに平行に配置される。今度は、第１の方向の各位置に、セルの行が存在する。このセルの行は、単一のアクティブ・ダイ上に集積化しても良いが、複数のダイに分離しても良い。図１に示される従来技術により知られている単一の行のダイの代わりに、今度は同じパッケージ内に少なくとも２つの行のダイが実現され、従って電力能力は大幅に向上される。
請求項１５に記載の一実施形態では、複数のセルは、第１のセルと、第２のセルを備える。第１の回路網及び第２の回路網は、特定の動作周波数において、それぞれ＋９０°又は−９０°の位相シフトをもたらす。第２のセルの増幅器は、Ｂ級又はＣ級で動作するように設定される。増幅器がＦＥＴの場合は、このＢ級又はＣ級動作を得るようにゲート・バイアス電圧が選択される。このようにして、出力バックオフ・レベルにて改善された効率を有する「ドハティ増幅器」が得られる。
ドハティ増幅器は、１９３６年５月、オハイオ州クリーブランドでの無線技術者学会の年次総会にて発表された、Ｂｅｌｌ Ｔｅｌｅｐｈｏｎｅ Ｓｙｓｔｅｍ ｔｅｃｈｎｉｃａｌ ｐｕｂｌｉｃａｔｉｏｎｓにおける、Ｗ．Ｈ．ドハティによる出版物「Ａ ｎｅｗ ｈｉｇｈ−ｅｆｆｉｃｉｅｎｃｙ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ ｆｏｒ ｍｏｄｕｌａｔｅｄ ｗａｖｅｓ」により良く知られている。ドハティは、変調された高周波キャリア信号を高い効率で増幅するための線形電力増幅器を開示している。高い効率は、基本増幅器構造体を形成する２つの真空管を用いることによって得られる。一実施形態では、第１の真空管（その出版物の図９ｂでは、真空管２と呼ばれる）は、基本増幅器構造体の入力信号を直接受け取り、基本増幅器構造体の出力端に直接接続された出力端を有する。第２の真空管（その出版物の図９ｂでは、真空管１と呼ばれる）は、＋９０度の位相シフト回路網を介して基本増幅器構造体の入力信号を受け取り、−９０°の位相シフト回路網を介して基本増幅器構造体の出力端に接続された出力端を有する。
第１の真空管は、Ｃ級にて動作するようにバイアスされ、小電力レベルでは電流を導通しない。第１の真空管は、基本増幅器構造体の最大電力レベルより約６ｄＢ低い電力レベルで電流を導通し始め、それにより変調のピークでは、必要な追加の電力出力は、この真空管から得られる。ＡＢ級動作用にバイアスされた第２の真空管は、ゼロ励振からキャリア・レベルまで、通常の線形増幅器の様に動作する。第１の真空管は、瞬時励振がキャリア・レベルよりも増加するにつれて働き始める。これが現代の文献において、第１の真空管（今日では、第１のトランジスタ）はドハティ増幅器のピーク増幅器と呼ばれ、第２の真空管（今日では、第２のトランジスタ）はドハティ増幅器のキャリア又は主増幅器と呼ばれる理由である。
本発明の上記その他の態様は、以下に述べる実施形態を参照することにより明らかであり、明瞭となるであろう。
異なる図において同じ参照番号を有する項目は、同じ構造的特徴及び同じ機能を有し、或いは同じ信号であることに留意されるべきである。そのような項目の機能及び／又は構造が説明された場合は、それらの説明を詳述して繰り返す必要はないものとする。
図１は、図２の従来技術のＲＦ増幅器のセルの回路図を示す。基本セルは、入力信号ＩＳを受け取るための入力端と、出力信号ＯＳを供給するための出力端を有する。ＦＥＴ Ｆ１は、プリ・マッチ回路ＰＲＭＣの２つのインダクタＬｇ１及びＬｇ２の直列構成を介して入力端に接続されたゲートＧと、インダクタＬｄを介して出力端に接続されたドレインＤと、例として接地である基準レベルに接続されたソースＳを有する。ポスト・マッチ回路ＰＯＭＣは、ドレインＤと基準レベルの間に接続される。プリ・マッチ回路ＰＲＭＣは更に、２つのインダクタＬｇ１及びＬｇ２の接続点と基準レベルの間に接続されたコンデンサＣｐを備える。ポスト・マッチ回路ＰＯＭＣは、インダクタＬｐｏとコンデンサＣｐｏの直列構成を備える。プリ及びポスト・マッチ回路は、基本増幅器セルの入力及び出力インピーダンスを最適に整合する。大きな総出力電力を可能にするために、複数のこれらのセルが並列に構成される。
図２は、図１に示される回路図による複数のセルを備える、従来技術のＲＦ増幅器の構造体を概略的に示す。セルは、ＳＯＴ５０２パッケージ内に配置される。パッケージ・フレームＰＦＲは、３つのアクティブ・ダイＡＤを取り囲む。それぞれのアクティブ・ダイＡＤは、特定の数のＦＥＴ増幅器セルを備える。入力信号ＩＳは、ゲート・フラップＧＡにて受け取られる。インダクタＬｇ２は、ゲート・フラップＧＡとコンデンサ領域Ｃｐの間に延びるボンド・ワイヤによって形成される。インダクタＬｇ１は、アクティブ・ダイとコンデンサ領域Ｃｐの間に延びるボンド・ワイヤによって形成される。ボンド・ワイヤＬｇ２及びＬｇ１の数は、そこを通って流れるＲＦ電流値がこれらのボンド・ワイヤを破壊するのを防ぐために、十分多く選択しなければならないことに留意されなければならない。出力信号は、ドレイン・フラップＤＲに存在する。インダクタＬｄは、アクティブ・ダイＡＤとドレイン・フラップＤＲの間のボンド・ワイヤによって形成される。インダクタＬｐｏは、アクティブ・ダイとコンデンサ領域Ｃｐｏの間のボンド・ワイヤによって形成される。
図３は、本発明の一実施形態による相互接続された２つの増幅器の概略ブロック図を示す。相互接続された２つの増幅器構造体は、２つの増幅段を備え、これは図示の実施例ではＦＥＴ Ｔ１及びＴ２である。ＦＥＴ Ｔ１は、入力信号ＩＳを受け取るための入力端に接続されたゲートＧ１と、位相シフト回路ＰＳ２を介して出力信号ＯＳを供給するように出力端に結合されたドレインＤ１と、接地されたソースＳ１を有する。ＦＥＴ Ｔ２は、位相シフト回路ＰＳ１を介して入力端に接続されたゲートＧ２と、出力端に接続されたドレインＤ２と、接地されたソースＳ２を有する。両方の位相シフト回路ＰＳ１及びＰＳ２は、位相シフトθをもたらす。位相シフト回路ＰＳ１及びＰＳ２の位相シフトは等しいので、出力信号ＯＳに対する両方のＦＥＴ Ｔ１及びＴ２の寄与は同相となる。十分大きな出力電力が得ることができるように、この構造体は複数回、反復するので、ブロック図に示される要素は基本構造体と呼ばれることに留意されなければならない。請求項内で呼ばれるセルは、トランジスタＴ１及びＴ２を備える。これらのセルは、位相シフタＰＳ１及びＰＳ２の一部を構成する、容量性又は集中素子を含んでもよいことに留意されなければならない。例えば、位相シフタＰＳ１及びＰＳ２の集中素子を設計するときに、セルの入力及び出力容量を考慮に入れなければならない場合がある。従って、位相シフタＰＳ１及びＰＳ２は、概略的に集中素子であると示されているだけである。言い換えれば、図３ではトランジスタＴ１及びＴ２は、寄生容量が位相シフタＰＳ１及びＰＳ２内にある、理想トランジスタであると解釈してもよい。
従来技術では、最大フィンガ長さと、隣接するフィンガの間の最小間隔が共に、すでに可能な限界にあるために、電力能力を更に増加することはできない。また図２に示されるレイアウトから、すべてのアクティブな装置が入力端及び出力端にて等しい位相及び振幅の信号を依然として有するように、同じパッケージ内に３つのアクティブ・ダイの追加の組を設けることは極めて難しいことがわかる。入力端での長いボンド・ワイヤは、結果として出力端では短いボンド・ワイヤとなり、従って整合に必要なインピーダンスと、等しい位相シフトの両方を損なう。図示のアクティブ・ダイの上にアクティブ・ダイを取り付けることが必要になる非常に非実用的な解決策だけが、等位相の要件に適合することになる。本発明によれば、図８から１０のレイアウトに示されるように、セルの特別な構成と、セル及びボンド・ワイヤの特別な方向付けがこの問題を解決する。セルとは、増幅器構成を備え、チップ上に集積化された集中素子を備えてもよい、アクティブ・ダイ上の基本トポロジーを意味する。通常、増幅器構成は単一のＦＥＴである。
図４Ａ及び４Ｂは、異なる２つの集中素子位相シフト回路の回路図を示す。両方の回路は、特性インピーダンスＺｏを有し、位相シフトθを生じる。図４Ａに示される位相シフト回路は、位相シフト回路の入力端と出力端の間に配置されたインダクタＬと、入力端と接地の間に接続されたコンデンサＣと、出力端と接地の間に接続されたコンデンサを備える。図４Ｂに示される位相シフト回路は、入力端と出力端の間２つのインダクタＬの直列構成と、２つのインダクタＬの接続点と接地の間に接続されたコンデンサＣを有する。
９０度の位相シフトに対して、コンデンサの値Ｃ及びインダクタの値Ｌは次式で定義される。
Figure 2009539277
図５は、入力及び出力コンデンサＣｇｓ１、Ｃｇｓ２及びＣｄｓ１、Ｃｄｓ２と集中素子インダクタＬｉ、Ｌｏを備える位相シフト回路によって、入力端及び出力端にて組み合わされた２つのＦＥＴを備える増幅器回路図を示す。図５は、ＦＥＴがそれらの置き換え回路によって置換され、図４Ａの位相シフト回路が実装された、図３の相互接続された２つの増幅器を示す。
ＦＥＴ Ｔ１の入力端は、ゲート・ソース容量Ｃｇｓ１と直列なゲート抵抗Ｒｇ１によってモデル化される。ＦＥＴ Ｔ１の出力端は、導電率ｇｍ１とドレイン・ソース容量Ｃｄｓ１の並列構成によってモデル化される。ＦＥＴ Ｔ２の入力端は、ゲート・ソース容量Ｃｇｓ２と直列なゲート抵抗Ｒｇ２によってモデル化される。ＦＥＴ Ｔ２の出力端は、導電率ｇｍ２とドレイン・ソース容量Ｃｄｓ２の並列構成によってモデル化される。
入力位相シフト回路ＰＳ１は、インダクタＬｉと、ゲート・ソース容量Ｃｇｓ１及びＣｇｓ２によって形成される。出力位相シフト回路ＰＳ２は、インダクタＬｏと、ドレイン・ソース容量Ｃｄｓ１、Ｃｄｓ２によって形成される。位相シフトθは、共にインダクタＬｉ及びインダクタＬｏのそれぞれの両端で得られる。この実施形態では、第１の回路網Ｎ１は、第１の相互接続手段であるインダクタＬｉを備えるだけであり、第２の回路網Ｎ２は、第２の相互接続手段であるインダクタＬｏを備えるだけである。
しかし、ＦＥＴの非常に低い入力インピーダンス及び高いＱファクタにより、この構成は実現が難しい。
図６は、それぞれが単一のＦＥＴと、ＦＥＴの寄生容量を部分的に補償する回路とを備える相互接続された２つの増幅器セルの回路図を示す。図６は、図５に基づいており、もはやトランジスタＴ１及びＴ２はそれらの置き換え回路では表されておらず、インダクタＬ１はゲートＧ１と接地の間に配置され、インダクタＬ２はゲートＧ２と接地の間に配置される。それぞれインダクタＬ１、Ｌ２と直列のコンデンサＣ１、Ｃ２は、オプションである。
まずコンデンサＣ１、Ｃ２がないものと仮定する。インダクタＬ１、Ｌ２は、寄生入力容量Ｃｇｓ１及びＣｇｓ２の部分補償をもたらす。部分補償により、ＦＥＴの等価入力インピーダンスは増加し、入力インピーダンスのＱファクタは、好ましくは１である望ましい値に減少する。部分補償は、インダクタＬ１、Ｌ２の選択された値に応じて、入力インピーダンスの正又は負の虚部を設計することを可能にする。従って、必要に応じて入力インピーダンスを設計するための高い融通性が得られる。
オプションのコンデンサＣ１、Ｃ２は、インダクタＬ１、Ｌ２に対してＲＦ接地をもたらすＤＣデカップリング・コンデンサである。ＤＣゲート・バイアス電圧Ｖｇは、インダクタＬ１、Ｌ２とコンデンサＣ１、Ｃ２の接続点に供給される。ゲート・バイアス電圧をこれらの接続点に印加することは、例えば１００ＭＨｚまでの広い周波数範囲にわたってゲート・バイアス電圧源が非結合となるという利点を有する。
同様に、寄生容量Ｃｄに対して部分的に補償するために、ＦＥＴ Ｔ１、Ｔ２のドレインＤ１、Ｄ２にインダクタＬｄを接続することができる。ＤＣドレイン・バイアス電圧ＶｄをインダクタＬｄを通じてドレインＤ１、Ｄ２に供給するために、ＤＣデカップリング・コンデンサＣｄを追加することができる。この場合もコンデンサＣｄおよびＣｄは、インダクタＬｄに対するＲＦ接地をもたらす。
図７は、相互接続された２つの増幅器セル及び入力端での位相シフト回路の３つの可能な実施形態に対する回路図を示す。図７は、図６に基づいており、インダクタＬｉと直列にコンデンサＣｉが追加されている。インダクタＬｄとコンデンサＣｄの直列構成は示されていない。この図は、入力信号ＩＳを印加するための３つのオプションを示す。
第１のオプションでは入力信号ＩＳは、信号ＩＳａとしてＦＥＴ Ｔ１のゲートＧ１に供給され、且つコンデンサＣｉとインダクタＬｉの直列構成を通じてＦＥＴ Ｔ２のゲートＧ２に供給される。第２のオプションでは入力信号ＩＳは、信号ＩＳｂとしてコンデンサＣｉとインダクタＬｉの接続点に供給される。第３のオプションでは入力信号ＩＳは、信号ＩＳｃとしてゲートＧ２に供給される。これらすべての実施形態において、第１の回路網Ｎ１は、コンデンサＣｉとインダクタＬｉの直列構成を備える。
実用的な実装形態では、例えば動作周波数、全体設計における実装によって規定される要件、入力インピーダンスの望ましい周波数応答、及び／又は位相シフトに対する必要な制御に応じて、これらのオプションのうちの１つが選択される。
オプションとして、インダクタＬｏと直列にコンデンサＣｏを配置してもよい。好ましくは、このコンデンサは、ドレイン・パッドＤＰ２の近くに配置される。コンデンサＣｏは、周波数応答を調整するため、又はインダクタＬｏの大きすぎるインダクタンスに対して補償するための更なる融通性をもたらす。
図８は、図６に示される回路図に対応するがインダクタＬｄ及びコンデンサＣｄの直列構成をもたない、隣接する２つの増幅器セルの要素のレイアウトを示す。
セルＣＥ１はトランジスタＴ１を備え、これはトランジスタＴ１のアクティブ領域Ａ１内のゲートＧ１フィンガに接続された入力パッドＧＰ１を有しているのが示される。トランジスタＴ１は、トランジスタＴ１のアクティブ領域Ａ１内のドレイン・フィンガに接続された出力パッドＤＰ１を有する。トランジスタＴ１のソースＳ１は、フィンガ構造体の下に配置されたｎウェル（図示せず）を介して接続される。セルＣＥ１は更に、ゲート・パッドＧＰ１と接地の間に接続された、コンデンサＣ１とインダクタＬ１の直列構成を備える。
セルＣＥ２はトランジスタＴ２を備え、これはトランジスタＴ２のアクティブ領域Ａ２内のゲートＧ２フィンガに接続された入力パッドＧＰ２を有しているのが示される。トランジスタＴ２は、トランジスタＴ２のアクティブ領域Ａ２内のドレイン・フィンガに接続された出力パッドＤＰ２を有する。トランジスタＴ２のソースＳ２は、フィンガ構造体の下に配置されたｎウェル（図示せず）を介して接続される。セルＣＥ２は更に、ゲート・パッドＧＰ２と接地の間に接続された、コンデンサＣ２とインダクタＬ２の直列構成を備える。
入力ボンド・パッドＩＢＰに存在する入力信号ＩＳは、ボンド・ワイヤＢＷｉを通じてゲート・パッドＧＰ１に供給される。ゲート・パッドＧＰ１とＧＰ２は、インダクタＬｉを形成するボンド・ワイヤＢＷ１によって相互接続される。ドレイン・パッドＤＰ１とＤＰ２は、インダクタＬｏを形成するボンド・ワイヤＢＷ２によって相互接続される。ボンド・ワイヤＢＷｏは、出力信号ＯＳを供給するように、ドレイン・パッドＤＰ２を出力ボンド・パッドＯＢＰに接続する。
入力ボンド・パッドＩＢＰ、相互接続されたセルＣＥ１及びＣＥ２、並びに出力ボンド・パッドＯＢＰは、第１の方向ＦＤに変位される。増幅器のアクティブ領域Ａ１、Ａ２は、入力パッドＧＰ１、ＧＰ２と出力パッドＤＰ１、ＤＰ２の間に配置され、入力パッドＧＰ１、ＧＰ２、アクティブ領域Ａ１、Ａ２、並びに出力パッドＤＰ１、ＤＰ２は、第１の方向ＦＤに対してほぼ直角な第２の方向ＳＤに変位される。この特別なレイアウトにより、同じ位相シフトを得るように選択されたインダクタンスＬｉ、Ｌｏを有する平行に配置された相互接続ＢＷ１、ＢＷ２によって、入力パッドＧＰ１、ＧＰ２を相互接続し、且つ出力パッドＤＰ１、ＤＰ２を相互接続することが可能になる。好ましくは、図示のように、相互接続ＢＷ１及びＢＷ２は、他の構成要素（Ａ１、Ａ２、ＧＰ１、ＧＰ２、ＤＰ１、ＤＰ２、Ｌ１、Ｃ１、Ｌ２、Ｃ２）が集積化されたチップの表面の上に適切に選択された高さを有するボンド・ワイヤである。
図示のレイアウトは、ボンド・ワイヤの間の電磁結合が最小であるので、実用的な実装形態において非常に有利である。ボンド・ワイヤＢＷ１、ＢＷ２と、ＢＷｉ又はＢＷｏの間の結合は、それらが並列に走る領域がないか最小であるので、最小となる。ボンド・ワイヤＢＷ１とＢＷ２の間の結合は、チップの表面の上の異なる高さを選択することによって最小にすることができる。ＦＥＴ Ｔ１及びＴ２の寄生入力及び出力容量は異なるのに対し、同じ遅延が得られるべきであるので、通常、これらの異なる高さは必要である。
図９は、隣接する２つの増幅器セルの要素の代替レイアウトを示す。図８に示されるレイアウトとの違いは、今度はセルＣＥ１内に、図７のコンデンサＣｉが、一方の端子がゲート・パッドＧＰ１に接続されて追加されており、入力ボンド・ワイヤＢＷｉ及びボンド・ワイヤＬｉは共に、入力パッドＧＰ１の代わりにコンデンサＣｉの他方の端子に接続されることだけである。従って、このレイアウトは、図７の入力信号ＩＳが信号ＩＳｂであるオプション２に対応する。
図１０は、隣接する２つの増幅器セルの要素のさらに他のレイアウトを示す。図９に示されるレイアウトとの違いの１つは、入力ボンド・ワイヤＢＷｉがコンデンサＣｉの代わりにゲート・パッドＧＰ２に接続されることである。もう１つの違いは、第２のセルＣＥ２にコンデンサＣｏ（図７も参照されたい）が、一方の端子はドレイン・パッドＤＰ２に接続され、他方の端子は好ましくはボンド・ワイヤによって形成されるインダクタＬｏに接続されて、追加されることである。
図１１は、隣接する増幅器セルの３つの行のレイアウトを概略的に示す。図示の実施例では、３つの行Ｒ１、Ｒ２、Ｒ３は第１の方向に延び、それぞれは、図８、又は図９、又は図１０に示される増幅器セルの１つを備える。図１１に示される実施形態では、行Ｒ１及びＲ３は図８に示されるものと同じレイアウトを有する。行Ｒ１内の図８と同じ要素は、図８と同じ参照記号を有する。これらのセルは、第２の方向において、一方の側ではゲート・パッドＧＰ１２、ＧＰ１３、及びＧＰ２２、ＧＰ２３により、他方の側ではドレイン・パッドＤＰ１１、ＤＰ１２、及びＤＰ２１、ＤＰ２２により互いに組み合わされる。このようにして、含まれるすべての増幅器セルの入力端及び出力端にて、信号の非常に均一な位相及び振幅分布を実現する、高出力装置の小型の構造体が形成される。３つより多い行、及び／又は２つより多い列があってもよい。
相互接続された増幅器セルの行Ｒ２は、行Ｒ１と同一であるが、ここでは逆さまに配置され、それにより第１の行のトランジスタの出力パッドＤＰ１１、ＤＰ２１と、第２の行のトランジスタの出力パッドＤＰ１２、ＤＰ２２は、互いに直接対向し、又は更には互いに直接接触するようになる。出力パッドＤＰ１２とＤＰ２２は、インダクタンスＬｏ２を形成するボンド・ワイヤによって相互接続される。出力パッドＤＰ２２は、ボンド・ワイヤＢＷｏ２によって出力パッドＯＢＰ２に接続される。
相互接続された増幅器セルの行Ｒ３は行Ｒ１と同一である。第２の行Ｒ２の第１のトランジスタの入力パッドＧＰ１２と、第３の行Ｒ３の第１のトランジスタの入力パッドＧＰ１３の両方に接触する追加パッドＰＥ１２に、入力ボンド・パッドＩＢＰ２が、ボンド・ワイヤＢＷｉ２によって接続される。追加パッドＰＥ１２とＰＥ２２を相互接続するボンド・ワイヤは、インダクタンスＬｉ１を形成する。第３の行Ｒ３のトランジスタの出力パッドＤＰ１３、ＤＰ２３は、インダクタンスＬｏ３を形成するボンド・ワイヤによって相互接続される。出力パッドＢＰ２３は、ボンド・ワイヤＢＷｏ３を通じて出力ボンド・パッドＯＢＰ３に接続される。
好ましくは、セルの第１の列は第１のダイＤ１上に配置され、セルの第２の列は第２のダイＤ２上に配置される。すべてのセルを同じダイ上に配置することは可能であるが、その場合、ボンド・ワイヤがトランジスタを接続する、セルの２つの列の間の領域が使用されず、結果としてダイの総面積がずっと大きくなり得る。但し、ボンド・ワイヤの長さが限定されれば、図１３及び図１４に示されたようなタイプ２の位相シフト回路が用いられる場合は（図４ｂを参照されたい）、ダイの間の領域はコンデンサＣｏ１又はＣｉ１によって使用することができる。
図１２は、増幅器セルの２つの列を備えるパッケージを概略的に示し、各行は、相互接続された２つの増幅器セルを備える。標準のＳＯＴ５０２パッケージは、フレームＰＦＲ、入力ボンド・フラップＩＢＰ、出力ボンド・フラップＯＢＰ、及び相互接続された増幅器セルの３つのグループを備える。
相互接続された増幅器セルの各グループは、入力コンデンサＣｉｎを備え、入力コンデンサＣｉｎは、ボンド・ワイヤＩＢＷを通じて入力ボンド・フラップＩＢＰに接続され、且つボンド・ワイヤＢＷｉ１からＢＷｉ５を通じて第１のダイＤ１に接続される。第１のダイＤ１は、図１１に示されるものと同じ構造体でよいが、ここではダイＤ１には、３個の代わりに１０個の組み合わされた増幅器セルがある。図１１に示されるものと同じ構造体でよいが、３個の代わりに１０個のトランジスタを備える第２のダイＤ２は、ボンド・ワイヤＢＷｏ１からＢＷｏ５を通じて出力コンデンサＣｏｕｔに接続された出力端を有する。第１のダイＤ１と第２のダイＤ２の間の相互接続は、インダクタンスＬｉ及びＬｏを得るように図８から１０に示されたのと同様に、ボンド・ワイヤによって行うことができる。ボンド・ワイヤＯＢＷは、出力コンデンサを出力ボンド・フラップＯＢＰに接続する。
図１２から明らかなように、入力ボンド・フラップＩＢＰ、第１の増幅器セルＤ１、第２の増幅器セルＤ２、及び出力ボンド・フラップＯＢＰは、述べた順序で第１の方向ＦＤに現れる。トランジスタ構造体は、例えば図８から１１に関して開示されたように、述べる順序で第１の方向に対してほぼ直角な第２の方向ＳＤに現れる、入力パッドと、フィンガ構造体を備えるアクティブ領域と、出力パッドとを備える。更に、図１２を図２と比較すると、アクティブ・ダイによって占有されるパッケージ内の面積は、ずっと大きいことが明らかである。その結果、パッケージ内の増幅器の最大出力電力は、ずっと大きくなる。
図１３は、相互接続された増幅器セルの代替回路図である。図１３に示される回路は、図６に示される回路であり、出力インダクタＬｏは、２つのインダクタＬｏ１とＬｏ２の直列構成と、コンデンサＣｏ１によって置き換えられる。２つのインダクタＬｏ１とＬｏ２の直列構成はドレインＤ１とＤ２の間に配置され、コンデンサＣｏ１は２つのインダクタＬｏ１とＬｏ２の接続点と接地の間に配置される。この回路は、図４Ａに示されるように、入力端に位相シフト回路網を備える。この入力位相シフト回路は、インダクタＬｉと、トランジスタＴ１及びＴ２によって形成される増幅器の入力容量を備える。この回路は更に、図４Ｂに示されるように、出力端に位相シフト回路網Ｌｏ１、Ｌｏ２、Ｃｏ１を備える。
図１４は、相互接続された増幅器セルの他の代替回路図を示す。図１４に示される回路は、図６に示される回路であり、入力インダクタＬｉは、２つのインダクタＬｉ１とＬｉ２の直列構成と、コンデンサＣｉ１によって置き換えられる。２つのインダクタＬｉ１とＬｉ２の直列構成はゲートＧ１とＧ２の間に配置され、コンデンサＣｉ１は２つのインダクタＬｉ１とＬｉ２の接続点と接地の間に配置される。この回路は、図４Ａに示されるように出力端に、インダクタＬｏとコンデンサＣｏを備える位相シフト回路網を備え、且つ図４Ｂに示されるように入力端に位相シフト回路網Ｌｉ１、Ｌｉ２、Ｃｉ１を備える。
要約すれば、本発明の増幅器構造体は、より大きな帯域幅、及び単位面積当たりの大きな電力能力を有する。これはドハティ設計を用いて好適に実施され、それにより良好な線形性が実現される。本発明の構造体は、特に１００ＭＨｚを超える帯域幅をもつ設計を可能にすることが見出された。４００ＭＨｚの帯域幅さえも実現可能であり、これはＲＦ増幅器構造体の関連分野では極めて広い。これは、商用的に重要なＰＣＳ（１８００ＭＨｚ）及びＷＣＤＭＡ（２２００ＭＨｚまで）の周波数帯を単一の増幅器構造体により扱うことができることを意味する。
上述の実施形態は本発明を説明するものであり、本発明を限定するものではなく、当業者なら添付の特許請求の範囲から逸脱することなく、多くの代替実施形態を設計することが可能であることに留意すべきである。
特許請求の範囲において、括弧内に置かれたいずれの参照記号も、特許請求の範囲を限定するものと解釈されるべきではない。「備える」という動詞及びその活用形の使用は、請求項中に記載されたもの以外の要素又はステップの存在を除外するものではない。本発明は、複数の異なる要素を備えるハードウェアを用いて実施することができ、且つ適切にプログラミングされたコンピュータを用いて実施することができる。複数の手段を列挙した、装置に関する請求項では、これらの手段のいくつかを同じ１つのハードウェア品目によって実施することもできる。互いに異なる従属請求項中に何らかの処置が記載されているだけで、これらの処置の組合せが利用できないことを示すものではない。
図２に示される従来技術のＲＦ増幅器のセルの回路図である。 回路図が図１に示され、ＳＯＴ５０２パッケージ内に配置される、複数のセルを備える従来技術のＲＦ増幅器の構造体を概略的に示す図である。 本発明の一実施形態による、相互接続された２つの増幅器のブロック図である。 集中素子位相シフト回路の回路図である。 集中素子位相シフト回路の回路図である。 それぞれが単一のＦＥＴと、集中素子がインダクタである位相シフト回路とを備える２つのセルの回路図である。 それぞれが単一のＦＥＴと、ＦＥＴの寄生容量を部分的に補償する回路とを備える相互接続された２つの増幅器セルの回路図である。 相互接続された２つの増幅器セル及び位相シフト回路の、可能な３つの実施形態を示す回路図である。 隣接する２つの増幅器セルの要素のレイアウトを示す図である。 隣接する２つの増幅器セルの要素の代替レイアウトを示す図である。 隣接する２つの増幅器セルの要素のさらに他のレイアウトを示す図である。 隣接する増幅器セルの３つの行のレイアウトを概略的に示す図である。 各行が相互接続された２つの増幅器セルを備える、増幅器セルの２つの列を備えるパッケージを概略的に示す図である。 相互接続された増幅器セルの代替回路図である。 相互接続された増幅器セルの他の代替回路図である。

Claims (15)

  1. 集積ＨＦ増幅器構造体であって、
    入力ボンド・パッドと第１の方向に互いに変位された複数のセルと出力ボンド・パッドとをこの順序で前記第１の方向に備え、前記複数のセルの各々は入力パッドとアクティブ領域と出力パッドとを有する増幅器を備え、前記アクティブ領域は前記入力パッドと前記出力パッドの間に配置され、前記入力パッドと前記アクティブ領域と前記出力パッドとは前記第１の方向に対してほぼ直角な第２の方向に互いに変位され、
    さらに、前記複数のセルのうちの隣接するセルの入力パッドを相互接続するための第１の相互接続手段を備え、且つ前記第１の方向に延びる第１の回路網と、
    前記複数のセルのうちの隣接するセルの出力パッドを相互接続するための第２の相互接続手段を備え、且つ前記第１の方向に延びる第２の回路網とを備え、
    すべての相互接続されたセルについて、前記入力ボンド・パッドでの同じ入力信号に対して等しい位相シフト及び振幅を有する出力信号を前記出力ボンド・パッドにおいて得るように前記第１の回路網及び前記第２の回路網が構成される、集積ＨＦ増幅器構造体。
  2. 前記第１の相互接続手段が、前記第１の方向に延びる第１のボンド・ワイヤを備え、前記第２の相互接続手段がやはり前記第１の方向に延びる第２のボンド・ワイヤを備える、請求項１に記載の集積増幅器構造体。
  3. 前記第１のボンド・ワイヤが第１のインダクタンスを形成し、前記第２のボンド・ワイヤが第２のインダクタンスを形成する、請求項２に記載の集積増幅器構造体。
  4. 前記増幅器セルの各々が別々のダイ上に配置される、請求項１に記載の集積増幅器構造体。
  5. 前記第１の回路網と前記第２の回路網のインピーダンスが、インピーダンス整合を得るように選択される、請求項１に記載の集積増幅器構造体。
  6. 前記第１のボンド・ワイヤが、前記隣接する増幅器セルの入力パッドを直接相互接続する、請求項２に記載の集積増幅器構造体。
  7. 前記第２のボンド・ワイヤが、前記隣接する増幅器セルの出力パッドを直接相互接続する、請求項２に記載の集積増幅器構造体。
  8. 前記第１のボンド・ワイヤと直列に構成されたコンデンサを前記第１の回路網が更に備え、前記直列構成は前記入力パッドの間に配置され、前記入力信号は前記入力パッドの１つに供給される、請求項２に記載の集積増幅器構造体。
  9. 前記第１のボンド・ワイヤと直列に構成されたコンデンサを前記第１の回路網が更に備え、前記直列構成は前記入力パッドの間に配置され、前記コンデンサは前記コンデンサを介して前記入力信号を前記入力パッドに供給するように構成される、請求項２に記載の集積増幅器構造体。
  10. それぞれ、前記入力パッドの各々に接続された、インダクタとＤＣデカップリング・コンデンサの第１及び第２の直列構成を更に備える、請求項６及び／又は７、又は８、又は９に記載の集積増幅器構造体。
  11. それぞれ、前記出力パッドの各々に接続された、インダクタとＤＣデカップリング・コンデンサの第３及び第４の直列構成を更に備える、請求項６及び／又は７、又は８、又は９、又は１０に記載の集積増幅器構造体。
  12. 複数のインダクタがボンド・ワイヤから形成される、又は集積化される、請求項６及び／又は７、又は８、又は９、又は１０、又は１１に記載の集積増幅器構造体。
  13. 前記第１の方向の各位置において、複数の入力ボンド・パッドの行と、前記第１の方向に互いに変位された複数のセルの複数の行と、複数の出力ボンド・パッドの行とを、この順序で前記第２の方向に得るように、前記複数のセルが複数の増幅器セルの行によって置き換えられ、すべての前記行は互いに平行に配置される、請求項１に記載の集積増幅器構造体。
  14. 前記請求項のいずれか一項に記載の集積増幅器構造体を備える、集積回路。
  15. 前記複数のセルが第１のセルと第２のセルを備え、前記第１の回路網と前記第２の回路網は、特定の動作周波数にて＋９０°又は−９０°の位相シフトを得るように構成され、且つ前記第２のセルの前記増幅器はＢ級又はＣ級で動作するように構成され、それによってドハティ増幅器を形成する、請求項１４に記載の集積回路。
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