KR100852315B1 - 전력 증폭기, 방법 및 인덕터 - Google Patents

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Abstract

본 발명은 증폭될 RF 신호의 전력 출력을 효율적으로, 경제적으로 향상시키는 분산형 전력 증폭기 토폴로지 및 장치를 개시한다. 전력 증폭기는 동일 크기와 반대 위상의 입력 신호로 구동되는 인접한 증폭 장치들의 신호 입력을 구비한 액티브 트랜스포머의 1차 권선으로 바람직하게 기능하는 신규한 환형 구조로 상호접속된 복수의 푸시-풀 증폭기를 포함한다. 토폴로지는 또한 1차 권선의 구조와 정합하는 2차 권선의 이용, 및 개별 전력 증폭기들의 전력을 효율적으로 결합하는 기능을 하는 전력 증폭기의 변형을 개시한다. 신규한 아키텍쳐는 RF, 마이크로파 및 밀리미터파 주파수에서의 저비용, 완전 집적, 고출력 증폭기의 설계를 가능하게 한다.
RF 신호, 분산형 전력 증폭기, 액티브 트랜스포머, 환형 구조, 푸시-풀 증폭기, 1차 권선, 2차 권선

Description

전력 증폭기, 방법 및 인덕터{POWER AMPLIFIERS AND METHODS THEREOF, AND INDUCTORS}
본 발명은 고주파 전력 증폭기에 관한 것이며, 구체적으로는 전력 결합과 임피던스 변환을 위해 개별 전력 증폭기를 단일하게(monolithically), 혹은 다른 방식으로 결합하는 기술에 관한 것이다.
적절한 전력 레벨, 효율과 이득(게인:gain)을 갖는 고주파 전력 증폭기를 설계하는 것은 단일칩 집적 트랜시버를 달성하는데 있어서 주요 도전 과제 중의 하나이다. 이 분야에서 몇가지 진전이 이루어졌으나, 실리콘이나 실리콘 게르마늄과 같은 손실있는 기판에 실제로 집접되는 전력 증폭기를 설계하는 것은 어려운 과제이다.
본딩 와이어와 외부 밸룬(balun)과 같은 다수의 외부 소자들이 동조 소자로 사용되어, CMOS 트랜지스터를 사용하여 1W를 초과하는 출력 전력 레벨을 생성하고 있다. 예를 들어, K.C.Tsai and P.R.Gray, "A 1.9GHz, 1-W CMOS Class-E Power Amplifier for Wireless Communications," IEEE Journal of Solid-State Circuits, vol. 34, no. 7, pp. 962-969, July 1999[1]와, C.Yoo and Q.Huang, "A Common-Gate Switched, 0.9W Class-E Power Amplifer with 41% PAE in 0.25㎛ CMOS," Symposium on VLSI Circuits Digest, pp.56-57, Honolulu, June 2000[2] 를 참조하라.　 유사한 성능 레벨이 Si-바이폴라 트랜지스터를 이용하여 얻어졌다. 예를 들어, W.Simburger, et al, "A Monolithic Transformer Coupled 5-W Silicon Power Amplifier with 59% PAE at 0.9 GHz," IEEE Journal of Solid-State Circuits, vol. 34, no. 12, pp. 1881-1892, Dec. 1999[3]와, W.Simburger, et al, "A Monolithic 2.5V, 1W Silicon Bipolar Power Amplifier with 55% PAE at 1.9 GHz," IEEE MTT-S Digest, vol. 2, pp. 853-856, Boston, June, 2000[4]를 참조하라.
또한, 높은 브레이크다운 전압과 높은 기판 저항을 갖는 액티브 장치를 위한 다른 기술이 출력 전력과 집적된 증폭기의 효율을 증가시키는데 사용되어 왔다. 예를 들어, 브레이크다운 전압이 20V인 LDMOS 트랜지스터들이 준절연 기판(semi-insulating substrate)에 이용되고 있지만, 여전히 이러한 설계로는 200mW만을 전달할 수 있을 뿐이다. Y.Tan, et al., "A 900-MHz Fully Integrated SOI Power Amplifier for Single-Chip Wireless Transceiver Applications," IEEE Journal of Solid-State Circ., vol. 35, no. 10, pp. 1481-1485, Oct. 2000[5]. 또한, 절연 기판상의 GaAs MESFET이 전력 증폭기들을 집적하는데 사용된다. J. Portilla, H. Garcia, and E. Artal, "High Power-Added Efficiency MMIC Amplifier for 2.4 GHz Wireless Communications," IEEE Journal of Solid-State Circuits, vol. 34, no. 1, pp. 120-123, Jan. 1999[6]. 불행히도, 이러한 기술들은 종래의 실리콘 기반 트랜지스터기술, 예컨대, CMOS 등에 비해 더욱 고가이며 제조하기도 어렵다.
고주파수, 저전압 전력 증폭기 설계에 있어 이러한 종래의 성과의 요약을 표 1에 나타내었다.
주파수 (GHz) Pout(W) 공급 전압 PAE % 와이어본드 인덕터? 외부 소자? 액티브 장치 참조 번호
1.9 1.0 2 41 YES YES CMOS [1]
0.9 1.0 1.9 41 YES YES CMOS [2]
0.9 5.0 4.5 59 NO YES Si Bipolar [3]
1.9 1.4 2.5 55 NO YES Si Bipolar [4]
0.9 0.2 5 49 NO NO SOI LDMOS [5]
2.4 0.25 7 79 NO NO MESFET [6]
CMOS와 같은 종래의 실리콘 기술을 이용하여 완전 집적된 고속 고상 전력 증폭기(fully-integrated high speed solid state power amplifier)를 설계함에 있어서 두가지 주요 문제점은 (1) 온칩 인덕터와 트랜스포머의 손실을 증가시키는 손실있는 기판의 낮은 저항률(resistivity)과,(2) 트랜지스터의 낮은 브레이크다운 전압이다. 이러한 문제들은 빠른 동작을 위해 트랜지스터(CMOS 등)의 최소 피처 크기가 축소됨에 따라서 심화되었다.
특히, 손실있는 기판의 높은 도전성으로 인하여 동일 기판 상에 장착되는 종래의 나선형 인덕터를 포함하는 긴 금속 라인이 전력면에서 매우 손실을 갖는다. 저항을 감소시키기 위하여 금속 라인들이 넓어지면, 금속과 기판 사이의 용량성 커플링 효과(capacitive coupling effect)에 의해 일부 전류가 기판으로 유출되어, 전력 낭비를 증가시킬 것이다. 반면, 금속 라인들이 효과적으로 이 문제를 극복할 만큼 좁아진다면, 금속의 저항이 충분히 증가하여, 낭비되는 전력의 상당 부분을 다시 흡수할 것이다.
예를 들어, CMOS와 같은 종래의 트랜지스터의 낮은 브레이크다운 전압은 트랜지스터의 최대 허용가능한 드레인 전압 변동을 제한한다. 그 결과, 더 큰 출력 전압을 얻기 위해서는 어떤 형태의 임피던스 변환이 필요하다. 예를 들어, ±2V 드레인 전압 변동은 다른 임피던스 변환이 없다면 40mW만을 50Ω부하에 전달한다. 임피던스 변환은 1:n 트랜스포머를 이용하여서 할 수 있지만, 불행히도, 표준 CMOS 기판 상의 온칩 나선형 1:n 트랜스포머는 매우 손실이 있는 것이어서 증폭기의 성능을 크게 떨어뜨린다. 다른 방법으로, 온칩 공진 매치(on-chip resonant match)가 이용될 수 있지만, 이 기술 또한 상당한 전력 손실을 낳는다.
요약하면, 모든 고주파 전력 증폭기들은 표면적으로 매칭, 서플라이 접속, 어떤 형태의 전력 결합을 위해 어떤 인덕터-본질적으로 긴 금속 라인-를 요구하기 때문에, 종래의 전력 증폭기 회로는 매우 전력면에서 비효율적이며 일정 전력과 주파수 레벨 이상에서는 상업적으로 불가능하다.
따라서, 저렴한 실리콘 기반 공정으로 구현될 수 있고 마이크로파와 밀리미터파 주파수 범위에서 상당한 출력 레벨을 제공할 수 있는, 저가의 완전 집적가능한 형태의 전력 증폭기를 얻는 것이 매우 바람직하다. 또한, 이러한 형태가 분리된 전력 증폭기로 구현될 뿐만 아니라 단일 집적 기술로도 구현될 수 있다면 바람직할 것이다. 이상적으로는, 이 아키텍처는 또한 손실있는 기판 IC 와 비손실 기판 IC 모두의 설계에 있어서도 유용할 것이다.
본 발명은, 이러한 요구에 부응하여, 분산형 환형 구조 전력 증폭기(distributed, circular-geometry power amplifier)를 전력 결합 및 임피던스 변환 수단으로 하여, 작은 패키지에서 매우 높은 출력 전압을 달성하고 단락-채널 MOS 트랜지스터와 같은 종래의 액티브 장치의 낮은 브레이크다운 전압을 극복하는 것이다.
특히, 본 발명은 복수의 작은 푸시-풀 증폭기를 포함하는 RF 입력 신호 증폭용 분산형 환형 구조 전력 증폭기이다. 각각의 증폭기는 두 개의 이득 블록을 포함하는데, 각각은 양의 단자와 음의 단자를 갖는 입력 포트와 양의 단자와 음의 단자를 갖는 출력 포트를 구비한다. 각 푸시-풀 증폭기의 두 개의 이득 블록은 각각의 출력 포트의 양의 단자에 유도성 경로로 상호 접속되고 각각의 출력 포트의 양의 단자의 공통의 공급 전압을 공유한다. 각 푸시-풀 증폭기의 각 이득 블록의 음의 출력 포트는 인접하는 푸시-풀 증폭기의 이득 블록의 출력 포트의 음의 단자에 접속되는데, 이 증폭기들은 환형 구조으로 상호접속되도록 구성되고, 인접 이득 블록의 접속된 음의 단자가 함께 접속되어 가상 ac 접지를 형성한다.
동작에 있어서, 각 이득 블록의 입력 포트는 인접 이득 블록의 입력 포트에 대해 적어도 실질적으로 동일한 크기와 반대의 위상을 갖는 ac 입력 신호를 수신하게 된다. 푸시-풀 증폭기는 기본 동작 주파수에 대해 이득 블럭의 출력 포트의 음의 단자가 가상 ac 접지가 되도록 상호접속된다.
본 발명의 보다 구체적인 양상에 있어서, 분산형 환형 구조 전력 증폭기는 RF 입력 신호를 증폭하도록 구성된 적어도 두 개의 푸시-풀 증폭기를 포함한다. 제1 푸시-풀 증폭기는 제1 이득 블록과 제2 이득 블록을 포함하는데, 각 블록은 양의 단자와 음의 단자를 갖는 입력 포트와 양의 단자와 음의 단자를 갖는 출력 포트를 포함하고, 상기 블록은 각 출력 포트의 양의 단자에 유도성 경로로 상호접속된다. 제2 푸시-풀 증폭기는 제2 이득 블록에 인접하는 제3 이득 블록과 제4 이득 블록을 포함하는데, 제3 및 제4 이득 블록은 각각 양의 단자와 음의 단자를 갖는 입력 포트와 양의 단자와 음의 단자를 갖는 출력 포트를 구비하고, 제2 푸시-풀 증폭기의 이득 블록은 각 출력 포트의 양의 단자에 유도성 경로로 상호접속된다. "환형" 폐루프를 형성하기 위해, 제2 및 제3 이득 블록은 각 출력 포트의 음의 단자에 상호접속하고 제4 이득 블록의 출력 포트의 음의 단자는 제1 이득 블록의 출력 포트의 음의 단자에 상호접속하여 실질적으로 제4 이득 블록으로부터 흐르는 모든 ac 전류가 제1 이득 블록으로 흐르게 한다. 제4 및 제1 이득 블록은, 일반적으로는 그렇지 않지만, 서로 직접 접속된다. 일반적인 구성으로는, 적어도(그리고 바람직하게는 그 이상) 하나의 추가적인 한 쌍의 상호접속된 이득 블록을 갖는 푸시-풀 증폭기가 제4 및 제1 이득 블록 사이에 제공되어, 제4 이득 블록의 출력 포트의 음의 단자는 제1 이득 블록의 출력 포트의 음의 단자에 이 적어도 하나의 추가적인 푸시-풀 증폭기를 통해 간접적으로 접속된다.
보다 상세한 실시예에서, 전력 증폭기는 제3 및 제4 푸시-풀 증폭기를 더 포함하여, 8 개의 이득 블록을 갖는 쿼드(quad)-푸시-풀 전력 증폭기를 형성한다. 특히, 제3 푸시-풀 증폭기는 제5와 제6 이득 블록을 갖는데, 각각은 양의 단자와 음의 단자를 갖는 입력 포트와 양의 단자와 음의 단자를 갖는 출력 포트를 구비하고, 제5 및 제6 블록은 각 출력 포트의 양의 단자에 유도성 경로로 상호접속된다. 유사하게, 제4 푸시-풀 증폭기는 제7 및 제8 이득 블록을 갖는데, 각 블록은 각각은 양의 단자와 음의 단자를 갖는 입력 포트와 양의 단자와 음의 단자를 갖는 출력 포트를 구비하고, 제7 및 제8 블록은 각 출력 포트의 양의 단자에 유도성 경로로 상호접속된다. 쿼드-증폭기 장치는 제4 이득 블록의 출력 포트의 음의 단자가 제5 이득 블록의 출력 포트의 음의 단자에 접속되도록 상호접속되고 제6 이득 블록의 출력 포트의 음의 단자는 제7 이득 블록의 출력 포트의 음의 단자에 접속되고, 제8 이득 블록의 출력 포트의 음의 단자는 제1 이득 블록의 출력 단자의 음의 단자에 접속된다.
본 발명에서 사용되는 푸시-풀 증폭기를 포함하는 이득 블록은 원하는 이득, 회로 복잡도, 가격 및 다른 인자들에 따라 다양한 구성을 가질 수 있다. 기본적인 일실시예에서, 각 푸시-풀 증폭기의 이득 블록은 예컨대, CMOS 혹은 바이폴라 트랜지스터와 같은, 캐소드, 애노드, 및 제어 단자를 갖는 단일의 3 단자 액티브 장치를 포함한다. 다른 실시예에서, 각 푸시-풀 증폭기의 이득 블록은 적어도 제1 및 최종의 3 단자 액티브 장치를 갖는 복합 장치를 포함한다. 각 이득 블럭의 액티브 장치들은 제1 액티브 장치의 캐소드가 각 이득 블록의 출력 포트의 음의 단자로 기능하고, 최종 액티브 장치의 애노드가 각 이득 블록의 출력 포트의 양의 단자로 기능하고, 제1 액티브 장치의 제어 단자는 이득 블록의 입력 포트가 되도록 캐스코드(cascoded) 방식으로 함께 접속된다. 이러한 구성으로, 각 푸시-풀 증폭기와, 그에 따라 전력 증폭기는, 이득 블록 설계 당 단일의 트랜지스터가 공급할 수 있는 이득 이상을 유리하게 공급할 수 있다.
본 발명의 전력 증폭기는 푸시-풀 증폭기가 단일 칩에 단일하게 집적될 수 있도록 한다. 더욱이, 각 푸시-풀 증폭기의 유도성 경로는 단순한 금속 슬랩일 수 있으며, 구체적으로는 실질적으로 곧은 금속 슬랩일 수 있다.
본 발명의 더 향상된 설계에서는, 전력 증폭기는 인접 푸시-풀 증폭기의 인접 이득 블록의 출력 포트의 양의 단자들 간에 접속되는 공진, 고조파 동조 캐패시터를 더 포함할 수 있다. 증폭기는 또한 RF 입력 신호에 제공되는 임피던스를 동조시키기 위해 인접 푸시-풀 증폭기의 인접 이득 블록의 입력 포트들 간에 분포되는 유도성 루프를 포함할 수 있다.
RF 입력측에 있어서, 회로가 적절히 동작하도록 하기 위해서, 모든 이득 블록의 모든 입력 포트에 균형있는 입력이 제공되어야 한다. 이를 위하여, 모든 이득 블록의 입력 포트에 증폭될 동상의(in-phase) 균형 입력 신호를 대칭적으로 접속하는 입력 전력 분산 회로망(splitting network)이 포함된다. 입력 전력 분산 회로망은 대칭적으로 전력 증폭기의 환형 구조 내의 한 점 혹은 전력 증폭기의 환형 구조 외부의 한 점으로부터 동상 균형 입력 신호를 접속할 수 있다.
바람직한 실시예에서, 전력 증폭기는 또한 각 푸시-풀 증폭기에 의해 증폭된 신호들을 결합하는 푸시-풀 증폭기에 접속된 전력 결합 회로를 포함한다. 전력 결합을 위해서, 푸시-풀 증폭기는 바람직하게는 액티브 트랜스포머의 환형 구조 1차 권선(primary winding)을 형성하는 제1 폐루프로서 구성되고, 전력 결합 회로는 1차 권선에 근접하여 위치하고 자기적으로 커플링된 액티브 트랜스포머의 2차 권선으로 구성된다. 따라서, 2차 권선은 제1 폐루프에서 푸시-풀 증폭기들의 합산 출력을 제공하는 단일 출력을 갖는다. 상기 2차 권선은 단권(single turn) 회로이거나 복권(multiple turn) 회로일 수 있다.
또한, 상기 2차 권선은 가변 폭 금속 라인에 의해 단권 혹은 복권 인덕터를 유리하게 포함할 수 있다. 기판에 대해 낮은 ac 전압이 제공되면 상대적으로 넓고 기판에 대해 높은 ac 전압이 제공되면 상대적으로 좁은 금속 라인 섹션이 제공된다. 이 구조는 전력 손실을 더 줄이는 이점을 주는 것으로, ac 전압 신호가 낮으면 넓은 금속이 낮은 금속 저항을 가져서 손실을 줄이고, ac 전압이 높으면 좁은 금속의 기판에 저용량성 커플링을 하여 다시 손실을 줄이는 이점이 있기 때문이다. 이러한 방식으로, 금속 저항 손실과 용량성 커플링 손실이 감소한다.
잠시 입력 회로로 돌아가면, 이상 개시된 입력 전력 분산 회로망은 2차 권선에 근접하는 복수의 트위스트 입력 루프를 포함하여, 2차 권선으로부터 자기적 커플링을 제공한다. 이러한 구조는 전력 증폭기의 각 푸시-풀 증폭기의 이득이나 선형성(linearity)을 더욱 향상시킨다.
본 발명의 바람직한 실시예의 다른 구체적인 양상에서, 전력 손실 절감 이익이 있는 인터디지트형 트랜스포머(interdigited transformer)를 형성하도록 1차 및 2차 권선에 인접하여 자기적으로 커플링되는 추가적인 2차 권선이 제공될 수 있다. 대안적으로, 혹은 복권 2차 권선 개발에 부가하여, 본 발명의 전력 증폭기는 인터디지트형 트랜스포머를 형성하도록 상기 제1 및 제2 권선에 인접하여 자기적으로 커플링되는 적어도 하나의 추가적인 환형 구조 1차 권선을 더 포함할 수 있다.
복수의 푸시-풀 증폭기의 증폭 출력을 결합하여 전력 증폭기를 형성하는 방법이 또한 개시된다. 이 방법에 있어서, 각 증폭기는 유도적 경로에 의해 유도적으로 상호접속된 2개의 이득 블록을 각각 구비한다. 상기 방법은 인접 증폭기들의 인접 이득 블록들이 상호접속되도록 제1 폐루프를 형성하고, 상기 상호접속에 따라 접속점(junction)에서 가상 ac 접지를 형성하도록 상기 복수의 증폭기를 구성하는 단계와, 적어도 실질적으로 동일하고 반대인 입력 신호들로 인접 푸시-풀 증폭기들의 인접 이득 블록들을 구동하는 단계를 포함한다. 본 발명의 보다 구체적인 양상에서, 상기 방법은 제1 폐루프에 인접 배치되고 자기적으로 커플링되는 2차 코일에서 제1 폐루프의 상기 푸시-풀 증폭기들의 출력 전력을 결합하는 단계를 더 포함한다.
전압 신호를 처리하는 집적 회로의 기판 상에 피착하기 위한 저손실 인덕터가 또한 개시된다. 상기 인덕터는 기판 상에 배치되고, 제1 및 제2 단부를 가진 연장형 도전성 바디(elongated conductive body)와, 상기 단부들 사이에 배치된 도전성 섹션, 및 상기 바디를 가로지르는 평균 ac 신호 전압 -상기 신호 전압이 상기 도전성 바디를 가로지르는 평균 ac 신호 전압보다 낮게 결정되는 섹션이 상기 신호 전압이 상기 도전성 바디를 가로지르는 평균 ac 신호 전압보다 높게 결정되는 상기 인덕터의 다른 섹션보다 상대적으로 넓음-을 포함한다.
추가로, 집적회로의 기판 상에 배치되고, 연장형 바디, 상호접속된 도전성 섹션들, 평균 폭, 상기 바디를 가로지르는 평균 ac 신호 전압을 구비하는 인덕터의 전기적 손실을 줄이기 위한 방법이 개시된다. 상기 방법은 상기 평균 폭에 비해 상기 인덕터의 바디의 일 섹션의 폭을 줄이는 단계 -상기 폭에 대해 상기 섹션상의 ac 전압 신호는 상기 인덕터 바디를 가로지르는 평균 ac 신호 전압보다 상대적으로 높음-, 및 상기 인덕터의 바디의 다른 섹션의 폭을 증가시키는 단계 -상기 폭에 대해 상기 다른 섹션상의 ac 전압 신호는 상기 인덕터 바디를 가로지르는 평균 ac 신호 전압보다 상대적으로 낮음-를 포함한다.
본 발명의 다른 특징들과 이점들은 실시예를 통해 본 발명의 원리를 도시하는 첨부 도면과 함께 상세한 설명으로부터 명백해질 것이다.
도 1a는 본 발명의 기본 구조 블록으로서 이용되는 한 쌍의 이득 블록을 포함하는 푸시-풀 증폭기를 도시하는 도면.
도 1b는 도 1a의 푸시-풀 증폭기의 일 실시예를 도시하는 도면으로, 이득 블록은 유도성 경로에 의해 상호접속되는 단일 트랜지스터이다.
도 1c는 도 1b의 푸시-풀 증폭기의 등가 회로.
도 1d는 도 1a의 푸시-풀 증폭기의 제2 실시예의 회로도로, 각 이득 블록은 함께 캐스코드된 다수의 트랜지스터들을 포함한다.
도 2a는 본 발명의 분산형, 전력-결합형 증폭기 구조의 일례의 고 레벨 개략도이며, 여기서 도 1a에 도시된 유형의 4개의 푸시-풀 증폭기들은 "환형 구조"로 인접 증폭기들의 출력의 인접한 음의 단자에서 상호 접속된다.
도 2b는 본 발명의 분산형, 전력-결합형 증폭기 구조의 일례의 개략도이며, 여기서 도 1b에 도시된 유형의 4개의 푸시-풀 증폭기들은 "환형 구조"로 인접 캐소드들에서 상호 접속된다.
도 3a는 도 2b에 도시된 분산형 증폭기에 대한 개량례의 개략도이며, 여기서 임피던스 변환을 위한 단권 도전 코일은 4개의 푸시-풀 증폭기 구조에 의해 연결되고, 공진 캐패시터는 인접한 트랜지스터쌍의 애노드간에 접속된다.
도 3b는 도 3a에 도시된 분산형 증폭기에 대한 개량례에 관한 도면이고, 여기서 가변 폭을 갖는 임피던스 변환을 위한 단권 도전 코일은 4개의 푸시-풀 증폭기 구조에 의해 연결되고, 공진 캐패시터는 인접한 트랜지스터쌍의 애노드간에 접속된다.
도 4는 쿼드형 푸시-풀 증폭기 구조중 하나의 대표적 코너를 도시하는, 도 3에 도시된 분산형 증폭기에 대한 개량례의 도면이고, 여기서 단일 루프 인덕터는 인접한 트랜지스터의 제어 전극에 상호 접속한다.
도 5는 신규한 입력 회로 및 각각의 액티브 장치로의 입력 신호의 접속 구조를 도시하는 본 발명의 집적된 환형 구조 전력 증폭기를 도시하는 도면.
도 6은 개량된 입력 접속 구조를 도시하는 본 발명의 쿼드형-푸시-풀 액티브 트랜스포머 전력 증폭기를 도시하는 상면도이며, 여기서 양의 피드백은 액티브 장치에 공급된다.
도 7a는 본 발명의 쿼드형-푸시-풀 액티브 트랜스포머 전력 증폭기에 대한 또 다른 개량례를 도시하며, 여기서 액티브 트랜스포머의 입력 코일은 출력 코일과 서로 맞물린다.
도 7b는 도 7a에 도시된 바와 같은 교대로 서로 맞물린 구조를 도시하고, 여기서 복수의 2차 루프는 복수의 1차 루프와 서로 맞물린다.
도 8은 신호 입력 회로를 갖는 본 발명의 쿼드형 푸시-풀 환형 구조 증폭기의 전기적 개략도.
도 9는 2V 전원이 공급될 때, 본 발명에 따라 설계되고 2.2 W, 2.4GHz로 제조된, 단일 스테이지 완전 집적 전력 증폭기의 출력 전원에 대한 이득 및 전력-부가 효율(PAE)을 도시하는 그래프.
도 10은 1V 전원이 공급될 때, 본 발명에 따라 설계되고 2.2 W, 2.4GHz로 제조된, 단일 스테이지 완전 집적 전력 증폭기의 출력 전원에 대한 이득 및 PAE를 도시하는 그래프.
실시예
본 발명은 고 주파수 전력 증폭기의 성능 및 효율을 개선시키고, 특히 최신의 통신 장치 및 시스템에 이용된다.
본 발명은 증폭기 또는 스위치로 사용되거나, 증폭기 또는 스위치의 소자로 사용되는 3-단자-액티브 장치의 새로운 조합을 개시한다. "이득 블록"이라는 용어는 여기서 이득을 제공할 수 있는 임의의 소자 또는 소자의 조합을 기술하는데 일반적으로 이용된다. 따라서, 이득 블록은, 트랜지스터, 또는 그 조합과 같은 단일의 3 단자 액티브 장치를 포함할 수 있다. 액티브 장치의 3-단자는 "제어 단자", "애노드" 및 "캐소드"을 명칭하며, 이들은 예컨대, FET 트랜지스터의 게이트, g, 드레인, d, 소스, s에 각각 대응하며, BJT 트랜지스터의 베이스, 컬렉터, 및 이미터에 대응한다. 따라서, 이러한 용어들은 넓은 의미로 이해되어야 한다. 그러므로, FET 트랜지스터를 채용하는 여기 개시된 실시예들은 예시적인 것이며 본 발명을 한정하는 것은 아니다.
본 발명의 양호한 실시예에 따른 구조가 이하 기술된다.
A) 푸시-풀 드라이버
도 1a는 기본적 푸시-풀 증폭기 구조(1)의 고 레벨 개념도를 도시하며, 이는 본 발명의 분산형 전력 증폭기의 주 구성 블록으로 이용된다. 이 증폭기는 양의 단자 및 음의 단자를 갖는 입력 포트(3) 및 양의 단자 및 음의 단자를 갖는 출력 포트(4)를 갖는 제1 이득 블록(2) 및 양의 단자 및 음의 단자를 갖는 입력 포트(7) 및 양의 단자 및 음의 단자를 갖는 출력 포트(8)을 갖는 제2 이득 블록(6)을 포함한다. 이 증폭기는 유도 경로(9)를 통해 그 출력의 각각의 양의 단자에서 서로 접속된다. 입력 포트(3)에서 "+"부호로, 입력 포트(7)에서 "-"부호로 나타난 바와 같이, 이러한 "푸시-풀" 증폭기를 구성하는 특징은 이득 블록(2)의 입력 포트(3) 및 이득 블록(6)의 입력 포트(7)가 반대 위상, RF 신호가 아닌 동일한 증폭기에 의해 별도로 구동된다는 것이다. 이러한 토폴로지는, 원한다면 dc 바이어스 Vdd를 공급하는 포인트로서 이용되어 상기 공급에서 요구되는 필터링을 감소시키는 유도 경로(9)의 중앙부(5) 근처에 "가상 ac 접지"를 생성한다.
도 1b는 도 1a에 도시된 푸시-풀 증폭기의 특정 실시예를 도시한다. 이 실시예에서, 각각의 이득 블록은 여기서 FET트랜지스터로 도시된 단일의 3-단자 액티브 장치이다. 특히, 이 증폭기는 제어 단자(게이트)(14), 애노드(드레인)(16) 및 캐소트(소스)(18)를 갖는 제1 트랜지스터(12) 및 제어 단자(게이트)(24), 애노드(드레인)(26) 및 캐소드(소스)(28)을 갖는 제2 트랜지스터(22)를 포함한다. 애노드(16 및 26)는 금속 슬랩(20)에 의해 상호 접속되고, 공통 dc 드레인 전압 Vdd(29)로 바이어스된다. 도 1c의 전기적으로 동등한 도면에 도시된 바와 같이, 금속 슬랩(20)은 드레인 동조 인덕터(20)로 작용하여 트랜지스터 기생 커패시턴스를 공진시키고, 고조파 신호를 제어한다. 이하 기술되는 바와 같이, 슬랩은 또한 분산형 액티브 트랜스포머의 1차 회로로 또는 그 일부로 작용할 수 있다. 입력들이 별도로 구동되므로, 이러한 토폴로지는, 기본 주파수 및 드레인 전압의 홀수차 고조파에 대한 Vdd 공급 노드(21)(이것은 대략, 필수는 아니지만, 금속 슬랩(20)의 중간점에 존재함)에서 가장 ac 접지를 생성한다. 이 가상 접지는 푸시-풀 드라이버의 중요한 특징이며, 전원에서 별개의 쵸크 인덕터 및/또는 큰 온-칩 바이패스 캐패시터를 이용하지 않게 할 수 있다.
도 1b에 도시된 푸시-풀 증폭기는 이하 개시되는 환형 구조 액티브 트랜스포머 전력 증폭기의 하나의 양호한 실시예로서 주 구성 블록으로 이용된다. 그러나, 본 발명에서 이용되는 푸시-풀 증폭기는 도 1b에 도시된 단일 트랜지스터 쌍에 한정되는 것이 아님을 알아야 한다. 기본적으로, 본 발명의 토폴로지는 푸시-풀 증폭기로서 구동되는 임의의 적절하게 상호접속된 이득 블록 쌍을 포함한다. 예컨대, 도 1a에 도시된 각각의 이득 블록(2 및 6)은 단일 트랜지스터쌍보다 높은 이득을 얻을 수 있는 복합 액티브 장치 구조를 포함한다.
이러한 양호한 실시예중 하나는, 2개 이상의 액티브 장치가 서로 캐스캐이드되어 더 높은 이득의 푸시-풀 증폭기를 생성하는 캐스캐이드 구조이다. 특히, 도 1d에 도시된 캐스캐이드 이득 블록(30)에서, 제1의 캐스캐이드(33), 공통-캐소드 액티브 장치(32)는 이득 블록의 출력 포트의 음의 단자로서 작용하고, 최종 캐스캐이드 접속 액티브 장치(38)의 애노드(38)는 이득 블록의 출력 포트의 양의 단자로서 작용하고, 제1의 공통 캐소드 장치(32)의 제어 단자(34)는 이득 블록의 양의 입력이다. 이와 같이, 하나 이상의 부가적인 액티브 장치는 제1 및 최종 액티브 장치 간에 접속되어 이득 블록의 이득을 더 증가시킨다.
달링턴 트랜지스터쌍과 같은, 다른 공지된 복합 액티브 장치가 본 발명에 따라 구현되는 이득 블록으로 이용될 수 있음을 알 수 있다.
B) 쿼드형-푸시-풀 회로 구조
도 2a에 도시된 일 실시예에서, "환형 구조"증폭기는, 도 1a에 도시된 유형과 같이 전체 8개의 이득 블록을 갖는, 4개의 푸시 풀 증폭기(40, 60, 80, 및 100)을 포함한다. 이와 같이, 이 장치는 인접 증폭기의 이득 블록이, 그 각각의 출력 포트의 음의 단자에서 상호 접속되어 폐쇄 루프를 형성하도록 배치된다. 따라서, 하나의 코너에 도시된 바와 같이, 증폭기(40)의 이득 블록(50)의 출력 포트의 음의 단자는 증폭기(60)의 이득 블록(70)의 출력 포트의 음의 단자에 접속된다.
도 2b는 도 2a의 증폭기의 하나의 실시예를 도시하고, 이에 따라, 도 1a에 도시된 유형의 각각의 푸시-풀 증폭기는 도 1b에 도시된 단순한 2-트랜지스터 푸시-풀 증폭기이며, 사각형의 한 측면을 형성한다. 4개의 푸시-풀 증폭기(40, 60, 80 및 100)의 전략적 위치는, 4개의 직선 및 광폭의 금속 라인(42, 62, 82 및 102)을 각각 드레인 인덕터로서 이용하게 한다. 슬랩 인덕터는 Q~ 5 내지 10을 갖는 나선형 인덕터 보다 고품질을 인자, 예컨대, Q~ 20 내지 30을 나타내며, 이에 따라 수동 네트워크 내에서의 전력 손실을 저감시킬 수 있다. 이와 같이, 슬랩 인덕터는 또한 전원으로부터 트랜지스터의 드레인으로 흐르는 dc전류에 대한 저 저항 경로를 제공한다.
코너에서, 인접 증폭기들의 인접한 트랜지스터의 소스는 서로 접속되어 공통 접지를 공유한다. "+" 및 "-"심볼로 나타난 바와 같이, 각 코너에서 2개의 인접 트랜지스터는 반대 위상으로 구동된다. 예컨대, 푸시-풀 증폭기(40)의 트랜지스터(50)의 캐소드(소스)(58) 및 증폭기(60)의 트랜지스터(70)의 캐소드(소스)(72)는 상호접속되며, 또한 접지(GND)에도 접속된다. 또한, 푸시-풀 증폭기(40)의 트랜지스터(50)의 제어 단자(게이트)(56)가 양의 위상 신호로 구동될 때, 푸시 풀 증폭기(60)의 트랜지스터(70)의 제어 단자(게이트)(71)는 음의 위상 신호를 구동된다. 이러한 방식에서, 가상 ac 접지는 사각형의 각 코너에 생성된다. 이것은 환형 구조의 중요한 특징이며, ac 신호의 기본 및 홀수차 고조파가, 도 2b에서의 전류 루프에 의해 도시된 바와 같은 4개의 금속 슬랩을 루프가 포함하지 않게 한다. 따라서, 이러한 사각형으로부터 전원 또는 접지로의 임의의 접속은 기본 주파수 또는 홀수차 고조파에 어떤 ac 신호도 수반하지 않게 한다. 이것은 실질적으로 접속선의 dc 오믹 손실에 대한 전원 접속에서의 손실을 제한하고, 이는 보다 광폭의 금속선을 사용하여 쉽게 최소화될 수 있다. 또한, 전원을 필터링하기 위해 매우 작은 캐패시터가 사용되거나 사용되지 않을 수도 있다. 도 2a 및 2b의 토폴로지가 짝수차 고조파를 위해 전원 및 접지 노드에서 가상 접지를 형성하지 않는다는 것은 주목할만하다. 따라서, 트랜지스터는 기본 및 홀수차 고조파에 비해 짝수차 고조파에서 상대적으로 고 임피던스를 보인다.
도 2a 및 2b에 도시되고, 나머지 도면을 통한 4개의 푸시-풀 증폭기 구조는 본 발명의 환형 구조 토폴로지의 단지 하나의 일례이다. 본 발명의 토폴로지는 사상호 접속되고, 전술한 바와 같이 구동되는 최소 2개의 푸시 풀 증폭기를 포함하고, 각각의 푸시 풀 증폭기쌍은 2개의 이득 블록을 포함한다. 상호 접속된 푸시 풀 증폭기 쌍의 수를 증가시키면, 2가지 이점이 있다. 첫째, 전체 회로 출력 전력 용량은 푸시 풀 증폭기의 수에 따라 증가한다. 둘째, 회로는 점점 환형 구조를 취한다. 이것은 회로가 더욱 원형에 근접할수록 토폴로지는 효율을 증가시키기 때문에 바람직하다.
이러한 토폴로지는 별개의 방사 RF 전원 출력을 갖는 분산형 증폭기를 생성한다. 이하의 섹션 "D"에서 기술되는 실시예에서, 전원 출력들은 결합되어 각각의 출력의 합산인 단일 출력을 제공하고, 종래보다 효율을 높게 한다. 그러나, 이러한 출력들은, 어플리케이션에 따라, 전기 자기적으로 결합되거나 결합되지 않을 수 있다는 것을 이해해야 한다. 예컨대, 출력들은 자유공간에서 단지 발산하거나 독립적인 부하를 구동할 수 있다.
C) 임피던스 및 고조파 제어
전력 증폭기에 정확한 임피던스를 제공하는 것은 정확한 동작을 위해 중요하다. 모든 증폭기는 기본파에서 트랜지스터에 정확한 임피던스를 제공할 필요가 있고, 증폭기 내의 신호의 고차 고조파 성분을 제어하는 것은 증폭기의 스위칭 동작에서 중요한 역할을 한다. 도 3a 및 3b에 도시된 바와 같이, 이러한 기능은, 사각형의 각 코너 중 하나에서 인접 트랜지스터의 드레인간에 4개의 캐패시터(110, 120, 130 및 140)을 접속하여 얻어질 수 있다. 이러한 캐패시터들은 기본파에서 트랜지스터에 의해 나타나는 임피던스를 제어하는데 조력하고, 출력에서 오버톤의 레벨을 감소시키며, 스위칭 증폭기로 이용하기 위해 트랜지스터에 적절한 임피던스를 제공하는 것을 돕는다. 기본 푸시/풀 회로에 이용되는 인덕터 때문에, 적절한 측정이 되지 않으면, 기본 주파수에서 트랜지스터에 제공되는 임피던스는 상당히 유도성이다. 인덕턴스를 갖는 이러한 캐패시터를 병렬로 배치함으로써, 임피던스는 이용될 동작의 클래스에 따라 적절하게 변할 수 있다. 예컨대, 클래스 A 동작은 통상적으로 캐패시터를 어떤 수치로 하여 기본파에서의 임피던스가 순수한 저항 성분이 되도록 한다. 이러한 캐패시터의 두 번째 장점은 고조파 오버톤에서 낮은 임피던스가 출력 신호로부터 이러한 주파수를 필터링하고, 부가적인 후속-증폭기 필터링의 필요를 감소시키는 것을 돕는다는 것이다. 고효율 스위칭 증폭기로서 동작할 때 적용가능한, 3번째 장점은 이러한 캐패시터의 배치가 얻어질 E/F 동작을 위한 적절한 고조파 동조를 하도록 한다는 것이다. 이들이 2개의 트랜지스터의 드레인 간에 접속되기 때문에, 짝수차 고조파 전압이 캐패시터의 양 단자 상의 진폭 및 위상과 동일하여 상기 2개의 트랜지스터는 기본파 및 홀수차 고조파에만 영향을 미친다. 따라서, 이러한 캐패시터들은 기본 주파수에서 원하는 유도성 임피던스를 얻는데 이용되고, 짝수차 고조파에 대한 고 임피던스를 유지하는 동안 홀수차 고조파에서 매우 낮은 임피던스를 제공한다. 이러한 선택적 임피던스 제어는 각각의 푸시-풀 증폭기가, 예컨대, 클래스-E/F3 및 클래스 E/Fodd를 포함하는, "클래스 E/F"로 불리는 클래스의 그룹내 또는 클래스 "역(inverse) F"내에서 동작하는 효율적인 전력 스위칭 증폭기로서 구동되도록 한다. 이러한 토폴로지는, 드레인 인덕턴스와 코너 커패시턴스를 조정하여 트랜지스터 드레인-벌크 커패시턴스가 공진하도록 함으로써, 선형 클래스-A, AB, B, 및 C 또는 비선형 증폭기 클래스와 같은 다른 많은 증폭기 클래스에 이용될 수 있어서, 이러한 클래스들에 적절한 부하를 제공한다.
D) 출력 전력 결합
양호한 실시예에서, 사각형 구조를 갖는 4개의 비교적 큰 슬랩 인덕터를 갖는, 도 2b에 도시된 쿼드형-푸시-풀 증폭기 구조는 자기적으로 커플링된 액티브 트랜스포머의 1차 회로로서 이용되어, 이러한 4개의 푸시-풀 증폭기의 출력 전력을 결합하고, 그들의 작은 드레인 임피던스를 통상적으로 50오옴의 언밸런스 또는 밸런스된 부하에 정합시킨다. 언밸런스 부하를 구동하는 능력은, 단일 단부 안테나, 전송 라인, 필터 및 RF 스위치에 구동을 위해 통상적으로 이용되는 외부 바룬(balun)을 방지하는데 필수적이다. 도 2b에 도시된 바와 같이, 교변 위상에 의해 구동되는 이러한 4개의 푸시-풀 증폭기들은 사각형 주위의 기본 주파수에서 균일한 환형 전류를 생성하여, 사각형을 통과하는 강한 자속을 낳는다.
도 3a에 도시된 바와 같이, 1차 코일 전력 증폭기 사각형내의 단권 금속 코일(150)은 이러한 교번 자속을 방지하는데 이용되고, 2차 루프 트랜스포머로서 작용할 수 있다. 트랜지스터의 드레인에 약 6.25옴(50옴/8)의 임피던스를 제공하는 8:1의 변환비를 갖는 임피던스가 제공된다. 이러한 손실을 무시하면, 선형 모드 동작에서 스윙하는 ±2V 드레인 전압에 있어서, 이러한 변환 및 결합은 프로세스는 Pout Vdd 2/(2 x Rout) = 22/(2 x 50Ω) = 40mW 로부터 Pout 8 x Vdd 2/(2 x Rout/8) = 8 x 2V2/(2 x 50/8) = 2.56W까지의 50Ω부하에 대한 증폭기의 출력 전위를 증가시킨다. 트랜스포머 커플링 인자로서, k는 1보다 낮고(통상 k = 0.6 - 0.8), 캐패시터(204)는 트랜스포머의 누설 인덕턴스를 보상하기 위해 출력에 병렬로 결합된다(도 8에 도시됨).
도 3a에 도시된 제2 권선(150)의 변형례에서, 제2 권선은 가변폭 금속선을 포함할 수 있다. 개념적으로, 금속선은 금속선이 배치되는 기판상에 상대적으로 ac 전압이 낮게 나타나는 곳은 비교적 넓고, 기판에 상대적으로 고 ac 전압이 나타나는 곳은 비교적 좁다. 이러한 구조는, ac 전압 신호가 낮은 곳(기판에 비해)은 더 넓은 금속의 낮은 금속 저항을 이용하기 때문에 전력 손실을 더 저감시킬 수 있는 장점을 제공하고, ac 전압이 높은(기판에 비해)곳의 더 좁은 금속의 기판에 커플링된 낮은 용량성 커플링을 이용하여 손실을 저감하고, 따라서, 다시 한번 손실을 저감시킨다. 이러한 방식에서, 금속 저항 손실 및 용량성 커플링 손실은 감소된다.
따라서, 예컨대, 도 3b에 도시된 바와 같이, 1차 코일내의 가변 금속폭의 단권 사각형 코일은 교번 자속을 방지하는데 이용되고, 2차 루프의 트랜스포머로 작용하며, 장치의 효율을 개선시킨다. 특히, 출력의 시계 반대 방향에서 보면, 비교적 사각형인 제2 코일의 직선부(150a-150e)는 점점 넓어져서, 언밸런스된 단권 사각형 인덕터를 생성한다. 전체 경로에 걸친 평균 인덕터 폭은 도 3a에 도시된 불변 2차 루프의 경우와 동일할 수 있어서, 전체 손실을 감소시키는 동안, 동일한 전체 컨덕터 저항을 유지한다. 폭을 변화시키지 않고 인덕터에 대한 손실을 감소시키도록 제공된 교대되는 구조는, 복권(multiple turn) 사각형 나선, 복권 원형 나선, 점진적인 단계를 갖는 선형 인덕터, 테이퍼드 선형 인덕터, 및 구불구불한 인덕터와 같은 다른 집적 회로 어플리케이션에도 적용될 수 있다.
도 3a로 돌아가면, 푸시-풀 토폴로지의 대칭성으로 인해, 짝수차 고조파는 상당히 배제되고, 2차 권선(150)에 효율적으로 커플링되지 않는다. 또한, 벌크 커패시턴스에 대한 트랜지스터 드레인 및 코너 캐패시터는 실질적으로 기본 주파수 신호를 제외하고는 모든 홀수차 고조파에서 단락 회로이어서, 출력에서 홀수차 고조파를 감쇄시킨다.
본 발명의 환형 구조 액티브 트랜스포머 토폴로지는 종래의 고조파적으로 제어된 증폭기 클래스(예컨대 클래스 F, 클래스 역 F)의 구조에 비해 다른 장점을 제공한다. 각 고조파에 대한 개별적인 조정을 필요로 하는 이들 싱글-엔디드 고조파-제어형 증폭기 부류들과는 달리, 이 토폴로지는 클래스 E/F 디자인을 구현하기 위해 단지 디자인 공정 동안 기본 주파수에서의 조정을 필요로 할 뿐이다. 일단 기본 주파수가 설정되면, 모든 다른 고조파들은 소망의 임피던스를 자동적으로 알게 될 것이다. 이것은, E/F 모드의 동작이 선택된 홀수차 고조파들에 낮은 임피던스들을 주고, 짝수차 고조파들에 용량성 임피던스 1/(jwCs)를 제공하고, 적당한 양의 인덕턴스를 갖는 기본파에 부하 임피던스를 제공함으로써, 달성될 수 있기 때문이다. 홀수차 고조파들에 낮은 임피던스들은 상대적으로 큰 동조 캐패시터들(110, 120, 130 및 140)을 이용하여 달성할 수 있는데, 이 동조 캐패시터들(110, 120, 130 및 140)은 홀수차 고조파들에서 트랜지스터 드레인들과 유효하게 병렬로 된다. 그러나, 짝수차 고조파들에서는, 트랜지스터들은 단지 그들 자신의 출력 캐패시턴스를 "안다." 이것은, 각 트랜지스터는 이 주파수들에서 동일한 신호 크기 및 위상을 갖고, 트랜지스터들 사이에 접속된 회로 내의 다른 소자들 모두는 이 고조파들에서 전류를 도통하지 않아, 이들이 임피던스에 아무런 영향을 주지 않도록 되기 때문이다. 유도성 기본 임피던스는 기본 주파수보다 약간 높은 주파수에서 공진하도록 트랜지스터 드레인들 사이에 접속된 병렬 RLC 회로를 동조시킴으로써 달성된다. 이 동조를 변화시킴으로써, 기본 주파수의 부하의 인덕턴스는 제로-전압-스위칭 컨디션을 달성하여 높은 효율의 동작을 야기하도록 변화될 수 있다. 따라서, 짝수차와 홀수차 고조파들을 분리하기 위해 회로 대칭성을 이용함으로써, 회로는 홀수차 고조파들에서 낮은 임피던스들을 제공하고, 짝수차 고조파들에서 용량성 임피던스를 제공하고, 이러한 방법으로 적당한 유도성 부하를 제공하고, 단지 기본 주파수 임피던스만 주의깊게 동조될 필요가 있다.
E) 입력 전력 분산 및 매칭(Splitting and Matching)
이제 입력 신호를 살펴보면, 도 2a, 2b, 및 3에 도시된 쿼드-푸시-풀 디자인에서, 전형적인 50Ω 언밸런스된 입력은 매칭되고 8 게이트들에서 4개의 밸런스된 구동 신호로 변환되어, 출력 네트워크에 관해 설명하였던 바와 유사한 시도를 하게 된다. 이를 위해, 게이트-매칭 유도성 루프가 기본 주파수에서 게이트 캐패시턴스를 공진하도록, 총 4개 루프들에 대해, 사각형의 각 코너에 있는 게이트들 사이에 접속된다. 그러한 코너가 도 4에 도시되어 있는데, 유도성 루프(180)는 트랜지스터들(160, 170)의 게이트들(162, 172) 사이에 각각 접속되고, 인덕터(180)로서 개략적으로 도시된다. 단일의, 차동적으로 구동되는 루프 인덕터는 보통의 나선형 인덕터들보다 양호한 Q(10-15)를 나타낸다. 이 유도성 루프들의 중간 포인트들은 가상 ac 접지들을 형성하는데, 가상 ac 접지들은 dc 전압을 차단하는 한편, 이 포인트를 ac 접지하기 위해 큰 캐패시터를 이용할 필요가 없게 만든다.
도 5에 도시된 바와 같이, 입력 전력 분산 회로망은 세개의 부분들: (1) 1:1 입력 나선형 트랜스포머 밸룬(190), (2) 밸런스된 신호를 사각형의 중점(195)에 전달하는 접속 차동 라인들(192a, 192b), (3) 중점(195)을 모든 트랜지스터들의 게이트들에 대칭적으로 접속하는 분산 회로망(194)으로 구성된다. 따라서, 분산 회로망(194)은 동상 밸런스된 입력 신호를 각 푸시-풀 쌍 트랜지스터의 게이트들에 제공한다. 바람직한 일 실시예에서, 도 6에 예시적으로 도시된 바와 같이, 분산 회로망(194)은 선정된 트위스트된 경로들을 트랜지스터들로 가져가는 주의깊게 성형된 금속 라인들(194a-194f)를 포함한다. 이것은 출력 트랜스포머(2차 코일)(196)로부터 각 입력 접속에 양의 자기 커플링을 제공함으로써, 각 개별의 증폭기 및 그에 따라 전체 증폭기의 이득을 더욱 강화한다.
병렬 캐패시터(205)(도 8에 도시됨) 및 직렬 캐패시터들(206, 207a, 207b)도 누설 인덕턴스를 공진하고 나선형 1:1 온-칩 밸룬(190)의 입력측에서 50Ω으로 의 매칭을 제공하기 위해 입력측에 삽입된다. 본딩 와이어들은 전혀 사용되지 않아서 최적의 동작을 위해 그들의 값을 정밀하게 동조시키는 것은 불필요하게 된다.
입력 공급은 대안적으로 루프의 외부로부터 행해져서, 출력으로부터의 자기 커플링에 기인하여 금속 라인들 내에 유도된 전류에 의해 유발된 전력 손실을 감소시킨다.
F) 인터디지테이션(Interdigitation)
본 발명의 액티브-트랜스포머 전력 증폭기의 더욱 향상된 면이 도 7a에 도시되어 있다. 본 명세서에서 논의된 타입의 고주파수 평면형 액티브 트랜스포머에서, 1차 루프 내의 전류는 2차 회로(204)를 대면하는 그들의 금속 도체들의 에지들에 집중되는 경향이 있다. 또한, 2차 회로 내의 전류도 1차 권선을 대면하는 그의 도체의 에지들에서 집중된다. 이 "전류 군집(current crowding)"은 상대적으로 넓은 금속 도체들 내에서 손실을 증가시키는데, 그 이유는 도체들이 더 높은 저항을 갖는 상대적으로 좁은 도체들로서 효과적으로 이용되고 있기 때문이다.
이 손실을 감소시키기 위해, 1차 회로는 2차 또는 출력 루프(204)의 내부 트랙 상에 위치한 2차 루프(202)를 포함할 수 있는데, 이로써 코일들을 "인터디지테이팅(interdigitating: 서로 맞물리게)" 한다. 이러한 방법으로, 1차 회로 내의 전류는 입력 루프들(200 및 202)의 에지들 사이에 분리되거나 분산되고, 전류가 통과하는 에지들의 수를 두배로 증가시킨다. 이것은 효과적인 낮은 전체 금속 저항을 야기하여 전체 손실을 감소시킨다. 2차 루프들은 서로 접속되거나 접속되지 않을 수 있다. 대안적인 인터디지테이션 스킴도 또한 가능하다. 그러한 한가지 스킴이 도 7b에 도시되어 있는데, 도 7b를 참조하면 다수의 2차 루프들이 다수의 1차 루프들과 서로 맞물려 있다.
G) 실험 결과
앞서 설명한 바와 같이, 본 발명의 신규한 환형 구조의 토폴로지는 선형 및 스위칭 전력 증폭기들을 구현하기 위해 사용될 수 있다. 본 발명의 개념들의 나타내는, 클래스 E/F3의 2.2-W, 2.4-GHz 싱글 스테이지 완전 집적 환형 구조의 스위칭 전력 증폭기가 BiCMOS 공정 기술로 0.35㎛ CMOS 트랜지스터들을 사용하여 제조되었고 측정되었다.
이 공정에서 세개의 금속층들을 만들어졌는데, 최상부층은 3㎛ 두께이고 기판으로부터 4.3㎛ 거리를 두고 있으며, 기판은 저항율이 8Ω·㎝이다. 패드들을 포함하여 칩 영역은 1.3㎜ ×2.0㎜이다. 증폭기의 성능을 검증하기 위해 SONNET를 이용한 준-3D 전기-자기 시뮬레이션과 ADS를 이용하는 회로 시뮬레이션이 디자인 사이클의 일부로서 전체 구조에 대해 실행되었다.
디자인된 회로의 전체 회로도가 도 8에 도시되어 있다. 대체로 전기 소자들은 도 2 내지 도 5에 예시적으로 도시된 물리적인 소자들에 대응한다. 특히, 도 2b에 도시된 액티브 트랜스포머의 1차 코일을 포함한 4개의 푸시 풀 증폭기들(40, 60, 80 및 100)이 서로 반대의 위상으로 구동되는 트랜지스터를 각 단부에 갖는 드레인 인덕터들 Ld로서 도 8에 도시되어 있다. 도 4의 트랜지스터 입력 매칭 루프(180)는 게이트 인덕터들 Lg(180과 180)로서 표시되고 사각형의 각 코너에서 반복된다. 도 3 내지 5에 도시된 사각형 2차 코일(150)은 각각 푸시-풀 증폭기들(40, 60, 80, 100)의 일부인 4개의 1차 코일들 각각과 매칭하는 트랜스포머(151, 152, 153 및 154)의 4개의 직렬 연결된 2차 코일들로 표현된다. 입력 매칭 트랜스포머 또는 밸룬(190)은 트랜스포머 T1 (190)으로서 도시된다. 개략적으로 지시된 바와 같이 (물리적인 접속은 명확히 도시되지 않음), 변환되고, 밸런스된 입력 신호는 양의 입력(210) 및 증폭기의 대응적으로 레이블된 입력들로 분리되는 음의 입력(212)을 갖는다. 특히, 양의 입력(210)은 각 푸시 풀 증폭기의 적당한 트랜지스터의 "+" 위상 게이트들에 접속되고, "-" 위상 입력(212)은 각 푸시 풀 증폭기의 적당한 트랜지스터의 "-" 위상 게이트들에 접속된다. 또한 입력 전력 분산을 위해 도 6에 도시된 트위스트된 입력 루프 디자인이 전형으로서 구현되었다.
디자인의 성능을 측정함에 있어서, 도전성 접착제를 이용하여 칩이 금 도금된 브라스 열 싱크에 직접 부착되어 충분한 열 방산을 가능하게 한다. 칩 접지 패드들은 열 싱크에 와이어 본딩된다. 입력 및 출력은 인쇄 회로 보드(PCB) 상의 50Ω마이크로스트립 라인들에 와이어 본딩된다. 전원 및 게이트 바이어스 패드들도 와이어 본딩된다. 입력 리턴 손실을 측정하기 위해 입력은 방향성 커플러를 통해 회로 입력에 접속된 상용의 전력 증폭기를 사용하여 구동되었다. 고조파 신호 전력들을 측정하는 것을 피하기 위해 출력은 20dB 감쇠기 및 2.9GHz 로우 패스 필터를 통해 전력 미터에 접속되었다. 접속기 및 Duroid 보드 손실을 포함하여 모든 시스템 전력 손실이 보정되었다. 본드 와이어 전력 손실이 증폭기의 측정된 성능에 포함되었다.
2.4GHz에서 출력 전력 2.2W가, 2V 전력 공급을 이용하여 8.5dB 이득으로 구해졌다. 대응 전력 부가 효율(PAE)는 31%이었고, 드레인 효율은 36%이었다. 출력이 차동적으로 취해질 때, Pout이 1.9W. 이득 8.7dB 및 드레인 효율 48%로써 PAE 41%가 달성되었다. 도 8 및 도 9는 이득과 PAE 대 2V와 1V의 출력 전력 공급들 각각 간의 관계를 도시한다. 작은 신호 이득이 14dB이었고, 입력 반사율이 -9dB이었다. 3dB 대역폭은 2.44GHz에 중심을 둔 510MHz이었다. 20GHz까지의 모든 고조파들은 기본파로부터 64dB 이상 낮았다. 이 칩은 종래의 디자인들에 비해 본 발명의 단일한 디자인의 실행 가능성 및 성능 향상을 나타내었다.
본 발명은 액티브 소자들의 출력 전력을 단일하게(monolithically) 결합하기 위한 기술을 정의한다. 본 발명의 바람직한 실시예를 상술하였지만, 당업자들은 또 다른 변경, 수정, 및 개선점들이 발생할 수 있음을 알 것이다. 또한, 본 발명은 CMOS 기술에 제한되는 것은 아니고, 임의의 특정한 주파수 범위에 한정되는 것도 아니고, 임의의 특정한 출력 전력 레벨에만 한정되는 것은 아니고, 임의의 특정한 액티브 장치 개수에 한정되는 것도 아니고, 임의의 부류의 동작이나 고조파 동조 전략에 한정되는 것도 아니다. 따라서, 본 발명은 하기의 청구범위에 의해서만 한정될 뿐이다.

Claims (52)

  1. 전력 증폭기로서,
    2개의 이득(gain) 블록들을 각각 갖는 복수의 푸시-풀 증폭기를 포함하며,
    각 푸시-풀 증폭기의 2개의 이득 블록들 중 하나는 이웃한 푸시-풀 증폭기의 이득 블록들 중 하나와 상호접속되어, 상기 푸시-풀 증폭기들이 상호접속된 환형 구조(circular geometry)로 구성되고,
    각 이득 블록은 양의 단자 및 음의 단자를 갖는 입력 포트와 양의 단자 및 음의 단자를 갖는 출력 포트를 갖는 전력 증폭기.
  2. 전력 증폭기로서,
    제1 이득 블록 및 제2 이득 블록을 포함하며, 각 이득 블록은 양의 단자를 갖는 입력 포트와 양의 단자를 갖는 출력 포트를 갖고, 상기 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제1 푸시-풀 증폭기; 및
    상기 제2 이득 블록에 이웃한 제3 이득 블록, 및 제4 이득 블록을 포함하며, 상기 제3 및 제4 이득 블록 각각은 양의 단자를 갖는 입력 포트와 양의 단자를 갖는 출력 포트를 갖고, 제2 푸시-풀 증폭기의 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제2 푸시-풀 증폭기
    를 포함하며,
    상기 이웃한 제2 및 제3 이득 블록들 각각은 가상 ac 접지를 형성하도록 상호접속되는 그들의 각 출력 포트들에서의 음의 단자를 더 포함하고, 상기 제4 이득 블록의 상기 출력 포트는 음의 단자를 더 포함하고 상기 제1 이득 블록의 상기 출력 포트는 상기 제4 이득 블록으로부터 흐르는 ac 전류가 상기 제1 이득 블록으로 흐르도록 상기 제4 이득 블록의 상기 출력 포트의 상기 음의 단자에 접속되는 음의 단자를 더 포함하는 전력 증폭기.
  3. 전력 증폭기로서,
    제1 이득 블록 및 제2 이득 블록을 포함하며, 각 이득 블록은 양의 단자를 갖는 입력 포트와 양의 단자를 갖는 출력 포트를 갖고, 상기 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제1 푸시-풀 증폭기; 및
    상기 제2 이득 블록에 이웃한 제3 이득 블록, 및 제4 이득 블록을 포함하며, 상기 제3 및 제4 이득 블록 각각은 양의 단자를 갖는 입력 포트와 양의 단자를 갖는 출력 포트를 갖고, 제2 푸시-풀 증폭기의 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제2 푸시-풀 증폭기
    를 포함하며,
    상기 이득 블록들의 상기 출력 포트들 각각은 음의 단자를 더 포함하고, 상기 푸시-풀 증폭기들은, 기본 동작 주파수에 대해, 가상 ac 접지들이 상기 이득 블록들의 상기 출력 포트들의 음의 단자들에 제공되도록 상호접속되는 전력 증폭기.
  4. 전력 증폭기로서,
    제1 이득 블록 및 제2 이득 블록을 포함하며, 각 이득 블록은 양의 단자를 갖는 입력 포트와 양의 단자를 갖는 출력 포트를 갖고, 상기 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제1 푸시-풀 증폭기; 및
    상기 제2 이득 블록에 이웃한 제3 이득 블록, 및 제4 이득 블록을 포함하며, 상기 제3 및 제4 이득 블록 각각은 양의 단자를 갖는 입력 포트와 양의 단자를 갖는 출력 포트를 갖고, 제2 푸시-풀 증폭기의 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제2 푸시-풀 증폭기
    를 포함하며,
    상기 제4 이득 블록이 적어도 하나의 추가의 푸시-풀 증폭기를 경유하여 상기 제1 이득 블록에 간접적으로 접속되도록, 상호접속된 이득 블록들의 쌍을 갖는 적어도 하나의 추가의 푸시-풀 증폭기를 더 포함하는 전력 증폭기.
  5. 전력을 증폭하는 방법으로서,
    각각의 푸시-풀 증폭기가 2개의 이득 블록들을 포함하고, 각 푸시-풀 증폭기의 2개의 이득 블록들 중 하나가 이웃한 푸시-풀 증폭기의 이득 블록들 중 하나와 상호접속되어, 상기 푸시-풀 증폭기들이 1차 루프를 형성하도록 구성되며, 각각의 이득 블록이 양의 단자 및 음의 단자를 갖는 입력 포트와 양의 단자 및 음의 단자를 갖는 출력 포트를 갖는 복수의 푸시-풀 증폭기를 구성하는 단계;
    상기 푸시-풀 증폭기들의 이웃한 이득 블록들을 입력 신호들에 의해 구동하는 단계; 및
    상기 1차 루프의 상기 푸시-풀 증폭기들의 출력 전력을, 상기 1차 루프의 전류를 자기적으로 커플링하여 상기 1차 루프와 인접하게 위치하고 자기적으로 커플링되는 2차 루프와 결합시키는 단계
    를 포함하는 전력 증폭 방법.
  6. RF 입력 신호를 증폭하기 위한 분산형, 환형 구조의 전력 증폭기로서,
    복수의 푸시-풀 증폭기를 포함하고, 각 증폭기는 2개의 이득 블록들을 가지며, 각 이득 블록은 양의 단자 및 음의 단자를 갖는 입력 포트와 양의 단자 및 음의 단자를 갖는 출력 포트를 갖고,
    (i) 각 푸시-풀 증폭기의 2개의 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되고, 그들의 각 출력 포트들의 양의 단자들에 대한 공통 공급 전압을 공유하고,
    (ii) 상기 증폭기들이 상호접속의 환형 구조로 구성되도록 각 푸시-풀 증폭기의 각 이득 블록의 출력 포트의 음의 단자가 이웃한 푸시-풀 증폭기의 이득 블록의 출력 포트의 음의 단자에 접속되고, 이웃한 이득 블록들의 상기 접속된 음의 단자들은 서로 함께 접속되어 가상 ac 접지를 형성하고,
    (iii) 각 이득 블록의 입력 포트는 이웃한 이득 블록의 입력 포트에 비해 적어도 실질적으로 크기가 같고 위상이 반대인 ac 입력 신호를 수신하는 분산형 환형 구조 전력 증폭기.
  7. 분산형, 환형 구조의 전력 증폭기로서,
    (a) RF 입력 신호를 증폭하도록 구성되며, 제1 이득 블록 및 제2 이득 블록을 포함하고, 각 이득 블록은 양의 단자 및 음의 단자를 갖는 입력 포트와 양의 단자 및 음의 단자를 갖는 출력 포트를 갖고, 상기 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제1 푸시-풀 증폭기; 및
    (b) 상기 제2 이득 블록에 이웃한 제3 이득 블록, 및 제4 이득 블록을 포함하며, 상기 제3 및 제4 이득 블록 각각은 양의 단자 및 음의 단자를 갖는 입력 포트와 양의 단자 및 음의 단자를 갖는 출력 포트를 갖고, 제2 푸시-풀 증폭기의 이득 블록들은 그들의 각 출력 포트들의 양의 단자들에서 유도성 경로에 의해 상호접속되는 제2 푸시-풀 증폭기
    를 포함하고,
    상기 이웃한 제2 및 제3 이득 블록들은 그들의 각 출력 포트들의 음의 단자들에서 상호접속되어 가상 ac 접지를 형성하고, 상기 제4 이득 블록의 출력 포트의 음의 단자는 상기 제1 이득 블록의 출력 포트의 음의 단자에 접속되어, 상기 제4 이득 블록으로부터 흐르는 실질적으로 모든 ac 전류가 상기 제1 이득 블록으로 흐르고, 각 이웃한 이득 블록의 입력 포트는 적어도 실질적으로 같은 크기와 반대 위상의 입력 신호를 수신하는 분산형 환형 구조 전력 증폭기.
  8. RF 입력 신호를 증폭하기 위한 분산형 환형 구조 전력 증폭기로서,
    복수의 푸시-풀 증폭기를 포함하고, 푸시-풀 증폭기 각각은 제1 3-단자 액티브 장치 및 제2 3-단자 액티브 장치를 포함하고, 액티브 장치 각각은 애노드, 캐소드 및 제어 전극을 갖고, 입력 신호를 증폭하도록 구성되며,
    (i) 푸시-풀 증폭기 각각의 상기 2개의 액티브 장치는 그들 각각의 애노드에서 유도성 경로에 의해 상호접속되고, 그들 각각의 애노드에 대한 공통 공급 전압을 공유하며,
    (ii) 푸시-풀 증폭기 각각의 하나의 액티브 장치의 캐소드는 이웃한 푸시-풀 증폭기의 이웃한 액티브 장치의 캐소드에 직접 접속되어 상기 증폭기들이 상호접속 환형 구조로 구성되고, 이웃한 액티브 장치들의 직접 접속된 캐소드들이 함께 접속되어 가상 ac 접지를 형성하며,
    (iii) 인접 액티브 장치 각각의 제어 전극은 적어도 실질적으로 동일한 크기와 반대 위상을 갖는 입력 신호를 수신하도록 구성되는 분산형 환형 구조 전력 증폭기.
  9. 분산형 환형 구조 전력 증폭기로서,
    (a) RF 입력 신호를 증폭하도록 구성되며, (i) 애노드, 캐소드 및 제어 전극을 갖는 제1 3-단자 액티브 장치, (ii) 애노드, 캐소드 및 제어 전극을 갖는 제2 3-단자 액티브 장치, 및 (iii) 공통 공급 전압을 공유하는 상기 제1 및 제2 액티브 장치들의 애노드들을 상호접속하는 유도성 경로를 포함하는 제1 푸시-풀 증폭기; 및
    (b) 상기 RF 입력 신호를 더 증폭하도록 구성되며, (i) 상기 제2 액티브 장치에 인접하고, 애노드, 캐소드 및 제어 전극을 갖는 제3 3-단자 액티브 장치, (ii) 애노드, 캐소드 및 제어 전극을 갖는 제4 3-단자 액티브 장치, 및 (iii) 공통 공급 전압을 공유하는 상기 제3 및 제4 액티브 장치의 애노드들을 상호접속하는 제2 유도성 경로를 포함하는 제2 푸시-풀 증폭기
    를 포함하고,
    상기 제1 및 제2 푸시-풀 증폭기가 환형 구조로 상호접속되어, 상기 제2 액티브 장치의 캐소드가 가상 ac 접지를 형성하도록 상기 제3 액티브 장치의 캐소드에 접속되고, 상기 제1 액티브 장치의 캐소드가 상기 제4 액티브 장치의 캐소드에 접속되어, 상기 제4 액티브 장치로부터 흐르는 실질적으로 모든 ac 전류가 상기 제1 액티브 장치로 흐르며, 각 이웃한 액티브 장치의 제어 전극은 적어도 실질적으로 동일한 크기와 반대 위상을 갖는 입력 신호를 수신하도록 구성되는 분산형 환형 구조 전력 증폭기.
  10. 분산형 액티브 트랜스포머 전력 증폭기로서,
    (a) 캐소드, 애노드 및 제어 전극을 각각 갖는 제1 3-단자 액티브 장치 및 제2 3-단자 액티브 장치를 포함하며, 상기 액티브 장치들은 그들의 각 애노드들에서 제1 유도성 경로에 의해 상호접속되고, 상기 애노드들은 상기 유도성 경로상의 한 점에서 공통 전원을 공유하는 제1 푸시-풀 증폭기;
    (b) 캐소드, 애노드 및 제어 전극을 각각 갖는 제3 3-단자 액티브 장치 및 제4 3-단자 액티브 장치를 포함하며, 상기 제3 및 제4 액티브 장치들은 그들의 각 애노드에서 제2 유도성 경로에 의해 상호접속되고, 상기 애노드들은 상기 유도성 경로상의 한 점에서 공통 전원을 공유하는 제2 푸시-풀 증폭기;
    (c) 캐소드, 애노드 및 제어 전극을 각각 갖는 제5 3-단자 액티브 장치 및 제6 3-단자 액티브 장치를 포함하며, 상기 제5 및 제6 액티브 장치들은 그들의 각 애노드에서 제3 유도성 경로에 의해 상호접속되고, 상기 애노드들은 상기 유도성 경로상의 한 점에서 공통 전원을 공유하는 제3 푸시-풀 증폭기; 및
    (d) 캐소드, 애노드 및 제어 전극을 각각 갖는 제7 3-단자 액티브 장치 및 제8 3-단자 액티브 장치를 포함하며, 상기 제7 및 제8 액티브 장치들은 그들의 각 애노드에서 제4 유도성 경로에 의해 상호접속되고, 상기 애노드들은 상기 유도성 경로상의 한 점에서 공통 전원을 공유하는 제4 푸시-풀 증폭기
    를 포함하고,
    상기 증폭기들은 환형 구조로 상호접속되어, 각 증폭기의 각 액티브 장치의 캐소드가 이웃한 증폭기의 이웃한 액티브 장치의 캐소드에 접속되고, 상호접속된 양쪽 캐소드는 가상 ac 접지를 형성하며, 각 액티브 장치는 이웃한 푸시-풀 증폭기의 이웃한 액티브 장치의 위상과 반대 위상으로 동작가능한 분산형 액티브 트랜스포머 전력 증폭기.
  11. 유도적으로 상호접속된 2개의 이득 블록을 각각 갖는 복수의 푸시-풀 증폭기의 증폭 출력들을 결합하여 전력 증폭기를 형성하는 방법으로서,
    (a) 이웃한 증폭기들의 이웃한 이득 블록들이 상호접속되도록 제1 폐루프를 형성하고, 상기 상호접속에 따라 가상 ac 접지를 형성하도록 상기 복수의 증폭기를 구성하는 단계; 및
    (b) 적어도 실질적으로 동일하고 반대인 입력 신호들로 이웃한 푸시-풀 증폭기들의 이웃한 이득 블록들을 구동하는 단계; 및
    (c) 상기 제1 폐루프와 인접하게 위치하고 자기적으로 커플링되는 2차 코일에서, 상기 제1 폐루프의 상기 푸시-풀 증폭기들의 상기 출력 전력을 결합하여 적어도 상기 2차 코일에 관하여 1차 코일을 암암리에 형성하는 단계
    를 포함하는 전력 증폭기 형성 방법.
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