KR101646471B1 - 액티브 발룬 장치 - Google Patents

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KR101646471B1
KR101646471B1 KR1020150120215A KR20150120215A KR101646471B1 KR 101646471 B1 KR101646471 B1 KR 101646471B1 KR 1020150120215 A KR1020150120215 A KR 1020150120215A KR 20150120215 A KR20150120215 A KR 20150120215A KR 101646471 B1 KR101646471 B1 KR 101646471B1
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transistor
signal
inductor
output port
gate
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KR1020150120215A
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손민오
유진호
이창현
박창근
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숭실대학교산학협력단
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Abstract

본 발명은 액티브 발룬 장치에 관한 것이다. 본 발명에 따르면, 교류 형태의 입력 신호가 게이트로 인가되고, 제1 단이 제1 전원에 연결되며, 제1 출력 포트에 연결된 제2 단을 통하여 상기 입력 신호와 반대 위상의 제1 신호를 증폭 출력하는 제1 트랜지스터와, 상기 제1 신호가 게이트로 인가되고, 제1 단이 제2 전원에 연결되며, 제2 출력 포트에 연결된 제2 단을 통하여 상기 제1 신호와 반대 위상의 제2 신호를 증폭 출력하는 제2 트랜지스터, 및 제1 단이 상기 제1 트랜지스터의 제2 단에 연결되고, 제2 단이 상기 제2 트랜지스터의 제2 단에 연결된 인덕터를 포함하며, 상기 제1 출력 포트 및 상기 제2 출력 포트를 통하여 차동 신호를 출력하는 액티브 발룬 장치를 제공한다.
상기 액티브 발룬 장치에 따르면, 두 개의 트랜지스터와 하나의 인덕터의 구성만으로 전력 증폭기에 대한 입력 발룬 및 구동 증폭단의 기능을 모두 실현할 수 있을 뿐만 아니라 전체적으로 인덕터의 사용 개수를 줄여서 전력 증폭기의 사이즈와 면적을 감소시킬 수 있는 이점이 있다.

Description

액티브 발룬 장치{Active balun device}
본 발명은 액티브 발룬 장치에 관한 것으로서, 보다 상세하게는 전력 증폭기의 사이즈를 감소시키고 파워 손실을 줄일 수 있는 액티브 발룬 장치에 관한 것이다.
도 1은 일반적인 전력 증폭기의 구성을 나타낸 도면이다. 일반적으로 전력 증폭기(PA; Power Amplifier)는 입력 발룬 회로(Input Balun), 구동 증폭단(Power Stage), 그리고 출력 트랜스포머(Output Transformer)를 포함한다.
입력 발룬 회로(Input Balun)는 단일 신호(Pin)(Single Signal)를 입력받아 차동 신호(Differential Signal)로 변환하는 역할을 한다. 구동 증폭단(Drive Stage)은 차동 신호를 선 증폭하여 전체적인 이득(Gain)을 높여주어 전력 증폭단(Power Stage)이 동작할 수 있는 파워를 만들어 낸다. 전력 증폭단(Power Stage)은 구동 증폭단(Drive Stage)으로부터 받은 신호를 더욱 큰 파워로 만든다.
마지막으로 출력 트랜스포머(Output Transformer)는 전력 증폭단(Power Stage)으로부터 수신한 파워를 결합하면서 차동 신호를 다시 단일 신호(Pout)로 변환하여 출력한다. 출력된 단일 신호(Pout)는 도시되지 않았으나 후단의 안테나로 전달된다.
도 2는 도 1에 도시된 입력 발룬 회로와 구동 증폭단을 구체적으로 나타낸 도면이다. 입력 발룬(Input Balun)은 단일 신호를 차동 신호로 변환하기 위하여 두 인덕터 코일을 가진 트랜스포머(Transformer)를 포함한다. 그리고, 구동 증폭단(Drive Stage)은 차동 신호를 증폭하기 위한 두 개의 트랜지스터와 로드 인덕터(Inductor)를 포함한다.
이러한 도 2의 구성을 참조하면, 트랜스포머에 포함된 두 인덕터를 하나의 인덕터 모듈로 본다 하더라도 전력 증폭기(PA)에는 입력 발룬과 구동 증폭단에만 총 두 개의 인덕터가 존재하는 것을 알 수 있다. 이와 같은 인덕터 개수의 증가는 회로 사이즈의 비약적인 증가를 초래한다.
또한, 수동(Passive) 소자인 트랜스포머는 k(coupling coefficient) 값이 현실적으로는 1이 되지 못하며, 기생 성분에 의하여 파워 손실이 발생하게 된다. 즉, 트랜스포머를 구성하는 두 인덕터는 서로 이격되어 있으며 두 인덕터 간에 전력 전달 시에 파워 손실이 발생하게 된다. 물론 여기서 인덕터 자체가 가지는 손실이 더 추가되게 된다. 이러한 입력 발룬에서 발생하는 입력 파워의 손실은 전력 증폭기(PA)의 이득(Gain)을 감소시키는 요인이 된다.
본 발명의 배경이 되는 기술은 한국공개특허 제2008-0098268호(2008.11.07 공개)에 개시되어 있다.
본 발명은 회로 사이즈를 감소시키고 파워 손실을 줄일 수 있는 액티브 발룬 장치를 제공하는데 목적이 있다.
본 발명은, 교류 형태의 입력 신호가 게이트로 인가되고, 제1 단이 제1 전원에 연결되며, 제1 출력 포트에 연결된 제2 단을 통하여 상기 입력 신호와 반대 위상의 제1 신호를 증폭 출력하는 제1 트랜지스터와, 상기 제1 신호가 게이트로 인가되고, 제1 단이 제2 전원에 연결되며, 제2 출력 포트에 연결된 제2 단을 통하여 상기 제1 신호와 반대 위상의 제2 신호를 증폭 출력하는 제2 트랜지스터, 및 제1 단이 상기 제1 트랜지스터의 제2 단에 연결되고, 제2 단이 상기 제2 트랜지스터의 제2 단에 연결된 인덕터를 포함하며, 상기 제1 출력 포트 및 상기 제2 출력 포트를 통하여 차동 신호를 출력하는 액티브 발룬 장치를 제공한다.
여기서, 상기 제1 트랜지스터는 N형이고 상기 제2 트랜지스터는 P형이며, 상기 제2 전원은 상기 제1 전원보다 높을 수 있다.
또한, 상기 제1 트랜지스터는 P형이고 상기 제2 트랜지스터는 N형이며, 상기 제1 전원은 상기 제2 전원보다 높을 수 있다.
또한, 상기 액티브 발룬 장치는 상기 출력된 제1 및 제2 신호의 주파수 또는 상기 제1 및 제2 신호 간의 위상 차를 기 설정된 기준 값으로 보정하여 상기 제1 출력 포트 및 상기 제2 출력 포트로 각각 출력하는 매칭부를 더 포함할 수 있다.
또한, 상기 제1 트랜지스터의 제2 단은 상기 제2 트랜지스터의 게이트와 직접 연결될 수 있다.
또한, 상기 액티브 발룬 장치는, 상기 제1 트랜지스터의 제2 단과 상기 제2 트랜지스터의 게이트 사이에 형성되는 DC 차단부를 더 포함할 수 있다.
여기서, 상기 DC 차단부는, 제1 단이 상기 제1 트랜지스터의 제2 단에 연결되고 제2 단이 상기 제2 트랜지스터의 게이트에 연결된 커패시터 소자일 수 있다.
또한, 상기 DC 차단부는, 상기 인덕터인 제1 인덕터와 평행하게 배치되되 상기 제1 인덕터의 제1 단에 대응하는 제1 단이 상기 제2 트랜지스터의 게이트에 연결되고 상기 제1 인덕터의 제2 단에 대응하는 제2 단이 접지 전원에 연결되어 상기 제1 인덕터와 트랜스포머를 형성한 제2 인덕터를 포함하며, 상기 제1 인덕터에 유입된 상기 제1 신호가 상기 제2 인덕터를 통하여 상기 제2 트랜지스터의 게이트로 인가될 수 있다.
또한, 상기 제1 출력 포트 및 상기 제2 출력 포트는, 상기 차동 신호를 입력받아 증폭 출력하는 증폭기의 제1 입력단 및 제2 입력단에 각각 연결될 수 있다.
본 발명에 따른 액티브 발룬 장치에 따르면, 두 개의 트랜지스터와 하나의 인덕터의 구성만으로 전력 증폭기에 대한 입력 발룬 및 구동 증폭단의 기능을 모두 실현할 수 있을 뿐만 아니라 전체적으로 인덕터의 사용 개수를 줄여서 전력 증폭기의 사이즈와 면적을 감소시킬 수 있는 이점이 있다.
또한, 본 발명에 따르면, 단일 신호를 차동 신호로 변환하는 기존의 일반적인 입력 발룬의 기능과는 다르게, 단순한 입력 발룬의 역할뿐만 아니라 전력 증폭단을 구동시킬 만큼 파워를 증폭시키는 역할도 수행하기 때문에 전체적으로 전력 증폭기의 이득을 높이는 데에 기여할 수 있다.
도 1은 일반적인 전력 증폭기의 구성을 나타낸 도면이다.
도 2는 도 1에 도시된 입력 발룬 회로와 구동 증폭단을 구체적으로 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 액티브 발룬 장치를 포함한 전력 증폭기의 구성을 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 따른 액티브 발룬 장치를 나타낸 도면이다.
도 5는 도 4의 회로에 매칭 네트워크가 삽입된 것을 나타낸 도면이다.
도 6은 도 4의 회로에 DC 차단부가 삽입된 것을 나타낸 도면이다.
도 7은 도 6의 변형 예를 나타낸 도면이다.
도 8은 본 발명의 제2 실시예에 따른 액티브 발룬 장치를 나타낸 도면이다.
도 9는 도 8의 다른 예를 나타낸 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명은 액티브 발룬 장치에 관한 것으로서 입력 신호를 차동 신호로 변환하는 동시에 전력을 증폭하여 출력하는 액티브 발룬 장치를 제공한다. 본 발명의 실시예에 따른 액티브 발룬 장치는 전력 증폭기(PA; Power Amplifier)의 구성요소인 입력 발룬(Input Balun)과 구동 증폭단(Drive Stage)의 역할을 대신한다.
도 3은 본 발명의 실시예에 따른 액티브 발룬 장치를 포함한 전력 증폭기의 구성을 나타낸 도면이다. 이러한 도 3에 도시된 전력 증폭기는 기존의 도 1에 도시된 입력 발룬(Input Balun)과 구동 증폭단(Drive Stage)의 구성을 본 발명의 실시예에 따른 액티브 발룬 장치(100,200) 하나로 대체시킨 구조로서, 액티브 발룬 장치(100,200), 전력 증폭단(300), 출력 트랜스포머(400)를 포함한다.
액티브 발룬 장치(100,200)는 입력 신호(Pin)를 차동 신호로 변환하고 증폭하여 전력 증폭단(300)(Power Stage)이 동작 가능한 파워로 출력하고, 전력 증폭단(300)은 액티브 발룬 장치(100)의 출력 신호를 다시 증폭하여 출력한다. 출력 트랜스포머(400)는 전력 증폭단(300)에서 출력된 차동 신호를 다시 단일 신호(Pout)로 변환하여 안테나 등에 전달한다.
본 발명의 실시예에 따르면 단일 입력 신호를 차동 신호로 만들어 주는 입력 발룬(Input Balun) 블록과 신호의 이득을 높여주는 구동 증폭단(Drive Stage) 블록을 액티브 발룬(Active Balun)이라는 하나의 블록으로 간소화시켜서 전력 증폭기의 전체적인 사이즈를 감소시키고 이득을 상승시킨다.
이하에서는 본 발명의 실시예에 따른 액티브 발룬 장치에 대하여 더욱 상세히 설명한다. 본 발명의 실시예에 따른 액티브 발룬 장치는 서로 다른 타입을 가지는 두 개의 트랜지스터와 두 트랜지스터 사이에 형성되는 인덕터를 포함하는 구조를 가진다.
이러한 본 발명의 실시예는 두 트랜지스터 중 하나의 트랜지스터에 단일 신호(Single Signal)가 입력되면 그에 대한 출력 신호가 다른 하나의 트랜지스터로 다시 입력되어 출력되는 방법으로 차동 신호를 생성한다. 이때, 본 발명의 실시예는 크게 두 가지 실시예로 구분될 수 있는데, 초기에 단일 신호가 입력되는 트랜지스터가 N형 트랜지스터인 경우를 나타낸 제1 실시예에 따른 액티브 발룬 장치(100)와, 그 반대의 P형 트랜지스터인 경우를 나타낸 제2 실시예에 따른 액티브 발룬 장치(200)로 구분될 수 있다.
도 4는 본 발명의 제1 실시예에 따른 액티브 발룬 장치를 나타낸 도면이다. 본 발명의 제1 실시예에 따른 액티브 발룬 장치(100)는 N형의 제1 트랜지스터(110), P형의 제2 트랜지스터(120), 그리고 인덕터(130)를 포함한다.
설명의 편의를 위해, 본 발명의 제1 실시예의 경우 제1 트랜지스터(110)는 NMOS(N-Channel MOSFET), 제2 트랜지스터(120)는 PMOS(P-Channel MOSFET)인 것을 예시한다.
제1 트랜지스터(110)는 제1 단(ex, 소스)과 바디(Body)가 제1 전원(ex, 접지 전원)에 연결되고, 제2 단(ex, 드레인)이 제1 출력 포트(140)에 연결되어 있다.
제1 트랜지스터(110)는 교류 형태의 입력 신호(①)가 게이트로 인가된다. 이러한 제1 트랜지스터(110)는 입력 신호(①)(Pin)와 반대 위상을 가지는 제1 신호(②)(-Pout)를 제2 단을 통하여 증폭 출력한다. 여기서 출력된 제1 신호(②)는 제2 트랜지스터(120)의 게이트에 다시 인가된다.
제2 트랜지스터(120)는 제1 단(ex, 소스)과 바디(body)가 제1 전원보다 높은 제2 전원(ex, 전원 전압)에 연결되고, 제2 단(ex, 드레인)이 제2 출력 포트(150)에 연결되어 있다. 제2 트랜지스터(120)는 게이트로 인가된 제1 신호(②)(-Pout)와는 반대 위상을 가지는 제2 신호(③)(+Pout)를 제2 단(ex, 드레인)을 통하여 증폭 출력한다.
이에 따라, 제1 출력 포트(140)와 제2 출력 포트(150)를 통해서 각각 '-Pout'과 '+Pout'의 차동 신호가 출력된다. 결과적으로 액티브 발룬 장치(100)는 단일 신호(Single Signal)를 입력받아 차동 신호(Differential Signal)로 출력한다.
인덕터(130)는 제1 단이 제1 트랜지스터(110)의 제2 단에 연결되고 제2 단이 제2 트랜지스터(120)의 제2 단에 연결되며, 각 트랜지스터에 대하여 로드 저항 역할을 한다. 즉, 제1 트랜지스터(110)(NMOS)의 입장에서 볼 때 인덕터(130)와 제2 트랜지스터(120)(PMOS)가 로드 저항 역할을 하고, 제2 트랜지스터(120)(PMOS)의 입장에서 볼 때 인덕터(130)와 제1 트랜지스터(110)(NMOS)가 로드 저항 역할을 한다.
이와 같은 본 발명의 제1 실시예에 따른 액티브 발룬 장치(100)에서의 차동 신호의 생성 과정은 다음과 같다. 먼저, 제1 트랜지스터(110)(NMOS)의 게이트를 통하여 입력 신호(①)가 입력된다. 제1 트랜지스터(110)는 입력 신호(①)를 증폭시키면서 위상을 180° 반전시켜 제1 신호(②)를 출력한다. 이때, 인덕터(130)와 제2 트랜지스터(120)(PMOS)는 제1 트랜지스터(110)(NMOS)의 로드 저항 역할을 한다.
이와 동시에 제1 신호(②)는 제2 트랜지스터(120)(PMOS)의 게이트로 입력된다. 제2 트랜지스터(120)(PMOS)는 제1 신호(②)를 증폭시키면서 위상을 180°을 반전시켜 제2 신호(③)를 출력한다. 이때, 인덕터(130)와 제1 트랜지스터(110)(NMOS)는 제2 트랜지스터(120)(PMOS)의 로드 저항 역할을 한다.
결과적으로, 제1 신호(②)와 제2 신호(③)는 서로 180°위상 차를 가지게 되므로, 액티브 발룬 장치(100)에 입력된 단일 신호(Single Signal)가 차동 신호(Differential Signal)로 변환된 것을 확인할 수 있다.
또한 액티브 발룬 장치(100)는 단일 신호를 차동 신호로 변환하는 동시에 파워를 증폭하여 출력하기 때문에, 기본적인 입력 발룬의 기능과 함께 구동 증폭단의 역할도 수행하는 것을 알 수 있다.
액티브 발룬 장치(100)는 전력 증폭기(PA) 내에서 입력 발룬(input Balun)과 구동 증폭단(Drive Stage)의 역할을 하므로, 액티브 발룬 장치(100)의 제1 및 제2 출력 포트(140,150)는 전력 증폭단(Power Stage)(300)의 입력단에 연결된다. 전력 증폭단(300)에 포함된 증폭기는 자신의 제1 및 제2 입력단을 통하여 제1 및 제2 출력 포트(140,150)의 차동 신호를 입력받아 증폭 출력하면 된다.
이하에서는 본 발명의 제1 실시예에 따른 액티브 발룬 장치의 다양한 변형 예를 설명한다. 도 5는 도 4의 회로에 매칭 네트워크가 삽입된 것을 나타낸 도면이다. 도 5와 같이, 차동 신호가 출력되는 위치에는 매칭 네트워크(Matching Network)(이하, 매칭부)가 부가될 수 있다.
구체적으로 각 트랜지스터(110,120)의 제2 단(a, b 지점)과 각 출력 포트(140,150) 사이에 매칭부(160)가 연결된다. 이러한 매칭부(160)는 각 트랜지스터(110,120)의 제2 단을 통해 출력된 제1 신호(②) 및 제2 신호(③)의 주파수를 기 설정된 기준 값으로 보정하거나 제1 신호(②) 및 제2 신호(③) 간의 위상 차를 기 설정된 기준 값으로 보정하여 제1 출력 포트(140) 및 제2 출력 포트(150)로 각각 출력한다.
RF에서 신호의 왜곡을 없애고 신호 전달에 있어서 손실을 없애기 위해서는 설정 주파수 대역에 맞게 주파수 매칭을 시켜줄 필요가 있다. 이를 위해, 매칭부(160)는 제1 및 제2 신호(②,③)의 주파수를 기 설정된 기준 주파수에 맞게 보정할 수 있다. 물론, 매칭부(160)는 제1 신호(②) 및 제2 신호(③)의 주파수가 모두 기준 주파수로부터 오차 범위 이내에 존재하는 것으로 판단되면, 별도의 보정 없이 제1 신호(②)를 제1 출력 포트(140)로, 제2 신호(③)를 제2 출력 포트(150)로 전달할 수 있다.
이외에도 제1 신호(②) 및 제2 신호(③) 간의 위상 차는 180°이어야 한다. 그런데, 본 발명의 실시예는 제1 트랜지스터(110)에서 출력된 제1 신호(②)가 제2 트랜지스터(120)에 입력된 이후에 제2 신호(③)가 출력되는 구조이므로 제1 신호(②)와 제2 신호(③) 출력 시점이 완전히 동일하지 않으며 약간의 시간 지연이 발생할 수 있다.
이때, 매칭부(160)는 두 신호의 위상 차를 기준 값(180°)과 비교한 후 오차 범위 이내에 해당하면 보정 없이 그대로 통과시키고, 오차 범위를 벗어난 경우에는 제1 및 제2 신호(②,③) 중 적어도 하나의 신호에 대한 위상을 이동시켜 위상 차가 오차 범위 이내에 들어오도록 보정하여 통과시킨다.
앞서의 도면에서는 제1 트랜지스터(110)(NMOS)의 제2 단이 제2 트랜지스터(120)(PMOS)의 게이트와 직접 연결된 경우를 도시한 것이다. 그런데 도시되어 있지는 않으나 각 트랜지스터(110,120)의 게이트에는 직류 바이어스 전압이 인가되는 형태로 동작될 수 있다. 이러한 바이어스 용도의 직류 전압은 제1 트랜지스터(110)의 제2 단을 통하여 출력되는 교류 신호에 혼입된 상태로 제2 트랜지스터(120)의 게이트에 전달될 수 있다. 따라서 본 발명의 실시예는 상대 측 트랜지스터의 게이트에 DC 전압의 유입을 차단하기 위한 DC 차단 회로를 더 포함할 수 있다.
도 6은 도 4의 회로에 DC 차단부가 삽입된 것을 나타낸 도면이다. 도 6을 참조하면, 제1 트랜지스터(110)의 제2 단과 제2 트랜지스터(120)의 게이트 사이에 DC 차단부(170)가 형성되어 있다. 이러한 DC 차단부(170)는 커패시터로 쉽게 구현 가능하다. 이와 같은 DC 차단부(170)를 삽입하면, 직류 바이어스 전압이 상대 측 트랜지스터에 유입되지 않도록 차단할 수 있다.
물론 DC 차단부(170)는 필요에 따라 제2 트랜지스터(120)의 직류 바이어스 전압을 조절하는 역할을 수행할 수도 있다. 즉, 커패시터의 용량을 조절하는 것에 따라, 제2 트랜지스터(120)의 게이트를 향한 직류 전압의 유입을 완전히 차단할 수도 있고, 유입되는 직류 전압의 크기를 조절할 수도 있다. 이때 제2 트랜지스터(120)의 게이트로 유입되는 직류 전압은 제2 트랜지스터(120)에 대한 직류 바이어스 전압으로 활용될 수 있으므로, 이 경우 제2 트랜지스터(120)에 대한 직류 바이어싱 회로는 생략될 수 있다.
도 7은 도 6의 변형 예를 나타낸 도면이다. 도 7은 커패시터 대신에 트랜스포머(Transformer) 구조를 이용하여 DC 전압을 차단하는 경우를 나타낸다.
이러한 도 7의 경우, 제1 트랜지스터(110)의 제2 단이 제2 트랜지스터(120)의 게이트와 물리적으로는 연결되지 않는 대신, 기존에 로드 저항으로 사용한 제1 인덕터(130)에 대하여 제2 인덕터(180)를 이격 배치하고 제2 인덕터(180)의 일단을 제2 트랜지스터(120)에 연결하여, 제2 트랜지스터(120)를 향한 DC 전압의 이동은 차단하되 AC 전압의 이동은 가능하도록 구현한 것이다.
구체적인 구성은 다음과 같다. 제2 인덕터(180)의 제1 및 제2 단은 제1 인덕터(130)의 제1 및 제2 단에 대응하도록 평행하게 이격 배치되며, 제2 인덕터(180)의 제1 단은 제2 트랜지스터(120)의 게이트에 연결되고, 제2 단은 접지 전원(GND)에 연결된다.
따라서, 제1 인덕터(130)에 유입된 제1 신호(②)는 제2 인덕터(180)를 통하여 제2 트랜지스터(120)의 게이트로 인가될 수 있다. 다만, 제1 인덕터(130)와 제2 인덕터(180)가 물리적으로 떨어져 있기 때문에 상호 간에 AC 전압만이 전달될 수 있고 DC 전압의 이동은 차단된다.
물론, 이러한 도 7의 경우는 도 6의 경우보다 인덕터 개수가 하나 더 추가되어야 하지만, 트랜스포머로 동작하는 두 인덕터(130,180)는 서로 맞물려서 레이아웃(Layout) 되므로, 사이즈 감소에 크게 영향을 주지 않고 도 6과 동일한 효과를 기대할 수 있다. 이상과 같은 DC 차단 회로를 가지는 도 6 및 도 7은 도 5와 같은 매칭부의 구성이 부가되는 형태로도 구현 가능함은 물론이다.
도 8은 본 발명의 제2 실시예에 따른 액티브 발룬 장치를 나타낸 도면이다. 본 발명의 제2 실시예에 따른 액티브 발룬 장치(200)는 P형의 제1 트랜지스터(210), N형의 제2 트랜지스터(220), 그리고 인덕터(230)를 포함한다. 설명의 편의를 위해, 본 발명의 제2 실시예의 경우 제1 트랜지스터(210)는 PMOS(P-Channel MOSFET), 제2 트랜지스터(220)는 NMOS(N-Channel MOSFET)인 것을 예시한다.
PMOS인 제1 트랜지스터(210)은 제1 단(ex, 소스)과 바디(Body)가 제1 전원(ex, 전원 전압)에 연결되고, 제2 단(ex, 드레인)이 제1 출력 포트(240)에 연결되어 있다.
제1 트랜지스터(210)는 교류 형태의 입력 신호(①)가 게이트로 인가된다. 이러한 제1 트랜지스터(210)는 입력 신호(①)(Pin)와 반대 위상을 가지는 제1 신호(②)(-Pout)를 제2 단을 통하여 증폭 출력한다. 출력된 제1 신호(②)는 제2 트랜지스터(220)의 게이트에 다시 인가된다.
NMOS인 제2 트랜지스터(220)는 제1 단(ex, 소스)과 바디(body)가 제1 전원보다 낮은 제2 전원(ex, 접지 전원)에 연결되고, 제2 단(ex, 드레인)이 제2 출력 포트(250)에 연결되어 있다. 이러한 제2 트랜지스터(220)는 게이트로 인가된 제1 신호(②)와는 반대 위상을 가지는 제2 신호(③)(+Pout)를 제2 단(ex, 드레인)을 통하여 증폭 출력한다.
이에 따라, 제1 출력 포트(240)와 제2 출력 포트(250)를 통해서 차동 신호가 출력된다. 인덕터(230)는 제1 단이 제1 트랜지스터(210)의 제2 단에 연결되고, 제2 단이 제2 트랜지스터(220)의 제2 단에 연결되어 있다. 인덕터(230)는 앞서의 제1 실시예와 같이 각 트랜지스터에 대하여 로드 저항 역할을 한다.
이와 같은 본 발명의 제2 실시예에 따른 액티브 발룬 장치를 이용한 차동 신호의 생성 과정은 다음과 같다. 먼저, 제1 트랜지스터(210)(PMOS)의 게이트를 통하여 입력 신호(①)가 입력된다. 제1 트랜지스터(210)는 입력 신호(①)를 증폭시키면서 위상을 180° 반전시켜 제1 신호(②)로 출력한다. 이때, 인덕터(230)와 제2 트랜지스터(220)(NMOS)는 제1 트랜지스터(210)(PMOS)의 로드 저항 역할을 한다.
이와 동시에 제1 신호(②)는 제2 트랜지스터(220)(NMOS)의 게이트로 입력된다. 제2 트랜지스터(220)(NMOS)는 제1 신호(②)를 증폭시키면서 위상을 180°을 반전시켜 제2 신호(③)로 출력한다. 이때, 인덕터(230)와 제1 트랜지스터(210)(PMOS)는 제2 트랜지스터(220)(NMOS)의 로드 저항 역할을 한다.
결과적으로, 제1 신호(②)와 제2 신호(③)는 서로 180°위상 차를 가지게 되므로, 액티브 발룬 장치(200)에 입력된 단일 신호(Single Signal)는 차동 신호(Differential Signal)로 변환되는 것을 알 수 있다.
이러한 본 발명의 제2 실시예 또한 앞서의 제1 실시예의 경우와 같이 도 5의 매칭부와 도 6의 DC 차단부의 구성이 각각 부가될 수 있다. 그 동작 원리는 동일하므로 상세한 설명은 생략한다. 여기서, DC 차단부를 트랜스포머로 구현하는 경우에 대한 예시는 아래의 도 9를 참조한다.
도 9는 도 8의 다른 예를 나타낸 도면이다. 이 경우 제1 인덕터(230)에 대해 제2 인덕터(260)를 추가하여 트랜스포머를 구현하고 있다. 여기서 또한 제2 인덕터(230)의 제1 단에 대응하는 제2 인덕터(260)의 제1 단은 제2 트랜지스터(220)의 게이트에 연결되고, 제2 인덕터(230)의 제2 단에 대응하는 제2 인덕터(260)의 제2 단은 접지 전원에 연결되어 있다.
이에 따라, 제1 인덕터(230)에 유입된 제1 신호(②)는 제2 인덕터(260)를 통하여 제2 트랜지스터(220)의 게이트로 인가될 수 있으며, 제1 인덕터(230)와 제2 인덕터(260)가 물리적으로 떨어져 있기 때문에 상호 간에 AC 전압만이 전달될 수 있고 DC 전압의 이동은 차단될 수 있다.
이상과 같은 본 발명에 따른 액티브 발룬 장치에 따르면, 두 개의 트랜지스터와 하나의 인덕터의 구성만으로 전력 증폭기에 대한 입력 발룬 및 구동 증폭단의 기능을 모두 실현할 수 있을 뿐만 아니라 전체적으로 인덕터의 사용 개수를 줄여서 전력 증폭기의 사이즈와 면적을 감소시킬 수 있다. 즉, 기존의 도 2와 본 발명의 도 4를 비교하여 보면, 인덕터의 개수가 줄어든 것을 확인할 수 있으며, 인덕터의 개수를 줄임으로써 사이즈의 감소를 실현할 수 있다.
또한, 본 발명에 따르면, 단일 신호를 차동 신호로 변환하는 기존의 일반적인 입력 발룬의 기능과는 다르게, 단순한 입력 발룬의 역할뿐만 아니라 전력 증폭단을 구동시킬 만큼 파워를 증폭시키는 역할도 수행하기 때문에 전체적으로 전력 증폭기의 이득을 높이는 데에 기여할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100,200: 액티브 발룬 장치 110,210: 제1 트랜지스터
120,220: 제2 트랜지스터 130,230: 인덕터
140,240: 제1 출력 포트 150,250: 제2 출력 포트
160: 매칭부 170: DC 차단부
180,260: 인덕터 300: 전력 증폭단
400: 출력 트랜스포머

Claims (9)

  1. 교류 형태의 입력 신호가 게이트로 인가되고, 제1 단이 제1 전원에 연결되며, 제1 출력 포트에 연결된 제2 단을 통하여 상기 입력 신호와 반대 위상의 제1 신호를 증폭 출력하는 제1 트랜지스터;
    상기 제1 신호가 게이트로 인가되고, 제1 단이 제2 전원에 연결되며, 제2 출력 포트에 연결된 제2 단을 통하여 상기 제1 신호와 반대 위상의 제2 신호를 증폭 출력하는 제2 트랜지스터; 및
    제1 단이 상기 제1 트랜지스터의 제2 단에 연결되고, 제2 단이 상기 제2 트랜지스터의 제2 단에 연결된 인덕터를 포함하며,
    상기 제1 출력 포트 및 상기 제2 출력 포트를 통하여 차동 신호를 출력하며,
    상기 제1 출력 포트 및 상기 제2 출력 포트는,
    상기 차동 신호를 입력받아 증폭 출력하는 증폭기의 제1 입력단 및 제2 입력단에 각각 연결되는 액티브 발룬 장치.
  2. 청구항 1에 있어서,
    상기 제1 트랜지스터는 N형이고 상기 제2 트랜지스터는 P형이며, 상기 제2 전원은 상기 제1 전원보다 높은 액티브 발룬 장치.
  3. 청구항 1에 있어서,
    상기 제1 트랜지스터는 P형이고 상기 제2 트랜지스터는 N형이며, 상기 제1 전원은 상기 제2 전원보다 높은 액티브 발룬 장치.
  4. 청구항 1에 있어서,
    상기 출력된 제1 및 제2 신호의 주파수 또는 상기 제1 및 제2 신호 간의 위상 차를 기 설정된 기준 값으로 보정하여 상기 제1 출력 포트 및 상기 제2 출력 포트로 각각 출력하는 매칭부를 더 포함하는 액티브 발룬 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 제2 단은 상기 제2 트랜지스터의 게이트와 직접 연결된 액티브 발룬 장치.
  6. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 제2 단과 상기 제2 트랜지스터의 게이트 사이에 형성되는 DC 차단부를 더 포함하는 액티브 발룬 장치.
  7. 청구항 6에 있어서,
    상기 DC 차단부는,
    제1 단이 상기 제1 트랜지스터의 제2 단에 연결되고 제2 단이 상기 제2 트랜지스터의 게이트에 연결된 커패시터 소자인 액티브 발룬 장치.
  8. 청구항 6에 있어서,
    상기 DC 차단부는,
    상기 인덕터인 제1 인덕터와 평행하게 배치되되 상기 제1 인덕터의 제1 단에 대응하는 제1 단이 상기 제2 트랜지스터의 게이트에 연결되고 상기 제1 인덕터의 제2 단에 대응하는 제2 단이 접지 전원에 연결되어 상기 제1 인덕터와 트랜스포머를 형성한 제2 인덕터를 포함하며,
    상기 제1 인덕터에 유입된 상기 제1 신호가 상기 제2 인덕터를 통하여 상기 제2 트랜지스터의 게이트로 인가되는 액티브 발룬 장치.
  9. 삭제
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