KR101101617B1

KR101101617B1 - 전력 증폭기

Info

Publication number: KR101101617B1
Application number: KR1020100054818A
Authority: KR
Inventors: 구본훈; 손기용; 홍성철; 김규석; 나유삼
Original assignee: 한국과학기술원; 삼성전기주식회사
Priority date: 2010-06-10
Filing date: 2010-06-10
Publication date: 2012-01-02
Also published as: CN102281034B; CN102281034A; KR20110135091A; US20110304395A1

Abstract

본 발명은 N MOS 증폭 유닛과 P MOS 증폭 유닛을 병렬 연결하여, 동작 모드에 따라 가변되는 입력 캐패시턴스를 보상하고, 백-오프 지점에서의 효율을 개선할 수 있는 전력 증폭기에 관한 것으로, 제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제1 증폭부와, 제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제2 증폭부와, 상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하는 것을 특징으로 하는 전력 증폭기를 제공한다.

Description

전력 증폭기{POWER AMPLIFIER}

본 발명은 전력 증폭기에 관한 것으로, 보다 상세하게는 N MOS 증폭 유닛과 P MOS 증폭 유닛을 병렬 연결하여, 동작 모드에 따라 가변되는 입력 캐패시턴스를 보상하고, 백-오프 지점에서의 효율을 개선할 수 있는 전력 증폭기에 관한 것이다.

최근 들어, 무선 송수신기의 여려 회로들은 CMOS(Complementary metal oxide semiconductor) 공정 기술을 이용하고 구현되고 있으며, 하나의 칩으로 집적화가 진행되고 있지만, 전력 증폭기만은 InGaP/GaAs HBT(He-terojunction Bipolar Transistor) 공정을 이용하여 구현되고 있다. 하지만, 이는 CMOS 공정에 비행 단가가 높으며, 멀티 칩 구조만으로 형성될 수 있으며, 선형성 개선을 위해 CMOS 로 구현된 조정 회로와의 결합이 곤란하다는 단점이 있다.

이러한 이유로 CMOS 공정을 기반으로 구현되는 전력 증폭기에 관한 연구가 진행되고 있다.

한편, 선형 전력 증폭기의 성능을 평가하는 주요 지표로는 크게 선형성을 만족시키는 지점까지의 최대 출력전력과, 최대 효율 및 최대출력전력에 백-오프(back-off) 시킨 지점에서의 효율이 있으나, HBT 공정에 비해 CMOS 공정의 전력 증폭기는 이러한 성능이 좋지 않은 문제점이 있다.

본 발명의 목적은 N MOS 증폭 유닛과 P MOS 증폭 유닛을 병렬 연결하여, 동작 모드에 따라 가변되는 입력 캐패시턴스를 보상하고, 백-오프 지점에서의 효율을 개선할 수 있는 전력 증폭기를 제공하는 것이다.

상술한 목적을 달성하기 위해, 본 발명의 하나의 기술적인 측면은 제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제1 증폭부와, 제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제2 증폭부와, 상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하는 것을 특징으로 하는 전력 증폭기를 제공하는 것이다.

본 발명의 하나의 기술적인 측면에 따르면, 사전에 설정된 제1 전력 레벨 범위에서 동작하는 제1 동작 모드에서 상기 제1 증폭부가 동작하고, 사전에 상기 제1 동작 모드보다 레벨이 낮게 설정된 제2 전력 레벨 범위에서 동작하는 제2 동작 모드에서 상기 제2 증폭부가 동작하며, 사전에 상기 제1 동작 모드보다 레벨이 높게 설정된 제3 전력 레벨 범위에서 동작하는 제3 동작 모드에서 상기 제1 및 제2 증폭부가 동작할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 제1 증폭부는 상기 제1 N MOS 증폭기의 게이트에 사전에 설정된 게이트 전원을 공급하는 제1 게이트 전원 공급부와, 상기 제1 N MOS 증폭기의 드레인에 사전에 설정된 바이어스 전원을 공급하는 제1 바이어스 전원 공급부를 포함할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 제2 증폭부는 상기 제2 P MOS 증폭기의 게이트에 사전에 설정된 게이트 전원을 공급하는 제2 게이트 전원 공급부를 포함하고, 상기 제1 P MOS 증폭기의 소스에 사전에 설정된 바이어스 전원을 공급할 수 있다.

본 발명의 하나의 기술적인 측면에 따르면, 상기 제1 증폭부의 상기 제2 N MOS 증폭기의 게이트 및 상기 제2 증폭부의 상기 제1 P MOS 증폭기의 게이트에 입력 신호가 입력되고, 상기 제2 증폭부는 상기 제2 증폭부의 상기 제1 P MOS 증폭기의 게이트에 연결되어 상기 입력 신호를 상기 제1 P MOS 증폭기의 게이트에 전달하고 불필요한 전원을 블럭킹하는 상기 블럭킹 캐패시터를 더 포함할 수 있다.

본 발명의 다른 하나의 기술적인 측면은 제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 제1 증폭 유닛과, 상기 제1 증폭 유닛에 병렬 연결되는 제3 N MOS 증폭기와 제4 N MOS 증폭기가 캐스코드 연결되어 입력 되는 차동신호를 증폭하는 제2 증폭 유닛을 갖는 제1 증폭부와, 제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 제3 증폭 유닛과, 상기 제3 증폭 유닛에 병렬 연결되는 제3 P MOS 증폭기와 제4 P MOS 증폭기가 캐스코드 연결되어 상기 차동 신호를 증폭하는 제4 증폭 유닛을 갖는 제2 증폭부와, 상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하는 것을 특징으로 하는 전력 증폭기를 제공하는 것이다.

본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 제1 증폭부의 상기 제1 증폭 유닛의 상기 제1 N MOS 증폭기의 게이트와 상기 제2 증폭 유닛의 상기 제3 N MOS 증폭기의 게이트가 공통 연결되고, 상기 제1 증폭 유닛의 상기 제2 N MOS 증폭기의 게이트와 상기 제2 증폭 유닛의 상기 제4 N MOS 증폭기의 게이트에 각각 상기 차동 신호가 입력되고, 상기 제1 증폭 유닛의 상기 제2 N MOS 증폭기의 소스와 상기 제2 증폭 유닛의 상기 제4 N MOS 증폭기의 소스는 공통 접지될 수 있다.

본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 제2 증폭부의 상기 제3 증폭 유닛의 상기 제2 P MOS 증폭기의 게이트와 상기 제4 증폭 유닛의 상기 제4 P MOS 증폭기의 게이트가 공통 연결되고, 상기 제3 증폭 유닛의 상기 제1 P MOS 증폭기의 게이트와 상기 제4 증폭 유닛의 상기 제3 P MOS 증폭기의 게이트에 각각 상기 차동 신호가 입력되고, 상기 제3 증폭 유닛의 상기 제1 P MOS 증폭기의 소스와 상기 제4 증폭 유닛의 상기 제3 P MOS 증폭기의 소스는 사전에 설정된 구동 전원을 공급하는 구동 전원단에 공통 연결될 수 있다.

본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 제2 증폭부는 상기 제3 증폭 유닛의 상기 제1 P MOS 증폭기의 게이트에 상기 차동 신호를 전달하고 불필요한 전원을 블럭킹하는 제1 블럭킹 캐패시터와, 상기 제4 증폭 유닛의 상기 제3 P MOS 증폭기의 게이트에 상기 차동 신호를 전달하고 불필요한 전원을 블럭킹하는 제2 블럭킹 캐패시터를 더 포함할 수 있다.

본 발명의 다른 하나의 기술적인 측면에 따르면, 외부로부터의 입력 신호를 상기 차동 신호로 변환하는 제1 발룬을 더 포함할 수 있다.

본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 제1 증폭부로부터의 증폭된 차동 신호를 싱글 신호로 변환하여 상기 전력 결합부에 전달하는 제2 발룬과, 상기 제2 증폭부로부터의 증폭된 차동 신호를 싱글 신호로 변환하여 상기 전력 결합부에 전달하는 제3 발룬을 포함할 수 있다.

본 발명에 따르면, N MOS 증폭 유닛과 P MOS 증폭 유닛을 병렬 연결하여, 동작 모드에 따라 가변되는 입력 캐패시턴스를 보상하고, 백-오프 지점에서의 효율을 개선할 수 있는 효과가 있다.

도 1은 본 발명의 전력 증폭기의 일 실시형태를 나타내는 개략적인 구성도.
도 2는 본 발명의 전력 증폭기의 다른 일 실시형태를 나타내는 개략적인 내부 구성도.
도 3은 본 발명의 전력 증폭기에 의해 입력 캐패시턴스가 보상되는 전기적 특성을 나타내는 그래프.
도 4는 본 발명의 전력 증폭기에 의해 백-오프 영역에서 효율이 증가되는 전기적 특성을 나타내는 그래프.
도 5는 본 발명의 전력 증폭기를 집적 회로로 설계한 도면.

이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다.

도 1은 본 발명의 전력 증폭기의 일 실시형태를 나타내는 개략적인 구성도이다.

도 1을 참조하면, 본 발명의 전력 증폭기의 일 실시형태(100)는 제1 증폭부(110), 제2 증폭부(120) 및 전력 결합부(130)를 포함할 수 있다.

제1 증폭부(110)는 증폭 유닛(111), 제1 게이트 전원 공급부(112) 및 제1 바이어스 전원 공급부(113)를 포함할 수 있다.

증폭 유닛(111)은 캐스코드(cascode) 연결된 제1 N MOS(metal oxide semiconductor) 증폭기(MN1)와 제2 N MOS 증폭기(MN2)를 구비할 수 있다.

제1 N MOS 증폭기(MN1)의 게이트에는 사전에 설정된 전압 레벨을 갖는 제1 게이트 전원이 공급되고, 제1 N MOS 증폭기(MN1)의 드레인에는 사전에 설정된 전압 레벨을 갖는 바이어스 전원이 공급된다.

제1 게이트 전원 공급부(112)는 제1 게이트 전원단(V_{CG_n})에 연결되고 서로 병렬 연결된 저항 및 캐패시터로 구성되어 제1 N MOS 증폭기(MN1)의 게이트에 상기 제1 게이트 전원을 공급할 수 있다.

제1 바이어스 전원 공급부(113)는 바이어스 전원단(V_DD)에 연결되는 인덕터로 구성되어 제1 N MOS 증폭기(MN1)의 드레인에 상기 바이어스 전원을 공급하고 불필요한 신호는 차단할 수 있다.

제2 N MOS 증폭기(MN2)의 게이트는 입력 신호(RF_IN)를 입력받고, 제2 N MOS 증폭기(MN2)의 소스는 접지되며, 제2 N MOS 증폭기(MN2)의 드레인은 제1 N MOS 증폭기(MN1)의 소스에 연결된다.

제2 N MOS 증폭기(MN2)의 게이트에는 외부로부터의 동작 신호(V_CTRL _{_n})가 입력되어 제1 증폭부(110)의 증폭 유닛(111)의 신호 증폭 동작을 온/오프시킬 수 있다.

제2 증폭부(120)는 증폭 유닛(121), 제2 게이트 전원 공급부(122)를 포함할 수 있다.

증폭 유닛(121)은 캐스코드(cascode) 연결된 제1 P MOS증폭기(MP1)와 제2 P MOS 증폭기(MP2)를 구비할 수 있다.

제2 P MOS 증폭기(MP2)의 게이트에는 사전에 설정된 전압 레벨을 갖는 제2 게이트 전원이 공급되고, 제1 P MOS 증폭기(MP1)의 소스에는 사전에 설정된 전압 레벨을 갖는 바이어스 전원(V_DD)이 공급된다.

제2 게이트 전원 공급부(112)는 제2 게이트 전원단(V_{CG_p})에 연결되고 서로 병렬 연결된 저항 및 캐패시터로 구성되어 제2 P MOS 증폭기(MP2)의 게이트에 상기 제2 게이트 전원을 공급할 수 있다.

인덕터(113)는 제2 P MOS 증폭기(MP2)의 드레과 접지단 사이에 연결되어 불필요한 신호를 차단할 수 있다.

제1 P MOS 증폭기(MP1)의 게이트는 입력 신호(RF_IN)를 입력받고, 제1 P MOS 증폭기(MP1)의 소스는 바이어스 전원(V_DD)을 입력받으며, 제1 P MOS 증폭기(MP1)의 드레인은 제2 P MOS 증폭기(MP2)의 소스에 연결된다.

제1 P MOS 증폭기(MP1)의 게이트에는 외부로부터의 동작 신호(V_CTRL _{_p})가 입력되어 제2 증폭부(120)의 증폭 유닛(121)의 신호 증폭 동작을 온/오프시킬 수 있다.

제2 증폭부(120)는 입력 신호(RF_IN)을 제1 P MOS 증폭기(MP1)에 전달하고, 조정 신호(V_CTRL _{_n})의 전달을 블럭킹하는 블럭킹 캐패시터(Cb)를 더 포함할 수 있다.

전력 결합부(130)는 제1 증폭부(110)의 제1 N MOS 증폭기(MN1)의 드레인으로부터 출력되는 출력 신호와 제2 증폭부(120)의 제2 P MOS 증폭기(MP2)의 드레인으로부터 출력되는 출력 신호를 결합하여 하나의 출력 신호(RF_OUT)를 출력한다.

상술한 바와 같은 본 발명의 전력 증폭기의 일 실시형태(100)는 조정 신호(V_CTRL _{_n},V_CTRL _{_p})를 통해 제1 증폭부(110)의 증폭 유닛(111)의 증폭 동작과 제2 증폭부(120)의 증폭 유닛(121)의 증폭 동작을 온/오프시킬 수 있다.

즉, 사전에 설정된 전력 레벨 범위를 갖는 제1 레벨 범위에서는 제1 증폭부(110)의 증폭 유닛(111)의 증폭 동작을 온시키고, 제2 증폭부(120)의 증폭 유닛(121)의 증폭 동작을 오프시키며, 백-오프가 크게 설정되어 전력 레벨이 상기 제1 레벨 범위보다 낮게 설정된 제2 레벨 범위에서는 제1 증폭부의 증폭 유닛(111)의 증폭 동작을 오프시키고, 제2 증폭부(120)의 증폭 유닛(121)의 증폭 동작을 온시켜 모빌리티(mobility)가 비교적 작은 P MOS 증폭기만을 사용하여 효율을 개선시킬 수 있다.

상기 제1 레벨 범위보다 전력 레벨 범위가 높게 설정된, 즉 최대 출력 전력이 필요한 제3 레벨 범위에서는 제1 증폭부의 증폭 유닛(111)의 증폭 동작과 제2 증폭부(120)의 증폭 유닛(121)의 증폭 동작을 온시켜 사용할 수 있다.

이때, 제1 증폭부(110)의 증폭 유닛(111)과 제2 증폭부(120)의 증폭 유닛(121)이 병렬 연결되어 조정 신호(V_CTRL _{_n},V_CTRL _{_p})의 전압 레벨 차가 줄어들어서 입력 캐패시턴스 변화량이 상쇄될 수 있다.

도 2는 본 발명의 전력 증폭기의 다른 일 실시형태를 나타내는 개략적인 내부 구성도이다.

도 2를 참조하면, 본 발명의 전력 증폭기의 다른 일 실시형태(200)는 차동 신호를 입력받는 제1 증폭부(220), 제2 증폭부(230) 및 전력 결합부(250)를 포함할 수 있으며, 입력 신호를 상기 차동 신호로 변환하는 제1 발룬(210)과 제2 증폭부(230)로부터 출력되는 차동 신호를 싱글 신호로 변환하는 제2 및 제3 발룬(241,242)를 갖는 발룬 그룹(240)를 더 포함할 수 있다.

제1 증폭부(220)는 제1 및 제2 증폭 유닛(221,222)를 포함할 수 있고, 제1 증폭 유닛(221)은 캐스코드 연결된 제1 및 제2 N MOS 증폭기(MN1,MN2)를 구비하고, 제2 증폭 유닛(222)은 캐스코드 연결된 제3 및 제4 N MOS 증폭기(MN3,MN4)를 구비할 수 있다.

제1 N MOS 증폭기(MN1)와 제3 N MOS 증폭기(MN3)의 드레인은 각각 바이어스 전원(V_DD)을 입력받고, 증폭된 신호를 출력하며, 제1 N MOS 증폭기(MN1)와 제3 N MOS 증폭기(MN3)의 게이트는 서로 공통 연결되어 조정 신호(V_{CTRL_n})을 입력받는다.

제2 N MOS 증폭기(MN2)와 제4 N MOS 증폭기(MN4)의 소스는 공통 접지되고, 제2 N MOS 증폭기(MN2)와 제4 N MOS 증폭기(MN4)의 게이트에는 각각 차동 신호가 입력된다. 즉, 제2 N MOS 증폭기(MN2)의 게이트에는 상기 차동 신호 중 하나의 신호가 입력되고, 제4 N MOS 증폭기(MN4)의 게이트에는 상기 차동 신호 중 나머지 하나의 신호가 입력될 수 있다.

또한, 상기 차동 신호는 제2 증폭부(230)에도 입력될 수 있다.

제2 증폭부(230)는 제3 및 제4 증폭 유닛(231,232)를 포함할 수 있고, 제3 증폭 유닛(231)은 캐스코드 연결된 제1 및 제2 P MOS 증폭기(MP1,MP2)를 구비하고, 제4 증폭 유닛(232)은 캐스코드 연결된 제3 및 제4 P MOS 증폭기(MP3,MP4)를 구비할 수 있다.

제1 P MOS 증폭기(MP1)와 제3 P MOS 증폭기(MP3)의 소스는 각각 바이어스 전원(V_DD)을 입력받고, 제1 P MOS 증폭기(MP1)와 제3 P MOS 증폭기(MP3)의 게이트에는 각각 차동 신호가 입력된다. 즉, 제1 P MOS 증폭기(MP1)의 게이트에는 상기 차동 신호 중 하나의 신호가 입력되고, 제3 P MOS 증폭기(MP3)의 게이트에는 상기 차동 신호 중 나머지 하나의 신호가 입력될 수 있다.

제2 P MOS 증폭기(MP2)와 제4 P MOS 증폭기(MP4)의 드레인은 각각 증폭된 신호를 출력하고, 제2 P MOS 증폭기(MP2)와 제4 P MOS 증폭기(MP4)의 게이트는 서로 공통 연결되어 조정 신호(V_{CTRL_P})을 입력받는다.

제2 증폭부(230)는 제1 및 제2 블럭킹 캐패시터(Cb1,Cb2)를 더 포함할 수 있고, 제1 블럭킹 캐패시터(Cb1)은 제3 증폭 유닛(231)의 제1 P MOS 증폭기(MP1)의 게이트에 상기 차동 신호 중 하나의 신호를 전달하고, 불필요한 전원이 입력되는 것을 블럭킹하고, 제2 블럭킹 캐패시터(Cb2)은 제4 증폭 유닛(232)의 제3 P MOS 증폭기(MP3)의 게이트에 상기 차동 신호 중 나머지 하나의 신호를 전달하고, 불필요한 전원이 입력되는 것을 블럭킹할 수 있다.

제1 발룬(210)은 입력 신호(RF_IN)을 상기 차동 신호로 변환하고, 발룬 그룹(240)의 제2 발룬(241)은 제1 증폭부(220)로부터의 증폭된 차동 신호를 싱글 신호로 변환하고, 제3 발룬(242)는 제2 증폭부(230)로부터의 증폭된 차동 신호를 싱글 신호로 변환하며, 전력 결합부(250)는 제2 발룬(241)과 제3 발룬(242)으로부터의 각 싱글 신호를 결합하려 하나의 출력 신호(RF_OUT)를 출력할 수 있다.

마찬가지로, 상술한 바와 같은 본 발명의 전력 증폭기의 다른 일 실시형태(200)는 조정 신호(V_CTRL _{_n},V_CTRL _{_p})를 통해 제1 증폭부(220)의 제1 및 제2 증폭 유닛(221,222)의 증폭 동작과 제2 증폭부(230)의 제3 및 제4 증폭 유닛(231,232)의 증폭 동작을 온/오프시킬 수 있다.

즉, 사전에 설정된 전력 레벨 범위를 갖는 제1 레벨 범위에서는 제1 증폭부(220)의 제1 및 제2 증폭 유닛(221,222)의 증폭 동작을 온시키고, 제2 증폭부(230)의 제3 및 제4 증폭 유닛(231,232)의 증폭 동작을 오프시키며, 백-오프가 크게 설정되어 전력 레벨이 상기 제1 레벨 범위보다 낮게 설정된 제2 레벨 범위에서는 제1 증폭부(220)의 제1 및 제2 증폭 유닛(221,222)의 증폭 동작을 오프시키고, 제2 증폭부(230)의 제3 및 제4 증폭 유닛(231,232)의 증폭 동작을 온시켜 모빌리티(mobility)가 비교적 작은 P MOS 증폭기만을 사용하여 효율을 개선시킬 수 있다.

상기 제1 레벨 범위보다 전력 레벨 범위가 높게 설정된, 즉 최대 출력 전력이 필요한 제3 레벨 범위에서는 제1 증폭부(220)의 제1 및 제2 증폭 유닛(221,222)의 증폭 동작과 제2 증폭부(230)의 제3 및 제4 증폭 유닛(231,232)의 증폭 동작을 온시켜 사용할 수 있다.

이때, 제1 증폭부(220)의 제1 및 제2 증폭 유닛(221,222)과 제2 증폭부(230)의 제3 및 제4 증폭 유닛(231,232)이 병렬 연결되어 조정 신호(V_CTRL _{_n},V_CTRL _{_p})의 전압 레벨 차가 줄어들어서 입력 캐패시턴스 변화량이 상쇄될 수 있다.

도 3은 본 발명의 전력 증폭기에 의해 입력 캐패시턴스가 보상되는 전기적 특성을 나타내는 그래프이다.

도 3을 참조하면, N MOS 증폭기와 P MOS 증폭기 각각이 동작점이 정해져 있을 때(V_CTRL _{_p}와 V_CTRL _{_n}는 대략 2.5V일 경우) N MOS 증폭기의 입력 캐패시턴스(C_{IN_nMOS})와 P MOS 증폭기의 입력 캐패시턴스(C_{IN_pMOS})의 상쇄에 의해 입력 캐패시턴스(C_{IN_compensation})의 변화량의 변화량이 저감되는 것을 볼 수 있다.

도 4는 본 발명의 전력 증폭기에 의해 백-오프 영역에서 효율이 증가되는 전기적 특성을 나타내는 그래프이다.

도 4를 참조하면, 조정 신호(V_CTRL _{_n},V_CTRL _{_p})에 의해 동작 모드에 따라 N MOS 증폭 유닛 또는 P MOS 증폭 유닛을 선택적으로 동작시켜 저전력 지점에서 큰 효율 개선을 보이는 것을 확인할 수 있다.

도 5는 본 발명의 전력 증폭기를 집적 회로로 설계한 도면이다.

도 5를 참조하면, 본 발명의 전력 증폭기를 도 2에 도시된 바와 같은 차동 구조로 형성하는 경우 제1 증폭부(220)와 제2 증폭부(230)만을 도시하였으며, 제 증폭부(220)와 제2 증폭부(230)가 병렬 연결된 것을 확인할 수 있다.

상술한 바와 같이, 본 발명에 따르면, N MOS 증폭 유닛과 P MOS 증폭 유닛을 병렬 연결하여, 동작 모드에 따라 가변되는 입력 캐패시턴스를 보상하고, 백-오프 지점에서의 효율을 개선할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.

100...전력 증폭기
110...제1 증폭부
111...증폭 유닛
120...제2 증폭부
121...증폭 유닛
130...전력 결합부

Claims

삭제
제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
사전에 설정된 제1 전력 레벨 범위에서 동작하는 제1 동작 모드에서 상기 제1 증폭부가 동작하고,
사전에 상기 제1 동작 모드보다 레벨이 낮게 설정된 제2 전력 레벨 범위에서 동작하는 제2 동작 모드에서 상기 제2 증폭부가 동작하며,
사전에 상기 제1 동작 모드보다 레벨이 높게 설정된 제3 전력 레벨 범위에서 동작하는 제3 동작 모드에서 상기 제1 및 제2 증폭부가 동작하는 것을 특징으로 하는 전력 증폭기.
제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
상기 제1 증폭부는
상기 제1 N MOS 증폭기의 게이트에 사전에 설정된 게이트 전원을 공급하는 제1 게이트 전원 공급부; 및
상기 제1 N MOS 증폭기의 드레인에 사전에 설정된 바이어스 전원을 공급하는 제1 바이어스 전원 공급부
를 포함하는 것을 특징으로 하는 전력 증폭기.
제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 적어도 하나의 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
상기 제2 증폭부는
상기 제2 P MOS 증폭기의 게이트에 사전에 설정된 게이트 전원을 공급하는 제2 게이트 전원 공급부를 포함하고,
상기 제1 P MOS 증폭기의 소스에 사전에 설정된 바이어스 전원을 공급하는 것을 특징으로 하는 전력 증폭기.
제4항에 있어서,
상기 제1 증폭부의 상기 제2 N MOS 증폭기의 게이트 및 상기 제2 증폭부의 상기 제1 P MOS 증폭기의 게이트에 입력 신호가 입력되고,
상기 제2 증폭부는 상기 제2 증폭부의 상기 제1 P MOS 증폭기의 게이트에 연결되어 상기 입력 신호를 상기 제1 P MOS 증폭기의 게이트에 전달하고 불필요한 전원을 블럭킹하는 상기 블럭킹 캐패시터를 더 포함하는 것을 특징으로 하는 전력 증폭기.
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제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 제1 증폭 유닛과, 상기 제1 증폭 유닛에 병렬 연결되는 제3 N MOS 증폭기와 제4 N MOS 증폭기가 캐스코드 연결되어 입력 되는 차동신호를 증폭하는 제2 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 제3 증폭 유닛과, 상기 제3 증폭 유닛에 병렬 연결되는 제3 P MOS 증폭기와 제4 P MOS 증폭기가 캐스코드 연결되어 상기 차동 신호를 증폭하는 제4 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
사전에 설정된 제1 전력 레벨 범위에서 동작하는 제1 동작 모드에서 상기 제1 증폭부가 동작하고,
사전에 상기 제1 동작 모드보다 레벨이 낮게 설정된 제2 전력 레벨 범위에서 동작하는 제2 동작 모드에서 상기 제2 증폭부가 동작하며,
사전에 상기 제1 동작 모드보다 레벨이 높게 설정된 제3 전력 레벨 범위에서 동작하는 제3 동작 모드에서 상기 제1 및 제2 증폭부가 동작하는 것을 특징으로 하는 전력 증폭기.
제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 제1 증폭 유닛과, 상기 제1 증폭 유닛에 병렬 연결되는 제3 N MOS 증폭기와 제4 N MOS 증폭기가 캐스코드 연결되어 입력 되는 차동신호를 증폭하는 제2 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 제3 증폭 유닛과, 상기 제3 증폭 유닛에 병렬 연결되는 제3 P MOS 증폭기와 제4 P MOS 증폭기가 캐스코드 연결되어 상기 차동 신호를 증폭하는 제4 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
상기 제1 증폭부의 상기 제1 증폭 유닛의 상기 제1 N MOS 증폭기의 게이트와 상기 제2 증폭 유닛의 상기 제3 N MOS 증폭기의 게이트가 공통 연결되고,
상기 제1 증폭 유닛의 상기 제2 N MOS 증폭기의 게이트와 상기 제2 증폭 유닛의 상기 제4 N MOS 증폭기의 게이트에 각각 상기 차동 신호가 입력되고,
상기 제1 증폭 유닛의 상기 제2 N MOS 증폭기의 소스와 상기 제2 증폭 유닛의 상기 제4 N MOS 증폭기의 소스는 공통 접지되는 것을 특징으로 하는 전력 증폭기.
제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 제1 증폭 유닛과, 상기 제1 증폭 유닛에 병렬 연결되는 제3 N MOS 증폭기와 제4 N MOS 증폭기가 캐스코드 연결되어 입력 되는 차동신호를 증폭하는 제2 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 제3 증폭 유닛과, 상기 제3 증폭 유닛에 병렬 연결되는 제3 P MOS 증폭기와 제4 P MOS 증폭기가 캐스코드 연결되어 상기 차동 신호를 증폭하는 제4 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
상기 제2 증폭부의 상기 제3 증폭 유닛의 상기 제2 P MOS 증폭기의 게이트와 상기 제4 증폭 유닛의 상기 제4 P MOS 증폭기의 게이트가 공통 연결되고,
상기 제3 증폭 유닛의 상기 제1 P MOS 증폭기의 게이트와 상기 제4 증폭 유닛의 상기 제3 P MOS 증폭기의 게이트에 각각 상기 차동 신호가 입력되고,
상기 제3 증폭 유닛의 상기 제1 P MOS 증폭기의 소스와 상기 제4 증폭 유닛의 상기 제3 P MOS 증폭기의 소스는 사전에 설정된 구동 전원을 공급하는 구동 전원단에 공통연결되는 것을 특징으로 하는 전력 증폭기.
제9항에 있어서,
상기 제2 증폭부는 상기 제3 증폭 유닛의 상기 제1 P MOS 증폭기의 게이트에 상기 차동 신호를 전달하고 불필요한 전원을 블럭킹하는 제1 블럭킹 캐패시터와, 상기 제4 증폭 유닛의 상기 제3 P MOS 증폭기의 게이트에 상기 차동 신호를 전달하고 불필요한 전원을 블럭킹하는 제2 블럭킹 캐패시터를 더 포함하는 것을 특징으로 하는 전력 증폭기.
제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 제1 증폭 유닛과, 상기 제1 증폭 유닛에 병렬 연결되는 제3 N MOS 증폭기와 제4 N MOS 증폭기가 캐스코드 연결되어 입력 되는 차동신호를 증폭하는 제2 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 제3 증폭 유닛과, 상기 제3 증폭 유닛에 병렬 연결되는 제3 P MOS 증폭기와 제4 P MOS 증폭기가 캐스코드 연결되어 상기 차동 신호를 증폭하는 제4 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
외부로부터의 입력 신호를 상기 차동 신호로 변환하는 제1 발룬을 더 포함하는 것을 특징으로 하는 전력 증폭기.
제1 N MOS(metal oxide semiconductor) 증폭기와 제2 N MOS 증폭기가 캐스코드(cascode) 연결되어 입력 신호를 증폭하는 제1 증폭 유닛과, 상기 제1 증폭 유닛에 병렬 연결되는 제3 N MOS 증폭기와 제4 N MOS 증폭기가 캐스코드 연결되어 입력 되는 차동신호를 증폭하는 제2 증폭 유닛을 갖는 제1 증폭부;
제1 P MOS 증폭기와 제2 P MOS 증폭기가 캐스코드 연결되어 상기 입력 신호를 증폭하는 제3 증폭 유닛과, 상기 제3 증폭 유닛에 병렬 연결되는 제3 P MOS 증폭기와 제4 P MOS 증폭기가 캐스코드 연결되어 상기 차동 신호를 증폭하는 제4 증폭 유닛을 갖는 제2 증폭부; 및
상기 제1 증폭부와 상기 제2 증폭부의 출력 신호를 결합하는 전력 결합부를 포함하고,
상기 제1 증폭부로부터의 증폭된 차동 신호를 싱글 신호로 변환하여 상기 전력 결합부에 전달하는 제2 발룬; 및
상기 제2 증폭부로부터의 증폭된 차동 신호를 싱글 신호로 변환하여 상기 전력 결합부에 전달하는 제3 발룬
을 포함하는 것을 특징으로 하는 전력 증폭기.