KR102456843B1 - 발룬을 포함하는 고주파 신호 증폭기 - Google Patents

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Abstract

발룬을 포함하는 고주파 신호 증폭기가 개시된다. 증폭기는 고주파 신호가 입력되는 입력단(Vin), 상기 입력단과 연결되고, 상기 고주파 신호에 기초하여 제1 차동 신호 및 제2 차동 신호를 출력하는 발룬, 상기 발룬과 연결되고, 상기 제1 차동 신호 및 상기 제2 차동 신호에 기초하여 증폭된 고주파 신호를 출력하는 트랜지스터(M), 및 상기 트랜지스터(M)와 연결되고, 상기 증폭된 고주파 신호를 출력하는 출력단(Vout)을 포함한다. 따라서 증폭기의 성능이 향상될 수 있다.

Description

발룬을 포함하는 고주파 신호 증폭기{HIGH FREQUENCY SIGNAL AMPLIFIER INCLUDING BALUN}
본 발명은 무선 통신 시스템에서 신호의 증폭기에 관한 것으로, 더욱 상세하게는 고주파 신호의 증폭을 위해 사용되는 증폭기에 관한 것이다.
무선 통신 시스템의 송신기(예를 들어, 기지국, 단말)는 신호 처리부, 믹서(mixer), 국부 발진기(local oscillator), 증폭기(amplifier), 안테나 등을 포함할 수 있다. 신호 처리부는 데이터 스트림에 대한 코딩(coding) 동작, 인터리빙(interleaving) 동작, 스크램블링(scrambling) 동작, 모듈레이션(modulation) 동작 등을 수행할 수 있다. 신호 처리부에 의해 출력된 신호는 기저대역(baseband) 신호 또는 중간 주파수(intermediate frequency) 신호일 수 있다.
신호 처리부에 의해 출력되는 신호는 믹서로 입력될 수 있다. 믹서로 입력된 신호는 국부 발진기에 의해 고주파(high frequency) 신호로 변환될 수 있다. 믹서에 의해 출력되는 고주파 신호는 증폭기로 입력될 수 있고, 고주파 신호는 증폭기에 의해 증폭될 수 있다. 증폭기에 의해 출력되는 증폭된 고주파 신호는 안테나에 입력될 수 있고, 증폭된 고주파 신호는 안테나를 통해 수신기로 전송될 수 있다.
한편, 증폭기에 포함된 컴포넌트(component)들(예를 들어, 저항, 커패시터(capacitor), 인덕터(inductor) 등) 간에 임피던스(impedance) 정합이 이루어지지 않는 경우, 고주파 신호의 특성에 의해 증폭기의 성능이 저하될 수 있다. 예를 들어, 증폭기 내의 기생 소자(예를 들어, 기생 커패시터, 기생 인덕터)에 의해 고주파 신호가 누설 또는 감쇄됨으로써 고주파 신호의 파형이 감소할 수 있다. 이로 인해, 증폭기에서 고주파 신호의 증폭 성능이 저하될 수 있다.
이러한 문제를 해결하기 위해, 소스 디제너레이션(source degeneration) 기술이 증폭기에 적용될 수 있다. 그러나 증폭기에 소스 디제너레이션 기술이 적용되는 경우에 증폭기의 이득이 감소할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 고주파 신호를 처리하기 위한 증폭기를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 증폭기는 고주파 신호가 입력되는 입력단(Vin), 상기 입력단과 연결됨으로써 상기 입력단으로부터 상기 고주파 신호를 획득하고, 상기 고주파 신호에 기초하여 제1 차동 신호 및 제2 차동 신호를 출력하는 발룬, 상기 발룬과 연결됨으로써 상기 발룬으로부터 상기 제1 차동 신호 및 상기 제2 차동 신호를 획득하고, 상기 제1 차동 신호 및 상기 제2 차동 신호에 기초하여 증폭된 고주파 신호를 출력하는 트랜지스터(M), 상기 트랜지스터(M)와 연결된 부하, 및 상기 트랜지스터(M)와 연결됨으로써 상기 증폭된 고주파 신호를 획득하고, 상기 증폭된 고주파 신호를 출력하는 출력단(Vout)을 포함하며, 상기 제1 차동 신호와 상기 제2 차동 신호 간의 위상 차이는 180도이다.
여기서, 상기 발룬은 인덕터 #1(L1), 인덕터 #2(L2), 커패시터 #1(C1) 및 커패시터 #2(C2)를 포함할 수 있고, 상기 인덕터 #1(L1)의 일단은 상기 입력단(Vin)과 연결될 수 있고, 상기 인덕터 #1(L1)의 타단은 상기 트랜지스터(M)의 게이트와 연결될 수 있으며, 상기 커패시터 #1(C1)은 상기 인덕터 #1(L1)과 병렬적으로 구성될 수 있고, 상기 커패시터 #1(C1)의 일단은 상기 트랜지스터(M)의 게이트와 연결될 수 있고, 상기 커패시터 #1(C1)의 타단은 그라운드에 연결될 수 있으며, 상기 커패시터 #2(C2)의 일단은 상기 입력단(Vin)과 연결될 수 있고, 상기 커패시터 #2(C2)의 타단은 상기 트랜지스터(M)의 소스와 연결될 수 있으며, 상기 인덕터 #2(L2)는 상기 커패시터 #2(C2)와 병렬적으로 구성될 수 있고, 상기 인덕터 #2(L2)의 일단은 상기 트랜지스터(M)의 소스와 연결될 수 있고, 상기 인덕터 #2(L2)의 타단은 그라운드에 연결될 수 있다.
여기서, 상기 트랜지스터(M)는 NMOS 트랜지스터일 수 있다.
상기 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 증폭기는 고주파 신호가 입력되는 입력단(Vin), 상기 입력단과 연결됨으로써 상기 입력단으로부터 상기 고주파 신호를 획득하고, 상기 고주파 신호에 기초하여 출력 신호를 출력하는 트랜지스터 #1(M1), 상기 트랜지스터 #1(M1)과 연결됨으로써 상기 트랜지스터 #1로부터 상기 출력 신호를 획득하고, 상기 출력 신호에 기초하여 제1 차동 신호 및 제2 차동 신호를 출력하는 발룬, 상기 발룬과 연결됨으로써 상기 발룬으로부터 상기 제1 차동 신호 및 상기 제2 차동 신호를 획득하고, 상기 제1 차동 신호 및 상기 제2 차동 신호에 기초하여 증폭된 고주파 신호를 출력하는 트랜지스터 #2(M2), 상기 트랜지스터 #2(M2)와 연결된 부하, 및 상기 트랜지스터 #2(M2)와 연결됨으로써 상기 증폭된 고주파 신호를 획득하고, 상기 증폭된 고주파 신호를 출력하는 출력단(Vout)을 포함하며, 상기 제1 차동 신호와 상기 제2 차동 신호 간의 위상 차이는 180도이다.
여기서, 상기 발룬은 인덕터 #1(L1), 인덕터 #2(L2), 커패시터 #1(C1) 및 커패시터 #2(C2)를 포함할 수 있고, 상기 커패시터 #1(C1)의 일단은 상기 트랜지스터 #1(M1)의 드레인과 연결될 수 있고, 상기 커패시터 #1(C1)의 타단은 상기 트랜지스터 #2(M2)의 게이트 연결될 수 있으며, 상기 인덕터 #1(L1)은 상기 커패시터 #1(C1)과 병렬적으로 구성될 수 있고, 상기 인덕터 #1(L1)의 일단은 상기 트랜지스터 #2(M2)의 게이트와 연결될 수 있으며, 상기 인덕터 #2(L2)의 일단은 상기 트랜지스터 #1(M1)의 드레인과 연결될 수 있고, 상기 인덕터 #2(L2)의 타단은 상기 트랜지스터 #2(M2)의 소스와 연결될 수 있으며, 상기 커패시터 #2(C2)는 상기 인덕터 #2(L2)와 병렬적으로 구성될 수 있고, 상기 커패시터 #2(C2)의 일단은 상기 트랜지스터 #2(M2)의 소스와 연결될 수 있고, 상기 커패시터 #2(C2)의 타단은 그라운드에 연결될 수 있다.
여기서, 상기 트랜지스터 #2(M2)의 바이어스 전류는 상기 인덕터 #2(L2)에 의해 상기 트랜지스터 #1(M1)로 유입될 수 있으며, 상기 바이어스 전류는 상기 트랜지스터 #1(M1)에서 재사용될 수 있다.
여기서, 상기 트랜지스터 #1(M1) 및 상기 트랜지스터 #2(M2) 각각은 NMOS 트랜지스터일 수 있고, 상기 트랜지스터 #1(M1) 및 상기 트랜지스터 #2(M2)는 상기 증폭기 내에서 스택 형태로 구성될 수 있다.
상기 목적을 달성하기 위한 본 발명의 제3 실시예에 따른 증폭기는 고주파 신호가 입력되는 입력단(Vin), 상기 입력단과 연결됨으로써 상기 입력단으로부터 상기 고주파 신호를 획득하고, 상기 고주파 신호에 기초하여 차동 신호 #11 및 차동 신호 #12를 출력하는 발룬 #1, 상기 발룬 #1과 연결됨으로써 상기 발룬 #1로부터 상기 차동 신호 #11 및 상기 차동 신호 #12를 획득하고, 상기 차동 신호 #11 및 상기 차동 신호 #12에 기초하여 증폭된 고주파 신호 #1을 출력하는 트랜지스터 #1(M1), 상기 트랜지스터 #1(M1)과 연결됨으로써 상기 증폭된 고주파 신호 #1을 획득하고, 상기 증폭된 고주파 신호 #1에 기초하여 차동 신호 #21 및 차동 신호 #22를 출력하는 발룬 #2, 상기 발룬 #2와 연결됨으로써 상기 발룬 #2로부터 상기 차동 신호 #21 및 상기 차동 신호 #22를 획득하고, 상기 차동 신호 #21 및 상기 차동 신호 #22에 기초하여 증폭된 고주파 신호 #2를 출력하는 트랜지스터 #2(M2), 상기 트랜지스터 #2(M2)와 연결된 부하, 및 상기 트랜지스터 #2(M2)와 연결됨으로써 상기 증폭된 고주파 신호 #2를 획득하고, 상기 증폭된 고주파 신호 #2를 출력하는 출력단(Vout)을 포함한다.
여기서, 상기 차동 신호 #11 및 상기 차동 신호 #12 간의 위상 차이는 180도일 수 있고, 상기 차동 신호 #21 및 상기 차동 신호 #22 간의 위상 차이는 180도일 수 있다.
여기서, 상기 발룬 #1은 인덕터 #11(L11), 인덕터 #12(L12), 커패시터 #11(C11) 및 커패시터 #12(C12)를 포함할 수 있고, 상기 인덕터 #11(L11)의 일단은 상기 입력단(Vin)과 연결될 수 있고, 상기 인덕터 #11(L11)의 타단은 상기 트랜지스터 #1(M1)의 게이트와 연결될 수 있으며, 상기 커패시터 #11(C11)은 상기 인덕터 #11(L11)과 병렬적으로 구성될 수 있고, 상기 커패시터 #11(C11)의 일단은 상기 트랜지스터 #1(M1)의 게이트와 연결될 수 있고, 상기 커패시터 #11(C11)의 타단은 그라운드에 연결될 수 있으며, 상기 커패시터 #12(C12)의 일단은 상기 입력단(Vin)과 연결될 수 있고, 상기 커패시터 #12(C12)의 타단은 상기 트랜지스터 #1(M1)의 소스와 연결될 수 있으며, 상기 인덕터 #12(L12)는 상기 커패시터 #12(C12)와 병렬적으로 구성될 수 있고, 상기 인덕터 #12(L12)의 일단은 상기 트랜지스터 #1(M1)의 소스와 연결될 수 있고, 상기 인덕터 #12(L12)의 타단은 그라운드에 연결될 수 있다.
여기서, 상기 발룬 #2는 인덕터 #21(L21), 인덕터 #22(L22), 커패시터 #21(C21) 및 커패시터 #22(C22)를 포함할 수 있고, 상기 커패시터 #21(C21)의 일단은 상기 트랜지스터 #1(M1)의 드레인과 연결될 수 있고, 상기 커패시터 #21(C21)의 타단은 상기 트랜지스터 #2(M2)의 게이트와 연결될 수 있으며, 상기 인덕터 #21(L21)은 상기 커패시터 #21(C21)과 병렬적으로 구성될 수 있고, 상기 인덕터 #21(L21)의 일단은 상기 트랜지스터 #2(M2)의 게이트와 연결될 수 있으며, 상기 인덕터 #22(L22)의 일단은 상기 트랜지스터 #1(M1)의 드레인과 연결될 수 있고, 상기 인덕터 #22(L22)의 타단은 상기 트랜지스터 #2(M2)의 소스와 연결될 수 있으며, 상기 커패시터 #22(C22)는 상기 인덕터 #22(L22)와 병렬적으로 구성되고, 상기 커패시터 #22(C22)의 일단은 상기 트랜지스터 #2(M2)의 소스와 연결될 수 있고, 상기 커패시터 #22(C22)의 타단은 그라운드에 연결될 수 있다.
여기서, 상기 트랜지스터 #2(M2)의 바이어스 전류는 상기 인덕터 #22(L22)에 의해 상기 트랜지스터 #1(M1)로 유입될 수 있으며, 상기 바이어스 전류는 상기 트랜지스터 #1(M1)에서 재사용될 수 있다.
여기서, 상기 트랜지스터 #1(M1) 및 상기 트랜지스터 #2(M2) 각각은 NMOS 트랜지스터일 수 있고, 상기 트랜지스터 #1(M1) 및 상기 트랜지스터 #2(M2)는 상기 증폭기 내에서 스택 형태로 구성될 수 있다.
본 발명에 의하면, 증폭기 내의 컴포넌트들 간의 임피던스 정합이 유지될 수 있다. 증폭기의 이득, 저잡음 특성 등이 향상될 수 있다. 또한, 증폭기에 의해 지원 가능한 대역폭이 증가할 수 있다.
도 1은 무선 통신 시스템에서 송신기와 수신기의 구조를 도시한 블록도이다.
도 2는 증폭기의 제1 실시예를 도시한 블록도이다.
도 3은 증폭기의 제2 실시예를 도시한 블록도이다.
도 4는 증폭기의 제3 실시예를 도시한 블록도이다.
도 5는 증폭기의 제4 실시예를 도시한 블록도이다.
도 6은 증폭기의 제5 실시예를 도시한 블록도이다.
도 7은 증폭기의 제6 실시예를 도시한 블록도이다.
도 8은 증폭기의 제7 실시예를 도시한 블록도이다.
도 9는 증폭기의 제8 실시예를 도시한 블록도이다.
도 10a는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제1 그래프이다.
도 10b는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제2 그래프이다.
도 10c는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제3 그래프이다.
도 10d는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제4 그래프이다.
도 11은 증폭기에 대한 잡음 지수(noise figure)의 실험 결과를 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 무선 통신 시스템에서 송신기와 수신기의 구조를 도시한 블록도이다.
도 1을 참조하면, 송신기(100)는 신호 처리부(110), 믹서(mixer)(120), 국부 발진기(local oscillator)(130), 증폭기(amplifier)(140), 안테나(150) 등을 포함할 수 있다. 송신기(100)의 신호 처리부(110)는 데이터 스트림에 대한 코딩(coding) 동작, 인터리빙(interleaving) 동작, 스크램블링(scrambling) 동작, 모듈레이션(modulation) 동작 등을 수행할 수 있다. 송신기(100)의 신호 처리부(110)에 의해 출력된 신호는 기저대역(baseband) 신호 또는 중간 주파수(intermediate frequency) 신호일 수 있다.
송신기(100)의 신호 처리부(110)에 의해 출력되는 신호는 송신기(100)의 믹서(120)로 입력될 수 있다. 송신기(100)의 믹서(120)로 입력된 신호는 송신기(100)의 국부 발진기(130)에 의해 고주파(high frequency) 신호로 변환될 수 있다. 송신기(100)의 믹서(120)에 의해 출력되는 고주파 신호는 송신기(100)의 증폭기(140)로 입력될 수 있고, 고주파 신호는 송신기(100)의 증폭기(140)에 의해 증폭될 수 있다. 송신기(100)의 증폭기(140)에 의해 출력되는 증폭된 고주파 신호는 송신기(100)의 안테나(150)에 입력될 수 있고, 증폭된 고주파 신호는 송신기(100)의 안테나(150)를 통해 수신기(200)로 전송될 수 있다.
수신기(200)는 신호 처리부(210), 믹서(220), 국부 발진기(230), 증폭기(240), 안테나(250) 등을 포함할 수 있다. 수신기(200)의 안테나(250)는 송신기(100)로부터 고주파 신호를 수신할 수 있고, 수신기(200)의 안테나(250)에 의해 출력되는 고주파 신호는 수신기(200)의 증폭기(240)로 입력될 수 있다. 수신기(200)의 증폭기(240)는 고주파 신호를 증폭할 수 있고, 증폭된 고주파 신호를 출력할 수 있다. 증폭된 고주파 신호는 수신기(200)의 믹서(220)에 입력될 수 있다. 수신기(200)의 믹서(220)로 입력되는 증폭된 고주파 신호는 수신기(200)의 국부 발진기(230)에 의해 중간 주파수 신호 또는 기저대역 신호로 변환될 수 있다. 수신기(200)의 믹서(220)에 의해 출력되는 신호는 수신기(200)의 신호 처리부(210)로 입력될 수 있다. 수신기(200)의 신호 처리부(210)는 신호에 대한 디모듈레시이션(demodulation) 동작, 디스크램블링(descrambling) 동작, 디인터리빙(deinterleaving)동작, 디코딩(decoding) 동작 등을 수행할 수 있다.
도 2는 증폭기의 제1 실시예를 도시한 블록도이다.
도 2를 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 정합 회로(matching circuit), NMOS(n-channel metal oxide semiconductor) 트랜지스터(transistor)(M), 부하(load) 등을 포함할 수 있다. 송신기(100)의 믹서(120) 또는 수신기(200)의 안테나(250)로부터 출력되는 고주파 신호는 증폭기의 입력단(Vin)으로 입력될 수 있다. 고주파 신호는 증폭기의 입력단(Vin)을 통해 정합 회로로 전달될 수 있다. 정합 회로는 고주파 신호가 반사되는 것을 방지하기 위해 사용될 수 있다. 또한, 정합 회로는 증폭기 내에서 임피던스(impedance) 정합을 위해 사용될 수 있다.
정합 회로의 출력단은 NMOS 트랜지스터(M)의 게이트(gate) 및 소스(source) 각각에 연결될 수 있다. NMOS 트랜지스터(M)는 고주파 신호의 증폭을 위해 사용될 수 있다. NMOS 트랜지스터(M)의 드레인(drain)은 P1(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다. 부하는 적어도 하나의 저항을 포함할 수 있다. 증폭기의 입력단(Vin)으로 입력된 고주파 신호는 증폭기 내의 컴포넌트들(components)(예를 들어, 정합 회로, NMOS 트랜지스터(M), 부하 등)에 의해 증폭될 수 있고, 증폭된 고주파 신호는 증폭기의 출력단(Vout)으로 출력될 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 고주파 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
도 3은 증폭기의 제2 실시예를 도시한 블록도이다.
도 3을 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 정합 회로, NMOS 트랜지스터(M), 인덕터(inductor)(Ldgen), 부하 등을 포함할 수 있다. 증폭기는 소스 디제너레이션(source degeneration) 방식에 기초하여 동작할 수 있다. 송신기(100)의 믹서(120) 또는 수신기(200)의 안테나(250)로부터 출력되는 고주파 신호는 증폭기의 입력단(Vin)으로 입력될 수 있다. 고주파 신호는 증폭기의 입력단(Vin)을 통해 정합 회로로 전달될 수 있다. 정합 회로는 고주파 신호가 반사되는 것을 방지하기 위해 사용될 수 있다. 또한, 정합 회로는 증폭기 내에서 임피던스 정합을 위해 사용될 수 있다.
정합 회로의 출력단은 NMOS 트랜지스터(M)의 게이트에 연결될 수 있다. NMOS 트랜지스터(M)는 고주파 신호의 증폭을 위해 사용될 수 있다. NMOS 트랜지스터(M)의 소스는 인덕터(Ldgen)에 연결될 수 있다. 인덕터(Ldgen)에 의해 NMOS 트랜지스터(M)의 입력 임피던스가 조절될 수 있다. 증폭기에서 정합 회로를 제외한 입력 임피던스는 아래 수학식 1에 기초하여 정의될 수 있다.
Figure 112017130243566-pat00001
수학식 1에서 실수 성분인 세 번째 항에서 인덕터(Ldgen)의 값이 조절될 수 있다. 다만, 증폭기에 소스 디제너레이션 방식이 적용되는 경우, 증폭기의 이득이 감소할 수 있다.
한편, NMOS 트랜지스터(M)의 드레인은 P1(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다. 부하는 적어도 하나의 저항을 포함할 수 있다. 증폭기의 입력단(Vin)으로 입력된 고주파 신호는 증폭기 내의 컴포넌트들(예를 들어, 정합 회로, NMOS 트랜지스터(M), 인덕터(Ldgen), 부하 등)에 의해 증폭될 수 있고, 증폭된 고주파 신호는 증폭기의 출력단(Vout)으로 출력될 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 고주파 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
도 4는 증폭기의 제3 실시예를 도시한 블록도이다.
도 4를 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 정합 회로, NMOS 트랜지스터(M), 인덕터(Ldgen), 부하 등을 포함할 수 있다. 증폭기는 소스 디제너레이션 방식에 기초하여 동작할 수 있다. 송신기(100)의 믹서(120) 또는 수신기(200)의 안테나(250)로부터 출력되는 고주파 신호는 증폭기의 입력단(Vin)으로 입력될 수 있다. 고주파 신호는 증폭기의 입력단(Vin)을 통해 정합 회로로 전달될 수 있다. 정합 회로는 커패시터(Cser) 및 인덕터(Lpar)를 포함할 수 있다.
정합 회로의 커패시터(Cser)의 일단은 증폭기의 입력단(Vin)과 연결될 수 있고, 정합 회로의 커패시터(Cser)의 타단은 P1(예를 들어, NMOS 트랜지스터(M)의 게이트, 인덕터(Lpar))와 연결될 수 있다. 정합 회로의 인덕터(Lpar)의 일단은 P1(예를 들어, NMOS 트랜지스터(M)의 게이트, 커패시터(Cser))에 연결될 수 있고, 정합 회로의 인덕터(Lpar)의 타단은 그라운드(ground)에 연결될 수 있다. 정합 회로 내에서 커패시터(Cser)-인덕터(Lpar)의 연결 구조는 직렬-병렬 구조일 수 있다.
정합 회로의 출력단은 NMOS 트랜지스터(M)의 게이트에 연결될 수 있다. NMOS 트랜지스터(M)는 고주파 신호의 증폭을 위해 사용될 수 있다. NMOS 트랜지스터(M)의 소스는 인덕터(Ldgen)에 연결될 수 있다. 인덕터(Ldgen)에 의해 NMOS 트랜지스터(M)의 입력 임피던스가 조절될 수 있다. NMOS 트랜지스터(M)의 드레인은 P2(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다. 부하는 적어도 하나의 저항을 포함할 수 있다. 증폭기의 입력단(Vin)으로 입력된 고주파 신호는 증폭기 내의 컴포넌트들(예를 들어, 정합 회로, NMOS 트랜지스터(M), 인덕터(Ldgen), 부하 등)에 의해 증폭될 수 있고, 증폭된 고주파 신호는 증폭기의 출력단(Vout)으로 출력될 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 고주파 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
도 5는 증폭기의 제4 실시예를 도시한 블록도이다.
도 5를 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 정합 회로, NMOS 트랜지스터(M), 인덕터(Ldgen), 부하 등을 포함할 수 있다. 증폭기는 소스 디제너레이션 방식에 기초하여 동작할 수 있다. 송신기(100)의 믹서(120) 또는 수신기(200)의 안테나(250)로부터 출력되는 고주파 신호는 증폭기의 입력단(Vin)으로 입력될 수 있다. 고주파 신호는 증폭기의 입력단(Vin)을 통해 정합 회로로 전달될 수 있다. 정합 회로는 커패시터(Cpar) 및 인덕터(Lser)를 포함할 수 있다.
정합 회로의 커패시터(Cpar)의 일단은 P1(예를 들어, 증폭기의 입력단(Vin), 인덕터(Lser))에 연결될 수 있고, 정합 회로의 커패시터(Cpar)의 타단은 그라운드에 연결될 수 있다. 정합 회로의 인덕터(Lser)의 일단은 P1(예를 들어, 증폭기의 입력단(Vin), 커패시터(Cpar))에 연결될 수 있고, 정합 회로의 인덕터(Lser)의 타단은 NMOS 트랜지스터(M)의 게이트에 연결될 수 있다. 정합 회로 내에서 커패시터(Cpar)-인덕터(Lser)의 연결 구조는 병렬-직렬 구조일 수 있다.
정합 회로의 출력단은 NMOS 트랜지스터(M)의 게이트에 연결될 수 있다. NMOS 트랜지스터(M)는 고주파 신호의 증폭을 위해 사용될 수 있다. NMOS 트랜지스터(M)의 소스는 인덕터(Ldgen)에 연결될 수 있다. 인덕터(Ldgen)에 의해 NMOS 트랜지스터(M)의 입력 임피던스가 조절될 수 있다. NMOS 트랜지스터(M)의 드레인은 P2(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다. 부하는 적어도 하나의 저항을 포함할 수 있다. 증폭기의 입력단(Vin)으로 입력된 고주파 신호는 증폭기 내의 컴포넌트들(예를 들어, 정합 회로, NMOS 트랜지스터(M), 인덕터(Ldgen), 부하 등)에 의해 증폭될 수 있고, 증폭된 고주파 신호는 증폭기의 출력단(Vout)으로 출력될 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 고주파 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
도 6은 증폭기의 제5 실시예를 도시한 블록도이다.
도 6을 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 발룬(balun), NMOS 트랜지스터(M), 부하 등을 포함할 수 있다. 발룬의 입력단은 증폭기의 입력단(Vin)에 연결될 수 있고, 발룬의 두 개의 출력단들 중에서 하나의 출력단(이하, "출력단 #1"이라 함)은 NMOS 트랜지스터(M)의 게이트에 연결될 수 있고, 발룬의 나머지 하나의 출력단(이하, "출력단 #2"라 함)은 NMOS 트랜지스터(M)의 소스에 연결될 수 있다.
NMOS 트랜지스터(M)의 드레인은 P1(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다. 부하는 적어도 하나의 저항을 포함할 수 있다. 증폭기의 입력단(Vin)으로 입력된 고주파 신호는 증폭기 내의 컴포넌트들(예를 들어, 발룬, NMOS 트랜지스터(M), 부하 등)에 의해 증폭될 수 있고, 증폭된 고주파 신호는 증폭기의 출력단(Vout)으로 출력될 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 고주파 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
한편, 발룬은 입력 신호(예를 들어, 증폭기의 입력단(Vin)으로부터 입력되는 신호)를 차동 신호로 변경하기 위해 사용될 수 있다. 예를 들어, 발룬의 출력단 #1 및 출력단 #2 각각을 통해 차동 신호가 출력될 수 있다. 발룬의 출력단 #1에 의해 출력되는 차동 신호 #1과 발룬의 출력단 #2에 의해 출력되는 차동 신호 #2 간의 위상 차이는 180도일 수 있다. 다만, NMOS 트랜지스터(M)의 기생 성분을 고려하면, 차동 신호 #1과 차동 신호 #2 간의 위상 차이는 180도 아닌 다른 값을 가질 수 있다.
발룬에 의해 출력되는 차동 신호들에 의해 NMOS 트랜지스터(M)의 게이트와 소스 간의 전압 스윙이 증가할 수 있다. 이로 인해, NMOS 트랜지스터(M)의 크기 또는 바이어스(bias)의 증가 없이 실질적인(effective) 트랜스컨덕턴스(transconductance)가 증가할 수 있다. NMOS 트랜지스터(M)의 크기 또는 바이어스(bias)가 증가되지 않는 것은 전력 소모의 변화가 없는 것을 의미할 수 있다. 발룬을 포함하는 증폭기에 의해 전력 소모는 유지하면서 실질적인 트랜스컨덕턴스가 증가함으로써 증폭기의 이득이 향상될 수 있다.
도 7은 증폭기의 제6 실시예를 도시한 블록도이다.
도 7을 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 발룬, NMOS 트랜지스터(M), 부하 등을 포함할 수 있다. 발룬의 입력단은 증폭기의 입력단(Vin)에 연결될 수 있고, 발룬의 출력단 #1은 NMOS 트랜지스터(M)의 게이트에 연결될 수 있고, 발룬의 출력단 #2는 NMOS 트랜지스터(M)의 소스에 연결될 수 있다. NMOS 트랜지스터(M)의 드레인은 P3(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다.
발룬은 인덕터 #1(L1), 인덕터 #2(L2), 커패시터 #1(C1) 및 커패시터 #2(C2)를 포함할 수 있다. 인덕터 #1(L1) 및 커패시터 #1(C1)은 증폭기의 입력단(Vin)과 NMOS 트랜지스터(M)의 게이트 사이에 위치할 수 있다. 인덕터 #1(L1)의 일단은 P0(예를 들어, 증폭기의 입력단(Vin))에 연결될 수 있고, 인덕터 #1(L1)의 타단은 P1(예를 들어, NMOS 트랜지스터(M)의 게이트, 커패시터 #1(C1))에 연결될 수 있다. 커패시터 #1(C1)은 인덕터 #1(L1)과 병렬적으로 구성될 수 있다. 커패시터 #1(C1)의 일단은 P1(예를 들어, NMOS 트랜지스터(M)의 게이트, 인덕터 #1(L1))에 연결될 수 있고, 커패시터 #1(C1)의 타단은 그라운드에 연결될 수 있다.
인덕터 #2(L2) 및 커패시터 #2(C2)는 증폭기의 입력단(Vin)과 NMOS 트랜지스터(M)의 소스 사이에 위치할 수 있다. 커패시터 #2(C2)의 일단은 P0(예를 들어, 증폭기의 입력단(Vin))에 연결될 수 있고, 커패시터 #2(C2)의 타단은 P2(예를 들어, NMOS 트랜지스터(M)의 소스, 인덕터 #2(L2))에 연결될 수 있다. 인덕터 #2(L2)는 커패시터 #2(C2)와 병렬적으로 구성될 수 있다. 인덕터 #2(L2)의 일단은 P2(예를 들어, NMOS 트랜지스터(M)의 소스, 커패시터 #2(C2))에 연결될 수 있고, 인덕터 #2(L2)의 타단은 그라운드에 연결될 수 있다.
발룬의 입력단으로 입력된 신호는 두 개의 신호들로 분기될 수 있다. 분기된 두 개의 신호들 중에서 하나의 신호는 인덕터 #1(L1) 및 커패시터 #1(C1)에 의해 P1에서 출력될 수 있고, 분기된 두 개의 신호들 중에서 나머지 신호는 인덕터 #2(L2) 및 커패시터 #2(C2)에 의해 P2에서 출력될 수 있다. P1에서 출력되는 신호는 차동 신호 #1일 수 있고, P2에서 출력되는 신호는 차동 신호 #2일 수 있다. 차동 신호 #1과 차동 신호 #2 간의 위상 차이는 180도 일 수 있다. 차동 신호들에 기초하여 NMOS 트랜지스터(M)의 드레인에서 신호(예를 들어, 증폭된 신호)가 출력될 수 있으며, 해당 신호는 증폭기의 출력단(Vout)으로 전달 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
도 8은 증폭기의 제7 실시예를 도시한 블록도이다.
도 8을 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 발룬, NMOS 트랜지스터 #1(M1), NMOS 트랜지스터 #2(M2), 부하 등을 포함할 수 있다. NMOS 트랜지스터들(M1, M2)은 증폭기 내에서 스택(stack) 형태로 구성될 수 있다. 예를 들어, 발룬은 NMOS 트랜지스터들(M1, M2) 사이에 위치할 수 있다. 스택 형태로 구성된 NMOS 트랜지스터들(M1, M2)을 포함하는 증폭기는 케스케이드(cascade) 증폭기일 수 있다. 증폭기 내에서 스택 형태로 구성된 NMOS 트랜지스터들(M1, M2)에 의해 전류가 재사용될 수 있다.
NMOS 트랜지스터 #1(M1)의 게이트는 증폭기의 입력단(Vin)에 연결될 수 있고, NMOS 트랜지스터 #1(M1)의 소스는 그라운드에 연결될 수 있고, NMOS 트랜지스터 #1(M1)의 드레인은 발룬의 입력단(예를 들어, P0)에 연결될 수 있다. 증폭기의 입력단(Vin)으로 입력된 신호는 NMOS 트랜지스터 #1(M1)을 거쳐 발룬으로 전달될 수 있다. 발룬의 출력단 #1은 NMOS 트랜지스터 #2(M2)의 게이트에 연결될 수 있고, 발룬의 출력단 #2는 NMOS 트랜지스터 #2(M2)의 소스에 연결될 수 있다. NMOS 트랜지스터 #2(M2)의 드레인은 P3(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다.
발룬은 인덕터 #1(L1), 인덕터 #2(L2), 커패시터 #1(C1) 및 커패시터 #2(C2)를 포함할 수 있다. 인덕터 #1(L1) 및 커패시터 #1(C1)은 NMOS 트랜지스터 #1(M1)의 드레인과 NMOS 트랜지스터 #2(M2)의 게이트 사이에 위치할 수 있다. 커패시터 #1(C1)의 일단은 P0(예를 들어, NMOS 트랜지스터 #1(M1)의 드레인)에 연결될 수 있고, 커패시터 #1(C1)의 타단은 P1(예를 들어, NMOS 트랜지스터 #2(M2)의 게이트, 인덕터 #1(L1))에 연결될 수 있다. 인덕터 #1(L1)은 커패시터 #1(C1)과 병렬적으로 구성될 수 있다. 인덕터 #1(L1)의 일단은 P1(예를 들어, NMOS 트랜지스터 #2(M2)의 게이트, 커패시터 #1(C1))에 연결될 수 있고, 인덕터 #1(L1)의 타단은 그라운드에 연결될 수 있다.
인덕터 #2(L2) 및 커패시터 #2(C2)는 NMOS 트랜지스터 #1(M1)의 드레인과 NMOS 트랜지스터 #2(M2)의 소스 사이에 위치할 수 있다. 인덕터 #2(L2)의 일단은 P0(예를 들어, NMOS 트랜지스터 #1(M1)의 드레인)에 연결될 수 있고, 인덕터 #2(L2)의 타단은 P2(예를 들어, NMOS 트랜지스터 #2(M2)의 소스, 커패시터 #2(C2))에 연결될 수 있다. 커패시터 #2(C2)는 인덕터 #2(L2)와 병렬적으로 구성될 수 있다. 커패시터 #2(C2)의 일단은 P2(예를 들어, NMOS 트랜지스터 #2(M2)의 소스, 인덕터 #2(L2))에 연결될 수 있고, 커패시터 #2(C2)의 타단은 그라운드에 연결될 수 있다.
도 8의 발룬에서 인덕터 #1(L1)-커패시터 #1(C1)의 연결 구조 및 인덕터 #2(L2)-커패시터 #2(C2)의 연결 구조 각각은 앞서 설명된 도 7의 발룬에서 인덕터 #1(L1)-커패시터 #1(C1)의 연결 구조 및 인덕터 #2(L2)-커패시터 #2(C2)의 연결 구조와 다를 수 있다. 예를 들어, 도 8의 발룬에서 인덕터 #1(L1)-커패시터 #1(C1)의 연결 구조는 병렬-직렬 구조일 수 있고, 도 7의 발룬에서 인덕터 #1(L1)-커패시터 #1(C1)의 연결 구조는 직렬-병렬 구조일 수 있다. 도 8의 발룬에서 인덕터 #2(L2)-커패시터 #2(C2)의 연결 구조는 직렬-병렬 구조일 수 있고, 도 7의 발룬에서 인덕터 #2(L2)-커패시터 #2(C2)의 연결 구조는 병렬-직렬 구조일 수 있다.
도 7 및 도 8에서 발룬의 구조적 차이는 바이어스의 설정에 관련될 수 있다. 도 7에서 NMOS 트랜지스터 #1(M1)의 소스와 그라운드 사이에 인덕터 #2(L2)가 존재하는 경우, NMOS 트랜지스터 #1(M1)의 바이어스 전류(예를 들어, DC(direct current) 바이어스 전류)가 설정될 수 있다. 도 8에서 NMOS 트랜지스터 #2(M2)의 소스와 그라운드 사이에 커패시터 #2(C2)가 존재하는 경우, NMOS 트랜지스터 #2(M2)가 고주파 신호의 동작 관점에서 공통-소스(common-source)로 동작할 수 있다. 이 경우, NMOS 트랜지스터 #2(M2)의 바이어스 전류가 NMOS 트랜지스터 #1(M1)에 전달될 수 있으므로, 전류를 재사용하는 증폭기(예를 들어, 스택 형태로 구성된 NMOS 트랜지스터들(M1, M2)을 포함하는 증폭기)의 목적이 달성될 수 있다.
발룬의 입력단으로 입력된 신호는 두 개의 신호들로 분기될 수 있다. 분기된 두 개의 신호들 중에서 하나의 신호는 인덕터 #1(L1) 및 커패시터 #1(C1)에 의해 P1에서 출력될 수 있고, 분기된 두 개의 신호들 중에서 나머지 신호는 인덕터 #2(L2) 및 커패시터 #2(C2)에 의해 P2에서 출력될 수 있다. P1에서 출력되는 신호는 차동 신호 #1일 수 있고, P2에서 출력되는 신호는 차동 신호 #2일 수 있다. 차동 신호 #1과 차동 신호 #2 간의 위상 차이는 180도 일 수 있다. 차동 신호들에 기초하여 NMOS 트랜지스터 #2(M2)의 드레인에서 신호(예를 들어, 증폭된 신호)가 출력될 수 있으며, 해당 신호는 증폭기의 출력단(Vout)으로 전달 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
도 9는 증폭기의 제8 실시예를 도시한 블록도이다.
도 9를 참조하면, 증폭기(예를 들어, 도 1의 증폭기(140, 240))는 발룬 #1, 발룬 #2, NMOS 트랜지스터 #1(M1), NMOS 트랜지스터 #2(M2), 부하 등을 포함할 수 있다. 도 9의 증폭기는 도 7의 증폭기와 도 8의 증폭기가 결합된 형태를 가질 수 있다. 예를 들어, 도 9에서 "발룬 #1-NMOS 트랜지스터 #1(M1)"의 구조는 도 7에서 "발룬-NMOS 트랜지스터(M)"의 구조와 동일할 수 있고, 도 9에서 "발룬 #2-NMOS 트랜지스터 #2(M2)"의 구조는 도 8에서 "발룬-NMOS 트랜지스터 #2(M2)"의 구조와 동일할 수 있다.
도 9의 증폭기 내에서 "발룬 #1-NMOS 트랜지스터 #1(M1)"과 "발룬 #2-NMOS 트랜지스터 #2(M2)"는 스택 형태로 설정될 수 있다. 송신기(100) 또는 수신기(200)의 전원 전압이 높은 경우, 증폭기 내에서 세 개 이상의 "발룬-NMOS 트랜지스터"들이 존재할 수 있다. 이 경우, 증폭기 내에서 "발룬 #2-NMOS 트랜지스터 #2(M2)"가 반복적으로 연결될 수 있다.
발룬 #1의 입력단은 증폭기의 입력단(Vin)에 연결될 수 있고, 발룬#1의 출력단 #1은 NMOS 트랜지스터 #1(M1)의 게이트에 연결될 수 있고, 발룬 #1의 출력단 #2는 NMOS 트랜지스터 #1(M1)의 소스에 연결될 수 있다. NMOS 트랜지스터 #1(M1)의 드레인은 발룬 #2의 입력단에 연결될 수 있다.
발룬 #1은 인덕터 #11(L11), 인덕터 #12(L12), 커패시터 #11(C11) 및 커패시터 #12(C12)를 포함할 수 있다. 인덕터 #11(L11) 및 커패시터 #11(C11)은 증폭기의 입력단(Vin)과 NMOS 트랜지스터 #1(M1)의 게이트 사이에 위치할 수 있다. 인덕터 #1(L11)의 일단은 P10(예를 들어, 증폭기의 입력단(Vin))에 연결될 수 있고, 인덕터 #11(L11)의 타단은 P11(예를 들어, NMOS 트랜지스터 #1(M1)의 게이트, 커패시터 #11(C11))에 연결될 수 있다. 커패시터 #11(C11)은 인덕터 #11(L11)과 병렬적으로 구성될 수 있다. 커패시터 #11(C11)의 일단은 P11(예를 들어, NMOS 트랜지스터 #1(M1)의 게이트, 인덕터 #1(L11))에 연결될 수 있고, 커패시터 #11(C11)의 타단은 그라운드에 연결될 수 있다.
인덕터 #12(L12) 및 커패시터 #12(C12)는 증폭기의 입력단(Vin)과 NMOS 트랜지스터 #1(M1)의 소스 사이에 위치할 수 있다. 커패시터 #12(C12)의 일단은 P10(예를 들어, 증폭기의 입력단(Vin))에 연결될 수 있고, 커패시터 #12(C12)의 타단은 P12(예를 들어, NMOS 트랜지스터 #1(M1)의 소스, 인덕터 #12(L12))에 연결될 수 있다. 인덕터 #12(L12)는 커패시터 #12(C12)와 병렬적으로 구성될 수 있다. 인덕터 #12(L12)의 일단은 P12(예를 들어, NMOS 트랜지스터 #1(M1)의 소스, 커패시터 #12(C12))에 연결될 수 있고, 인덕터 #12(L12)의 타단은 그라운드에 연결될 수 있다.
발룬 #1의 입력단으로 입력된 신호는 두 개의 신호들로 분기될 수 있다. 분기된 두 개의 신호들 중에서 하나의 신호는 인덕터 #11(L11) 및 커패시터 #11(C11)에 의해 P11에서 출력될 수 있고, 분기된 두 개의 신호들 중에서 나머지 신호는 인덕터 #12(L12) 및 커패시터 #12(C12)에 의해 P12에서 출력될 수 있다. P11에 의해 출력되는 신호는 차동 신호 #11일 수 있고, P12에 의해 출력되는 신호는 차동 신호 #12일 수 있다. 차동 신호 #11과 차동 신호 #12 간의 위상 차이는 180도 일 수 있다. 차동 신호들에 기초하여 NMOS 트랜지스터 #1(M1)의 드레인에서 신호(예를 들어, 증폭된 신호)가 출력될 수 있으며, 해당 신호는 발룬 #2의 입력단으로 전달 수 있다.
발룬 #2의 입력단은 NMOS 트랜지스터 #1(M1)의 드레인에 연결될 수 있고, 발룬 #2의 출력단 #1은 NMOS 트랜지스터 #2(M2)의 게이트에 연결될 수 있고, 발룬 #2의 출력단 #2는 NMOS 트랜지스터 #2(M2)의 소스에 연결될 수 있다. NMOS 트랜지스터 #2(M2)의 드레인은 P30(예를 들어, 증폭기의 출력단(Vout), 부하)에 연결될 수 있다.
발룬 #2는 인덕터 #21(L21), 인덕터 #22(L22), 커패시터 #21(C21) 및 커패시터 #22(C22)를 포함할 수 있다. 인덕터 #21(L21) 및 커패시터 #21(C21)은 NMOS 트랜지스터 #1(M1)의 드레인과 NMOS 트랜지스터 #2(M2)의 게이트 사이에 위치할 수 있다. 커패시터 #21(C21)의 일단은 P20(예를 들어, NMOS 트랜지스터 #1(M1)의 드레인)에 연결될 수 있고, 커패시터 #21(C21)의 타단은 P21(예를 들어, NMOS 트랜지스터 #2(M2)의 게이트, 인덕터 #21(L21))에 연결될 수 있다. 인덕터 #21(L21)은 커패시터 #21(C21)과 병렬적으로 구성될 수 있다. 인덕터 #21(L21)의 일단은 P21(예를 들어, NMOS 트랜지스터 #2(M2)의 게이트, 커패시터 #21(C21))에 연결될 수 있다.
인덕터 #22(L22) 및 커패시터 #22(C22)는 NMOS 트랜지스터 #1(M1)의 드레인과 NMOS 트랜지스터 #2(M2)의 소스 사이에 위치할 수 있다. 인덕터 #22(L22)의 일단은 P20(예를 들어, NMOS 트랜지스터 #1(M1)의 드레인)에 연결될 수 있고, 인덕터 #22(L22)의 타단은 P22(예를 들어, NMOS 트랜지스터 #2(M2)의 소스, 커패시터 #22(C22))에 연결될 수 있다. 커패시터 #22(C22)는 인덕터 #22(L22)와 병렬적으로 구성될 수 있다. 커패시터 #22(C22)의 일단은 P22(예를 들어, NMOS 트랜지스터 #2(M2)의 소스, 인덕터 #22(L22))에 연결될 수 있고, 커패시터 #22(C22)의 타단은 그라운드에 연결될 수 있다.
발룬 #2의 입력단으로 입력된 신호는 두 개의 신호들로 분기될 수 있다. 분기된 두 개의 신호들 중에서 하나의 신호는 인덕터 #21(L21) 및 커패시터 #21(C21)에 의해 P21에서 출력될 수 있고, 분기된 두 개의 신호들 중에서 나머지 신호는 인덕터 #22(L22) 및 커패시터 #22(C22)에 의해 P22에서 출력될 수 있다. P21에 의해 출력되는 신호는 차동 신호 #21일 수 있고, P22에 의해 출력되는 신호는 차동 신호 #22일 수 있다. 차동 신호 #21과 차동 신호 #22 간의 위상 차이는 180도 일 수 있다. 차동 신호들에 기초하여 NMOS 트랜지스터 #2(M2)의 드레인에서 신호(예를 들어, 증폭된 신호)가 출력될 수 있으며, 해당 신호는 증폭기의 출력단(Vout)으로 전달 수 있다. 증폭기의 출력단(Vout)에 의해 출력되는 신호는 송신기(100)의 안테나(150) 또는 수신기(200)의 믹서(220)로 입력될 수 있다.
도 10a는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제1 그래프이고, 도 10b는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제2 그래프이고, 도 10c는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제3 그래프이고, 도 10d는 증폭기에 대한 S-파라미터의 실험 결과를 도시한 제4 그래프이다.
도 10a 내지 도 10d를 참조하면, S-파라미터의 실험을 위해 도 4에 도시된 증폭기(이하, "직렬-병렬 매칭 증폭기"라 함), 도 5에 도시된 증폭기(이하, "병렬-직렬 매칭 증폭기"라 함) 및 도 7에 도시된 증폭기(이하, "발룬 증폭기"라 함)가 사용될 수 있다. 직렬-병렬 매칭 증폭기, 병렬-직렬 매칭 증폭기 및 발룬 증폭기에 소스 디제너레이션 방식이 적용될 수 있다. 직렬-병렬 매칭 증폭기 및 병렬-직렬 매칭 증폭기에서, 인덕터(Ldgen)에 기초하여 입력 임피던스의 실수(real) 값이 증가된 상태에서 LC 회로를 사용하여 임피던스가 50옴(Ohm)으로 정합될 수 있다.
발룬 증폭기에서 인덕터 #2(L2)의 값은 직렬-병렬 매칭 증폭기 및 병렬-직렬 매칭 증폭기에서 인덕터(Ldgen)의 값과 동일하게 설정될 수 있다. 발룬 증폭기에서 발룬 이외의 구조는 직렬-병렬 매칭 증폭기 및 병렬-직렬 매칭 증폭기 각각에서 정합 회로 이외의 구조와 동일할 수 있다. 또한, 발룬 증폭기에서 발룬 이외의 컴포넌트들(예를 들어, NMOS 트랜지스터(M), 부하 등)의 값은 직렬-병렬 매칭 증폭기 및 병렬-직렬 매칭 증폭기 각각에서 정합 회로 이외의 컴포넌트들의 값과 동일할 수 있다.
증폭기의 이득 측면에서, 직렬-병렬 매칭 증폭기, 병렬-직렬 매칭 증폭기 및 발룬 증폭기 중에서 발룬 증폭기의 이득이 가장 높을 수 있다. 증폭기의 지원 가능한 대역폭 측면에서, 직렬-병렬 매칭 증폭기, 병렬-직렬 매칭 증폭기 및 발룬 증폭기 중에서 발룬 증폭기의 지원 가능한 대역폭이 가장 넓을 수 있다. 관심 대역에서 증폭기의 역방향 차단(reverse isolation) 성능 측면에서, 직렬-병렬 매칭 증폭기, 병렬-직렬 매칭 증폭기 및 발룬 증폭기 중에서 발룬 증폭기의 역방향 차단 성능이 가장 높을 수 있다.
도 11은 증폭기에 대한 잡음 지수(noise figure)의 실험 결과를 도시한 그래프이다.
도 11을 참조하면, 잡음 지수의 실험을 위해 직렬-병렬 매칭 증폭기(즉, 도 4에 도시된 증폭기), 병렬-직렬 매칭 증폭기(즉, 도 5에 도시된 증폭기) 및 발룬 증폭기(즉, 도 7에 도시된 증폭기)가 사용될 수 있다. 관심 대역에서 증폭기의 잡음 지수 측면에서, 직렬-병렬 매칭 증폭, 병렬-직렬 매칭 증폭 및 발룬 증폭기 중에서 발룬 증폭기의 잡음 지수가 가장 낮을 수 있다.
본 발명에 따른 방법들은 다양한 컴퓨터 수단을 통해 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위해 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능 매체의 예에는 롬(rom), 램(ram), 플래시 메모리(flash memory) 등과 같이 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러(compiler)에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터(interpreter) 등을 사용해서 컴퓨터에 의해 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 적어도 하나의 소프트웨어 모듈로 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 무선 통신 시스템의 송수신기에서 고주파 신호를 증폭하는 증폭기로서,
    상기 고주파 신호가 입력되는 입력단;
    상기 입력단과 연결됨으로써 상기 입력단으로부터 상기 고주파 신호를 획득하고, 상기 고주파 신호에 기초하여 제1 차동 신호 및 제2 차동 신호를 출력하는 발룬(balun);
    상기 발룬과 연결됨으로써 상기 발룬으로부터 상기 제1 차동 신호 및 상기 제2 차동 신호를 획득하고, 상기 제1 차동 신호 및 상기 제2 차동 신호에 기초하여 증폭된 고주파 신호를 출력하는 트랜지스터(transistor);
    상기 트랜지스터와 연결된 부하(load); 및
    상기 트랜지스터와 연결됨으로써 상기 증폭된 고주파 신호를 획득하고, 상기 증폭된 고주파 신호를 출력하는 출력단을 포함하며,
    상기 제1 차동 신호와 상기 제2 차동 신호 간의 위상 차이는 180도이며,
    상기 발룬은 인덕터(inductor) #1, 인덕터 #2, 커패시터(capacitor) #1 및 커패시터 #2를 포함하고,
    상기 인덕터 #1의 일단은 상기 입력단과 연결되고, 상기 인덕터 #1의 타단은 상기 트랜지스터의 게이트(gate)와 연결되며,
    상기 커패시터 #1은 상기 인덕터 #1과 병렬적으로 구성되고, 상기 커패시터 #1의 일단은 상기 트랜지스터의 게이트와 연결되고, 상기 커패시터 #1의 타단은 그라운드(ground)에 연결되며,
    상기 커패시터 #2의 일단은 상기 입력단과 연결되고, 상기 커패시터 #2의 타단은 상기 트랜지스터의 소스(source)와 연결되며,
    상기 인덕터 #2는 상기 커패시터 #2와 병렬적으로 구성되고, 상기 인덕터 #2의 일단은 상기 트랜지스터의 소스와 연결되고, 상기 인덕터 #2의 타단은 그라운드에 연결되는, 증폭기.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 트랜지스터는 NMOS(n-channel metal oxide semiconductor) 트랜지스터인, 증폭기.
  4. 무선 통신 시스템의 송수신기에서 고주파 신호를 증폭하는 증폭기로서,
    상기 고주파 신호가 입력되는 입력단;
    상기 입력단과 연결됨으로써 상기 입력단으로부터 상기 고주파 신호를 획득하고, 상기 고주파 신호에 기초하여 출력 신호를 출력하는 트랜지스터(transistor) #1;
    상기 트랜지스터 #1과 연결됨으로써 상기 트랜지스터 #1로부터 상기 출력 신호를 획득하고, 상기 출력 신호에 기초하여 제1 차동 신호 및 제2 차동 신호를 출력하는 발룬(balun);
    상기 발룬과 연결됨으로써 상기 발룬으로부터 상기 제1 차동 신호 및 상기 제2 차동 신호를 획득하고, 상기 제1 차동 신호 및 상기 제2 차동 신호에 기초하여 증폭된 고주파 신호를 출력하는 트랜지스터 #2;
    상기 트랜지스터 #2와 연결된 부하(load); 및
    상기 트랜지스터 #2와 연결됨으로써 상기 증폭된 고주파 신호를 획득하고, 상기 증폭된 고주파 신호를 출력하는 출력단 포함하며,
    상기 제1 차동 신호와 상기 제2 차동 신호 간의 위상 차이는 180도이며,
    상기 발룬은 인덕터(inductor) #1, 인덕터 #2, 커패시터(capacitor) #1 및 커패시터 #2를 포함하고,
    상기 커패시터 #1의 일단은 상기 트랜지스터 #1의 드레인(drain)과 연결되고, 상기 커패시터 #1의 타단은 상기 트랜지스터 #2의 게이트(gate)와 연결되며,
    상기 인덕터 #1은 상기 커패시터 #1과 병렬적으로 구성되고, 상기 인덕터 #1의 일단은 상기 트랜지스터 #2의 게이트와 연결되며,
    상기 인덕터 #2의 일단은 상기 트랜지스터 #1의 드레인과 연결되고, 상기 인덕터 #2의 타단은 상기 트랜지스터 #2의 소스(source)와 연결되며,
    상기 커패시터 #2는 상기 인덕터 #2와 병렬적으로 구성되고, 상기 커패시터 #2의 일단은 상기 트랜지스터 #2의 소스와 연결되고, 상기 커패시터 #2의 타단은 그라운드에 연결되는, 증폭기.
  5. 삭제
  6. 청구항 4에 있어서,
    상기 트랜지스터 #2의 바이어스 전류는 상기 인덕터 #2에 의해 상기 트랜지스터 #1로 유입되며, 상기 바이어스 전류는 상기 트랜지스터 #1에서 재사용되는, 증폭기.
  7. 청구항 4에 있어서,
    상기 트랜지스터 #1 및 상기 트랜지스터 #2 각각은 NMOS(n-channel metal oxide semiconductor) 트랜지스터이고, 상기 트랜지스터 #1 및 상기 트랜지스터 #2는 상기 증폭기 내에서 스택(stack) 형태로 구성되는, 증폭기.
  8. 무선 통신 시스템의 송수신기에서 고주파 신호를 증폭하는 증폭기로서,
    상기 고주파 신호가 입력되는 입력단;
    상기 입력단과 연결됨으로써 상기 입력단으로부터 상기 고주파 신호를 획득하고, 상기 고주파 신호에 기초하여 차동 신호 #11 및 차동 신호 #12를 출력하는 발룬(balun) #1;
    상기 발룬 #1과 연결됨으로써 상기 발룬 #1로부터 상기 차동 신호 #11 및 상기 차동 신호 #12를 획득하고, 상기 차동 신호 #11 및 상기 차동 신호 #12에 기초하여 증폭된 고주파 신호 #1을 출력하는 트랜지스터(transistor) #1;
    상기 트랜지스터 #1과 연결됨으로써 상기 증폭된 고주파 신호 #1을 획득하고, 상기 증폭된 고주파 신호 #1에 기초하여 차동 신호 #21 및 차동 신호 #22를 출력하는 발룬 #2;
    상기 발룬 #2와 연결됨으로써 상기 발룬 #2로부터 상기 차동 신호 #21 및 상기 차동 신호 #22를 획득하고, 상기 차동 신호 #21 및 상기 차동 신호 #22에 기초하여 증폭된 고주파 신호 #2를 출력하는 트랜지스터 #2;
    상기 트랜지스터 #2와 연결된 부하(load); 및
    상기 트랜지스터 #2와 연결됨으로써 상기 증폭된 고주파 신호 #2를 획득하고, 상기 증폭된 고주파 신호 #2를 출력하는 출력단을 포함하며,
    상기 발룬 #1은 인덕터(inductor) #11, 인덕터 #12, 커패시터(capacitor) #11 및 커패시터 #12를 포함하고,
    상기 인덕터 #11의 일단은 상기 입력단과 연결되고, 상기 인덕터 #11의 타단은 상기 트랜지스터 #1의 게이트(gate)와 연결되며,
    상기 커패시터 #11은 상기 인덕터 #11과 병렬적으로 구성되고, 상기 커패시터 #11의 일단은 상기 트랜지스터 #1의 게이트와 연결되고, 상기 커패시터 #11의 타단은 그라운드(ground)에 연결되며,
    상기 커패시터 #12의 일단은 상기 입력단과 연결되고, 상기 커패시터 #12의 타단은 상기 트랜지스터 #1의 소스(source)와 연결되며,
    상기 인덕터 #12는 상기 커패시터 #12와 병렬적으로 구성되고, 상기 인덕터 #12의 일단은 상기 트랜지스터 #1의 소스와 연결되고, 상기 인덕터 #12의 타단은 그라운드에 연결되는, 증폭기.
  9. 청구항 8에 있어서,
    상기 차동 신호 #11 및 상기 차동 신호 #12 간의 위상 차이는 180도이고, 상기 차동 신호 #21 및 상기 차동 신호 #22 간의 위상 차이는 180도인, 증폭기.
  10. 삭제
  11. 청구항 8에 있어서,
    상기 발룬 #2는 인덕터 #21, 인덕터 #22, 커패시터 #21 및 커패시터 #22를 포함하고,
    상기 커패시터 #21의 일단은 상기 트랜지스터 #1의 드레인(drain)과 연결되고, 상기 커패시터 #21의 타단은 상기 트랜지스터 #2의 게이트와 연결되며,
    상기 인덕터 #21은 상기 커패시터 #21과 병렬적으로 구성되고, 상기 인덕터 #21의 일단은 상기 트랜지스터 #2의 게이트와 연결되며,
    상기 인덕터 #22의 일단은 상기 트랜지스터 #1의 드레인과 연결되고, 상기 인덕터 #22의 타단은 상기 트랜지스터 #2의 소스와 연결되며,
    상기 커패시터 #22는 상기 인덕터 #22와 병렬적으로 구성되고, 상기 커패시터 #22의 일단은 상기 트랜지스터 #2의 소스와 연결되고, 상기 커패시터 #22의 타단은 그라운드에 연결되는, 증폭기.
  12. 청구항 11에 있어서,
    상기 트랜지스터 #2의 바이어스 전류는 상기 인덕터 #22에 의해 상기 트랜지스터 #1로 유입되며, 상기 바이어스 전류는 상기 트랜지스터 #1에서 재사용되는, 증폭기.
  13. 청구항 8에 있어서,
    상기 트랜지스터 #1 및 상기 트랜지스터 #2 각각은 NMOS(n-channel metal oxide semiconductor) 트랜지스터이고, 상기 트랜지스터 #1 및 상기 트랜지스터 #2는 상기 증폭기 내에서 스택(stack) 형태로 구성되는, 증폭기.
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