KR20210033090A - 초고주파 증폭 회로 - Google Patents

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Abstract

본 발명의 실시 예에 따른 입력 신호를 증폭시키기 위한 증폭 회로는 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 증폭 회로의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단; 입력단으로부터 제공되는 입력 신호를 증폭시키도록 구성되는 트랜지스터; 및 트랜지스터에 의해 증폭된 신호를 수신하도록 구성되는 출력 정합 회로 및 증폭 회로의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시키도록 구성되는 출력 감쇄 회로를 포함하는 출력단을 포함하고, 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 입력 정합 회로 및 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 제 1 수동 소자와 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 제 2 수동 소자는 인덕터 및 커패시터 중 다른 하나이다.

Description

초고주파 증폭 회로{MICROWAVE AMPLIFICATION CIRCUIT}
본 발명은 초고주파 증폭 회로에 관한 것이다.
초고주파 증폭 회로는 초고주파 무선 통신 시스템, RF(Radio Frequency) 송수신 시스템 등과 같은 다양한 통신 시스템에서 사용될 수 있다. 초고주파 증폭 회로는 능동 소자와 수동 소자를 모두 사용하여 입력 신호를 증폭할 수 있다. 능동 소자는 입력 신호에 대한 이득을 얻기 위해 사용될 수 있고 수동 소자는 임피던스 정합을 위해 사용될 수 있다.
초고주파 증폭 회로는 동작 주파수 대역 내에서 입력 신호를 증폭할 수 있으나, 동작 주파수 대역 밖에서도 입력 신호를 증폭할 수도 있다. 초고주파 증폭 회로가 동작 주파수 대역 밖에서도 입력 신호를 증폭하는 것은, 통신 시스템의 품질 저하 및 필터와 같은 추가적인 회로를 야기할 수 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 초고주파 증폭 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 입력 신호를 증폭시키기 위한 증폭 회로는 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 증폭 회로의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단; 입력단으로부터 제공되는 입력 신호를 증폭시키도록 구성되는 트랜지스터; 및 트랜지스터에 의해 증폭된 신호를 수신하도록 구성되는 출력 정합 회로 및 증폭 회로의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시키도록 구성되는 출력 감쇄 회로를 포함하는 출력단을 포함하고, 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 입력 정합 회로 및 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 제 1 수동 소자와 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 제 2 수동 소자는 인덕터 및 커패시터 중 다른 하나이다.
본 발명의 다른 실시 예에 따른 증폭 회로는 입력 신호를 수신하는 제 1 증폭단 및 제 1 증폭단과 직렬로 연결된 제 2 증폭단을 포함하되, 제 1 증폭단은 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 증폭 회로의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단 및 입력단으로부터 제공되는 입력 신호를 증폭시키도록 구성되는 제 1 트랜지스터를 포함하고, 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 입력 정합 회로 및 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 제 1 수동 소자와 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 제 2 수동 소자는 인덕터 및 커패시터 중 다른 하나이다.
본 발명의 실시 예에 따르면, 입력 신호에 대한 이득의 감쇄 정도를 조정할 수 있는 초고주파 증폭 회로가 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 증폭 회로의 블록도를 예시적으로 도시한다.
도 2 내지 도 4는 도 1의 입력 감쇄 회로 또는 출력 감쇄 회로의 회로도를 예시적으로 도시한다.
도 5는 도 2 내지 도 4의 감쇄 회로들의 임피던스들의 그래프를 예시적으로 도시한다.
도 6a는 도 2의 감쇄 회로의 임피던스의 크기 및 도 3의 감쇄 회로의 임피던스의 크기의 그래프를 도시한다. 도 6b는 도 3의 감쇄 회로가 최소의 임피던스의 크기를 갖는 주파수의 그래프를 도시한다.
도 7a는 도 2의 감쇄 회로의 임피던스의 크기 및 도 4의 감쇄 회로의 임피던스의 크기의 그래프를 도시한다. 도 7b는 도 4의 감쇄 회로가 최소의 임피던스의 크기를 갖는 주파수의 그래프를 도시한다.
도 8a 내지 도 8g는 도 1의 증폭 회로의 예시적인 블록도들을 각각 도시한다.
도 9a 및 도 9b는 도 8a 내지 도 8c의 증폭 회로들에 의한 입력 신호들에 대한 이득들의 그래프를 도시한다.
도 10은 본 발명의 다른 실시 예에 따른 증폭 회로의 블록도를 예시적으로 도시한다.
도 11은 본 발명의 실시 예에 따른 증폭 회로가 적용되는 송신기의 블록도를 예시적으로 도시한다.
도 12는 본 발명의 실시 예에 따른 증폭 회로가 적용되는 수신기의 블록도를 예시적으로 도시한다.
도 13은 본 발명의 실시 예에 따른 증폭 회로가 적용되는 송수신기의 블록도를 예시적으로 도시한다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 증폭 회로의 블록도를 예시적으로 도시한다. 증폭 회로(100)는 입력 신호를 수신하고, 수신된 입력 신호를 증폭하고, 그리고 증폭된 입력 신호를 출력 신호로서 출력할 수 있다. 예를 들어, 입력 신호의 주파수는 30GHz 이상일 수 있고 입력 신호는 초고주파(Microwave) 신호 또는 RF(Radio Frequency) 신호에 해당할 수 있다. 도 1을 참조하면, 증폭 회로(100)는 입력단(input stage; 110), 증폭기(amplifier; 120), 및 출력단(output stage; 130)을 포함할 수 있다.
입력단(110)은 증폭 회로(100)의 외부로부터 입력 신호를 수신할 수 있고 입력 정합 회로(111) 및 입력 감쇄 회로(116)를 포함할 수 있다. 입력 정합 회로(111)는 입력 신호를 수신할 수 있고 증폭 회로(100)의 입력 임피던스(impedance)를 정합(혹은 매칭)할 수 있다. 예를 들어, 입력 정합 회로(111)는 전송 선로, 마이크로스트립 라인(microstrip line), 스터브(stub) 등을 포함할 수 있다. 다른 예를 들어, 입력 정합 회로(111)는 인덕터(inductor), 커패시터(capacitor), 저항 등과 같은 하나 이상의 수동 소자들을 포함할 수도 있다.
입력 감쇄 회로(116)는 특정 주파수에서 상대적으로 낮은 임피던스를 제공할 수 있다. 입력 감쇄 회로(116)는 특정 주파수에서 입력 신호를 증폭기(120)로 전달하는 정도를 감쇄(또는 감소, 저하)시킬 수 있고 특정 주파수에서 입력 신호에 대한 이득을 감쇄시킬 수 있다. 입력 신호에 대한 이득은 입력 신호와, 입력 신호가 증폭 회로(100)에 의해 증폭된 신호인 출력 신호의 비율(예를 들어, S21)을 나타낼 수 있다. 전술한 특정 주파수는 증폭 회로(100)의 동작 주파수 대역 밖에 위치할 수 있다. 또한, 입력 감쇄 회로(116)는 특정 주파수에 대한 주변 주파수에서도 입력 신호에 대한 이득을 감쇄시킬 수 있다. 후술하는 증폭기(120)는 증폭 회로(100)의 동작 주파수 대역 내에서 입력 신호를 증폭할 수 있고 증폭 회로(100)의 동작 주파수 대역 밖에서도 입력 신호를 증폭할 수도 있다. 입력 감쇄 회로(116)는 증폭 회로(100)의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시킬 수 있다.
증폭기(120)는 입력단(110)을 통해 전송(혹은 제공)되는 입력 신호를 증폭할 수 있다. 증폭기(120)는 증폭된 신호를 출력단(130)으로 전송(혹은 제공)할 수 있다. 예를 들어, 증폭기(120)는 BJT(Bipolar Junction Transistor), FET(Field Effect Transistor) 등과 같은 트랜지스터를 포함할 수 있다. 트랜지스터는 입력 신호를 증폭할 수 있다.
출력단(130)은 증폭기(120)로부터 전송되는 증폭된 신호를 수신하고 증폭된 신호를 출력 신호로서 증폭 회로(100)의 외부로 출력할 수 있다. 출력단(130)은 출력 정합 회로(131) 및 출력 감쇄 회로(136)를 포함할 수 있다. 출력 정합 회로(131)는 증폭된 신호를 수신할 수 있고, 증폭 회로(100)의 출력 임피던스를 정합할 수 있고, 그리고 입력 정합 회로(111)와 유사하게 구현될 수 있다. 출력 감쇄 회로(136)는 입력 감쇄 회로(116)와 동일하거나 유사하게 구현될 수 있다. 출력 감쇄 회로(136)는 특정 주파수에서 상대적으로 낮은 임피던스를 제공할 수 있다. 출력 감쇄 회로(136)의 특정 주파수와 입력 감쇄 회로(116)의 특정 주파수는 서로 동일하거나 상이할 수 있다. 출력 감쇄 회로(136)는 증폭 회로(100)의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시킬 수 있다.
도 1을 참조하면, 증폭 회로(100)는 입력 정합 회로(111)와 출력 정합 회로(131)를 모두 포함할 수 있고 그리고 입력 감쇄 회로(116)와 출력 감쇄 회로(136)를 모두 포함할 수 있다. 입력단(110)에 포함된 입력 정합 회로(111)의 개수는 하나 또는 그 이상일 수 있고, 입력단(110)에 포함된 입력 감쇄 회로(116)의 개수는 하나 또는 그 이상일 수 있고, 출력단(130)에 포함된 출력 정합 회로(131)의 개수는 하나 또는 그 이상일 수 있고, 그리고 출력단(130)에 포함된 출력 감쇄 회로(136)의 개수는 하나 또는 그 이상일 수 있다. 도 1의 도시와 달리, 증폭 회로(100)는 입력 정합 회로(111)와 출력 정합 회로(131) 중 어느 하나만을 포함할 수도 있다. 또한, 증폭 회로(100)는 입력 감쇄 회로(116)와 출력 감쇄 회로(136) 중 어느 하나만을 포함할 수도 있다.
도 2 내지 도 4는 도 1의 입력 감쇄 회로 또는 출력 감쇄 회로의 회로도를 예시적으로 도시한다. 감쇄 회로들(116b~116d)은 각각 도 1의 입력 감쇄 회로(116)의 일 예시일 수 있다. 또한, 감쇄 회로들(116b~116d)은 각각 도 1의 출력 감쇄 회로(136)의 일 예시일 수 있다.
감쇄 회로(116b)의 일단은 입력단(110)의 입력 정합 회로(111)에 연결되거나 증폭기(120)에 연결될 수 있다. 감쇄 회로(116b)의 타단은 접지 전압에 연결될 수 있다. 감쇄 회로(116b)는 서로 직렬로 연결된 인덕터(L)와 커패시터(C)를 포함할 수 있다. 서로 직렬로 연결된 인덕터(L)와 커패시터(C)는 LC 공진 회로를 구성할 수 있다.
감쇄 회로(116c)의 일단은 입력단(110)의 입력 정합 회로(111)에 연결되거나 증폭기(120)에 연결될 수 있다. 감쇄 회로(116c)의 타단(들)은 접지 전압에 연결될 수 있다. 감쇄 회로(116c)는 인덕터(L), 커패시터(C), 저항(R1), 및 저항(R2)을 포함할 수 있다. 여기서, 인덕터(L), 커패시터(C), 저항(R1), 및 저항(R2)은 각각 수동 소자에 해당할 수 있다. 저항(R1)의 일단과 커패시터(C)의 일단은 서로 직렬로 연결될 수 있다. 저항(R1)의 타단은 접지 전압에 연결될 수 있다. 저항(R2)의 일단은 커패시터(C)의 타단 및 인덕터(L)의 일단에 연결된 노드(n1)에 연결될 수 있다. 저항(R2)의 타단은 접지 전압에 연결될 수 있다. 서로 직렬로 연결된 저항(R1)과 커패시터(C), 그리고 저항(R2)은 노드(n1)와 접지 전압 사이에서 병렬로 연결될 수 있다.
감쇄 회로(116d)의 일단은 입력단(110)의 입력 정합 회로(111)에 연결되거나 증폭기(120)에 연결될 수 있다. 감쇄 회로(116d)의 타단(들)은 접지 전압에 연결될 수 있다. 감쇄 회로(116d)는 인덕터(L), 커패시터(C), 저항(R1), 및 저항(R2)을 포함할 수 있다. 저항(R1)의 일단과 인덕터(L)의 일단은 서로 직렬로 연결될 수 있다. 저항(R1)의 타단은 접지 전압에 연결될 수 있다. 저항(R2)의 일단은 인덕터(L)의 타단 및 커패시터(C)의 일단에 연결된 노드(n2)에 연결될 수 있다. 저항(R2)의 타단은 접지 전압에 연결될 수 있다. 서로 직렬로 연결된 저항(R1)과 인덕터(L), 그리고 저항(R2)은 노드(n2)와 접지 전압 사이에서 병렬로 연결될 수 있다.
수학식 1은 감쇄 회로(116b)의 임피던스(Z1)를 나타낼 수 있고, 수학식 2는 감쇄 회로(116c)의 임피던스(Z2)를 나타낼 수 있고, 그리고 수학식 3은 감쇄 회로(116d)의 임피던스(Z3)를 나타낼 수 있다.
Figure pat00001
Figure pat00002
Figure pat00003
수학식 1 내지 3에서, L은 인덕터(L)의 인덕턴스(inductance)를 나타낼 수 있고, C는 커패시터(C)의 커패시턴스(capacitance)를 나타낼 수 있고, R1은 저항(R1)의 레지스턴스(resistance)를 나타낼 수 있고, 그리고 R2는 저항(R2)의 레지스턴스를 나타낼 수 있다.
수학식 4는 감쇄 회로(116b)의 임피던스(Z1)의 허수부가 0이 되는 공진 주파수(fr1)를 나타낼 수 있고, 수학식 5는 감쇄 회로(116b)의 임피던스(Z2)의 허수부가 0이 되는 공진 주파수(fr2)를 나타낼 수 있고, 그리고 수학식 6은 감쇄 회로(116b)의 임피던스(Z3)의 허수부가 0이 되는 공진 주파수(fr3)를 나타낼 수 있다.
Figure pat00004
Figure pat00005
Figure pat00006
감쇄 회로(116b)와 달리, 감쇄 회로들(116c, 116d)은 저항들(R1, R2)을 더 포함할 수 있다. 수학식 5 및 수학식 6을 참조하면, 저항(R2)의 레지스턴스는 인덕터(L)의 인덕턴스와 커패시터(C)의 커패시턴스에 의해 제한될 수 있다(예를 들어, C·R 2 2 - L > 0).
도 2와 수학식 4를 참조하면, 감쇄 회로(116b)는 공진 주파수(fr1)에서 이론적으로 0인 임피던스(Z1)를 제공할 수 있다. 실제로, 인덕터(L), 커패시터(C), 전송 선로 등은 기생 저항 성분을 가질 수 있으므로, 공진 주파수(fr1)에서의 임피던스(Z1)는 매우 작을 수 있지만 0은 아닐 수 있다. 공진 주파수(fr1)에서 대부분의 입력 신호는 감쇄 회로(116b)를 통해 접지 전압으로 흐를 수 있고 입력 신호는 증폭기(120)로 거의 전달되지 않을 수 있다. 감쇄 회로(116b)는 공진 주파수(fr1)와 및 공진 주파수(fr1)에 대한 주변 주파수에서 입력 신호에 대한 이득을 감쇄시킬 수 있다. 예를 들어, 인덕터(L)의 인덕턴스와 커패시터(C)의 커패시턴스에 따라 결정되는 공진 주파수(fr1)는 증폭 회로(100)의 동작 주파수 대역 밖에 위치할 수 있다. 동작 주파수 대역보다 낮은 공진 주파수(fr1)를 얻기 위해, 상대적으로 큰 인덕터(L)와 커패시터(C)가 요구될 수 있다. 동작 주파수 대역보다 높은 공진 주파수(fr1)를 얻기 위해, 상대적으로 작은 인덕터(L)와 커패시터(C)가 요구될 수 있다. 감쇄 회로(116b)를 이용하여 입력 신호에 대한 이득을 감쇄시키는 경우, 동작 주파수 대역 밖에 공진 주파수(fr1)가 위치할 수 있도록 인덕터(L)의 크기와 커패시터(C)의 크기에 제약이 있을 수 있다. 전술한대로, 감쇄 회로(116b)는 공진 주파수(fr1)에서 이론적으로 0인 임피던스(Z1)를 제공한다. 공진 주파수(fr1)에서 입력 신호에 대한 이득이 감쇄되는 정도는 매우 클 수 있으므로, 감쇄 회로(116b)는 동작 주파수 대역 밖뿐만 아니라 동작 주파수 대역 내에서도 입력 신호에 대한 이득을 감쇄시킬 수 있고, 이러한 이득 감쇄는 인덕터(L) 또는 커패시터(C)의 크기를 조정하여도 조정되기 어렵다.
도 3, 수학식 2, 및 수학식 5를 참조하면, 감쇄 회로(116c)는 공진 주파수(fr2)에서 공진 주파수(fr1)에서의 임피던스(Z1)보다 크고 수학식 2의 실수부에 해당하는 임피던스(Z2)를 제공할 수 있다. 감쇄 회로(116b)에 비해, 공진 주파수(fr2)에서의 임피던스(Z2)는 저항들(R1, R2)의 레지스턴스들에 의해 조정, 가변, 또는 변경될 수 있다. 공진 주파수(fr2)에서의 임피던스(Z2)는 저항들(R1, R2)의 레지스턴스들에 의해 조정되므로, 감쇄 회로(116c)에 의해 입력 신호에 대한 이득이 감쇄되는 정도도 저항들(R1, R2)의 레지스턴스들에 의해 조정될 수 있다.
도 4, 수학식 3, 및 수학식 6을 참조하면, 감쇄 회로(116d)는 공진 주파수(fr3)에서 공진 주파수(fr1)에서의 임피던스(Z3)보다 크고 수학식 3의 실수부에 해당하는 임피던스(Z3)를 제공할 수 있다. 감쇄 회로(116b)에 비해, 공진 주파수(fr3)에서의 임피던스(Z3)는 저항들(R1, R2)의 레지스턴스들에 의해 조정, 가변, 또는 변경될 수 있다. 공진 주파수(fr3)에서의 임피던스(Z2)는 저항들(R1, R2)의 레지스턴스들에 의해 조정되므로, 감쇄 회로(116d)에 의해 입력 신호에 대한 이득이 감쇄되는 정도도 저항들(R1, R2)의 레지스턴스들에 의해 조정될 수 있다.
감쇄 회로(116b)와 달리, 감쇄 회로들(116c, 116d)은 각각 저항들(R1, R2)을 포함할 수 있다. 저항들(R1, R2)의 레지스턴스들을 조정함으로써, 감쇄 회로들(116c, 116d)에 의해 입력 신호에 대한 이득이 감쇄되는 정도가 조정될 수 있다. 또한, 저항들(R1, R2)의 레지스턴스들을 조정함으로써, 공진 주파수들(fr2, fr3)을 각각 증폭 회로(100)의 동작 주파수 대역 밖에 위치시킬 수 있다. 따라서, 전술한 감쇄 회로(116b)의 인덕터(L)와 커패시터(C)의 크기 제약은 저항들(R1, R2)에 의해 해소되거나 경감될 수 있다. 감쇄 회로(116b)에 비해, 감쇄 회로들(116c, 116d)의 저항들(R1, R2) 중 적어도 하나의 레지스턴스를 조정함으로써 입력 신호에 대한 이득이 감쇄되는 정도 및 공진 주파수들(fr2, fr3)이 조정될 수 있다.
예를 들어, 수학식 5 및 6의 임피던스들(Z2, Z3)의 실수부들로 인하여, 최소의 임피던스(Z2)를 갖는 주파수는 공진 주파수(fr2)와 유사하거나 상이할 수 있다. 최소의 임피던스(Z3)를 갖는 주파수는 공진 주파수(fr3)와 유사하거나 상이할 수 있다. 반면에, 최소의 임피던스(Z1)를 갖는 주파수는 공진 주파수(fr1)일 수 있다.
도 5는 도 2 내지 도 4의 감쇄 회로들의 임피던스들의 그래프를 예시적으로 도시한다. 가로축은 주파수를 나타낼 수 있고 세로축은 임피던스의 크기를 나타낼 수 있다. 도 5에서, 인덕터(L)의 인덕턴스는 5nH이고, 커패시터(C)의 커패시턴스는 50fF이고, 저항(R1)의 레지스턴스는 1Ω 또는 10Ω이고, 저항(R2)의 레지스턴스는 2kΩ 또는 20kΩ일 수 있다.
인덕터(L)의 인덕턴스가 5nH이고 그리고 커패시터(C)의 커패시턴스가 50fF이면, 공진 주파수(fr1)는 약 10GHz이고 공진 주파수(fr1)에서 임피던스의 크기(|Z1|)는 약 1.3E-7Ω일 수 있다. 공진 주파수(fr1)에서 임피던스의 크기(|Z1|)는 는 다른 주파수에서의 임피던스의 크기(|Z1|)보다 상대적으로 작을 수 있다.
인덕터(L)의 인덕턴스가 5nH이고, 커패시터(C)의 커패시턴스가 50fF이고, 저항(R1)의 레지스턴스가 1Ω이고, 그리고 저항(R2)의 레지스턴스가 2kΩ이면, 공진 주파수들(fr2, fr3)은 각각 약 10GHz이고 공진 주파수들(fr2, fr3)에서 임피던스들의 크기들(|Z2|, |Z3|)은 각각 약 50Ω일 수 있다. 인덕터(L)의 인덕턴스가 5nH이고, 커패시터(C)의 커패시턴스가 50fF이고, 저항(R1)의 레지스턴스가 10Ω이고, 그리고 저항(R2)의 레지스턴스가 20kΩ이면, 공진 주파수들(fr2, fr3)은 각각 약 10GHz이고 공진 주파수들(fr2, fr3)에서 임피던스들의 크기들(|Z2|, |Z3|)은 각각 약 15Ω일 수 있다. 인덕터(L)의 인덕턴스가 5nH이고, 커패시터(C)의 커패시턴스가 50fF이고, 저항(R1)의 레지스턴스가 1Ω이고, 그리고 저항(R2)의 레지스턴스가 20kΩ이면, 공진 주파수들(fr2, fr3)은 각각 약 10GHz이고 공진 주파수들(fr2, fr3)에서 임피던스들의 크기들(|Z2|, |Z3|)은 각각 약 6Ω일 수 있다. 공진 주파수들(fr2, fr3)에서 임피던스들의 크기들(|Z2|, |Z3|)은 다른 주파수에서의 임피던스들의 크기들(|Z2|, |Z3|)보다 상대적으로 작을 수 있다.
감쇄 회로(116b)는 공진 주파수(fr1)에서 거의 0에 가까운 임피던스(Z1)를 제공할 수 있고, 입력 신호의 대부분의 성분이 감쇄 회로(116b)를 통해 접지 전압으로 흐를 수 있고, 그리고 증폭기(120)로 전달되는 입력 신호의 성분은 거의 없다. 반면에, 감쇄 회로들(116c, 116d)은 저항들(R1, R2)의 레지스턴스들을 조정함에 따라, 공진 주파수들(fr2, fr3)에서 약 6~50Ω의 임피던스들의 크기들(|Z2|, |Z3|)을 다양하게 제공할 수 있고, 입력 신호가 감쇄 회로(116b)를 통해 접지 전압으로 흐르는 양(크기)과 입력 신호가 증폭기(120)로 전달되는 양(크기)이 조정할 수 있고, 입력 신호에 대한 이득을 조정할 수 있고, 그리고 입력 신호에 대한 이득이 감쇄되는 정도를 조정할 수 있다.
도 6a는 도 2의 감쇄 회로의 임피던스의 크기 및 도 3의 감쇄 회로의 임피던스의 크기의 그래프를 도시한다. 가로축은 주파수를 나타내고 세로축은 임피던스의 크기를 나타낸다. 도 6b는 도 3의 감쇄 회로가 최소의 임피던스의 크기를 갖는 주파수의 그래프를 도시한다. 가로축은 저항(R2)의 레지스턴스를 나타내고 세로축은 주파수를 나타낸다.
도 6a를 참조하면, 인덕터(L)의 인덕턴스가 5nH이고 그리고 커패시터(C)의 커패시턴스가 50fF이면, 공진 주파수(fr1)는 약 10GHz이고 공진 주파수(fr1)에서 임피던스의 크기(|Z1|)는 0에 가까울 수 있다. 인덕터(L)의 인덕턴스가 5nH이고, 커패시터(C)의 커패시턴스가 50fF이고, 저항(R1)의 레지스턴스가 10Ω이고, 그리고 저항(R2)의 레지스턴스가 2kΩ, 400Ω, 300Ω, 및 220Ω이면, 감쇄 회로(116c)는 저항(R2)에 따른 다양한 공진 주파수들(fr2)과 다양한 임피던스의 크기들(|Z2|)을 가질 수 있다. 도 6b를 참조하면, 저항(R2)의 레지스턴스가 낮아짐에 따라, 임피던스의 크기(|Z2|)가 최소인 주파수 또는 공진 주파수(fr2)도 감소할 수 있다.
도 7a는 도 2의 감쇄 회로의 임피던스의 크기 및 도 4의 감쇄 회로의 임피던스의 크기의 그래프를 도시한다. 가로축은 주파수를 나타내고 세로축은 임피던스의 크기를 나타낸다. 도 7b는 도 4의 감쇄 회로가 최소의 임피던스의 크기를 갖는 주파수의 그래프를 도시한다. 가로축은 저항(R2)의 레지스턴스를 나타내고 세로축은 주파수를 나타낸다.
도 7a를 참조하면, 인덕터(L)의 인덕턴스가 5nH이고 그리고 커패시터(C)의 커패시턴스가 50fF이면, 공진 주파수(fr1)는 약 10GHz이고 공진 주파수(fr1)에서 임피던스의 크기(|Z1|)는 0에 가까울 수 있다. 인덕터(L)의 인덕턴스가 5nH이고, 커패시터(C)의 커패시턴스가 50fF이고, 저항(R1)의 레지스턴스가 10Ω이고, 그리고 저항(R2)의 레지스턴스가 2kΩ, 400Ω, 300Ω, 및 220Ω이면, 감쇄 회로(116d)는 저항(R2)에 따른 다양한 공진 주파수들(fr3)과 다양한 임피던스의 크기들(|Z3|)을 가질 수 있다. 도 7b를 참조하면, 저항(R2)의 레지스턴스가 낮아짐에 따라, 임피던스의 크기(|Z3|)가 최소인 주파수 또는 공진 주파수(fr3)도 증가할 수 있다.
도 5 내지 도 7b에서 다양한 수치들이 예시적으로 제시되었으나, 상술한 수치들로 본 발명의 범위가 한정되지 않는다.
도 8a 내지 도 8g는 도 1의 증폭 회로의 예시적인 블록도들을 각각 도시한다. 도 8a 내지 도 8g의 증폭 회로들(100a~100g)은 각각 도 1의 증폭 회로(100)의 예시들일 수 있다.
도 8a를 참조하면, 증폭 회로(100a)는 입력단(110a), 증폭기(120), 출력단(130a), 입력 신호를 수신하는 입력 단자(141), 및 출력 신호를 출력하는 출력 단자(142)를 포함할 수 있다. 증폭 회로(100a)는 도 1의 입력 감쇄 회로(116) 및 출력 감쇄 회로(136)를 포함하지 않을 수 있다.
입력단(110a)은 입력 단자(141)와 노드(n3) 사이에 연결된 제 1 입력 정합 회로(111) 및 노드(n3)와 증폭기(120) 사이에 연결된 제 2 입력 정합 회로(112)를 포함할 수 있다. 제 1 입력 정합 회로(111) 및 제 2 입력 정합 회로(112) 각각은 도 1의 입력 정합 회로(111)와 실질적으로 동일할 수 있다. 제 1 입력 정합 회로(111) 및 제 2 입력 정합 회로(112)는 서로 동일하거나 상이할 수 있다. 입력단(110a)에 포함되는 입력 정합 회로의 개수는 도 8a에서 도시된 것으로 한정되지 않으며 하나 이상일 수 있다. 도 1에서 전술한대로, 증폭기(120)는 트랜지스터를 포함할 수 있다. 트랜지스터는 입력단(110a)에 연결되는 단자, 접지 전압에 연결되는 단자, 및 출력단(130a)에 연결되는 단자를 포함할 수 있다. 출력단(130a)은 증폭기(120)와 노드(n4) 사이에 연결된 제 1 출력 정합 회로(131) 및 노드(n4)와 출력 단자(142) 사이에 연결된 제 2 출력 정합 회로(132)를 포함할 수 있다. 제 1 출력 정합 회로(131) 및 제 2 출력 정합 회로(132) 각각은 도 1의 출력 정합 회로(131)와 실질적으로 동일할 수 있다. 제 1 출력 정합 회로(131) 및 제 2 출력 정합 회로(132)는 서로 동일하거나 상이할 수 있다. 출력단(130a)에 포함되는 출력 정합 회로의 개수는 도 8a에서 도시된 것으로 한정되지 않으며 하나 이상일 수 있다.
도 8b의 증폭 회로(100b)와 도 8a의 증폭 회로(100a) 간의 차이점이 주로 설명될 것이다. 증폭 회로(100a)에 비해, 입력단(110b)은 입력 감쇄 회로(116b)를 더 포함할 수 있고 그리고 출력단(130b)은 출력 감쇄 회로(136b)를 더 포함할 수 있다. 입력 감쇄 회로(116b)와 출력 감쇄 회로(136b) 각각은 도 2의 감쇄 회로(116b)일 수 있다. 입력 감쇄 회로(116b)는 노드(n3)와 접지 전압 사이에 연결될 수 있다. 입력 감쇄 회로(116b)는 노드(n3) 또는 제 1 입력 정합 회로(111)를 통과한 입력 신호에 전술한 임피던스(Z1)를 제공할 수 있다. 출력 감쇄 회로(136b)는 노드(n4)와 접지 전압 사이에 연결될 수 있다. 출력 감쇄 회로(136b)는 노드(n4) 또는 제 1 출력 정합 회로(131)를 통과한 증폭 신호에 전술한 임피던스(Z1)를 제공할 수 있다. 입력 감쇄 회로(116b) 및 출력 감쇄 회로(136b)는 각각 증폭 회로(100b)의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시킬 수 있다. 증폭 회로(100b)는 입력 감쇄 회로(116b)의 임피던스의 크기(|Z1|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있고 그리고 출력 감쇄 회로(136b)의 임피던스의 크기(|Z1|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있다.
실시 예에 있어서, 입력 감쇄 회로(116b)의 인덕턴스와 출력 감쇄 회로(136b)의 인덕턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116b)의 커패시턴스와 출력 감쇄 회로(136b)의 커패시턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116b)의 임피던스의 크기(|Z1|)와 출력 감쇄 회로(136b)의 임피던스의 크기(|Z1|)는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116b)의 임피던스의 크기(|Z1|)가 최소가 되는 주파수와 출력 감쇄 회로(136b)의 임피던스의 크기(|Z1|)가 최소가 되는 주파수는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116b)에 의해 입력 신호에 대한 이득이 감쇄되는 정도와 출력 감쇄 회로(136b)에 의해 입력 신호에 대한 이득이 감쇄되는 정도는 서로 동일하거나 상이할 수 있다.
도 8c의 증폭 회로(100c)와 도 8b의 증폭 회로(100b) 간의 차이점이 주로 설명될 것이다. 입력단(110c)은 입력 감쇄 회로(116b) 대신에 입력 감쇄 회로(116c)를 포함할 수 있다. 출력단(130c)은 출력 감쇄 회로(136b) 대신에 출력 감쇄 회로(136c)를 포함할 수 있다. 입력 감쇄 회로(116c)와 출력 감쇄 회로(136c) 각각은 도 3의 감쇄 회로(116c)일 수 있다. 입력 감쇄 회로(116c)는 노드(n3) 또는 제 1 입력 정합 회로(111)를 통과한 입력 신호에 전술한 임피던스(Z2)를 제공할 수 있다. 출력 감쇄 회로(136c)는 노드(n4) 또는 제 1 출력 정합 회로(131)를 통과한 증폭 신호에 전술한 임피던스(Z2)를 제공할 수 있다. 입력 감쇄 회로(116c) 및 출력 감쇄 회로(136c)는 각각 증폭 회로(100c)의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시킬 수 있다. 증폭 회로(100c)는 입력 감쇄 회로(116c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있고 그리고 출력 감쇄 회로(136c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있다.
실시 예에 있어서, 입력 감쇄 회로(116c)의 인덕턴스와 출력 감쇄 회로(136c)의 인덕턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)의 커패시턴스와 출력 감쇄 회로(136c)의 커패시턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)의 저항(R1)의 레지스턴스와 출력 감쇄 회로(136c)의 저항(R1)의 레지스턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)의 저항(R2)의 레지스턴스와 출력 감쇄 회로(136c)의 저항(R2)의 레지스턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)의 임피던스의 크기(|Z2|)와 출력 감쇄 회로(136c)의 임피던스의 크기(|Z2|)는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수와 출력 감쇄 회로(136c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)에 의해 입력 신호에 대한 이득이 감쇄되는 정도와 출력 감쇄 회로(136c)에 의해 입력 신호에 대한 이득이 감쇄되는 정도는 서로 동일하거나 상이할 수 있다.
도 8d의 증폭 회로(100d)와 도 8b의 증폭 회로(100b) 간의 차이점이 주로 설명될 것이다. 입력단(110d)은 입력 감쇄 회로(116b) 대신에 입력 감쇄 회로(116d)를 포함할 수 있다. 출력단(130d)은 출력 감쇄 회로(136b) 대신에 출력 감쇄 회로(136d)를 포함할 수 있다. 입력 감쇄 회로(116d)와 출력 감쇄 회로(136d) 각각은 도 4의 감쇄 회로(116d)일 수 있다. 입력 감쇄 회로(116d)는 노드(n3) 또는 제 1 입력 정합 회로(111)를 통과한 입력 신호에 전술한 임피던스(Z3)를 제공할 수 있다. 출력 감쇄 회로(136d)는 노드(n4) 또는 제 1 출력 정합 회로(131)를 통과한 증폭 신호에 전술한 임피던스(Z3)를 제공할 수 있다. 입력 감쇄 회로(116d) 및 출력 감쇄 회로(136d)는 각각 증폭 회로(100d)의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시킬 수 있다. 증폭 회로(100d)는 입력 감쇄 회로(116d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있고 그리고 출력 감쇄 회로(136d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있다.
실시 예에 있어서, 입력 감쇄 회로(116d)의 인덕턴스와 출력 감쇄 회로(136d)의 인덕턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)의 커패시턴스와 출력 감쇄 회로(136d)의 커패시턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)의 저항(R1)의 레지스턴스와 출력 감쇄 회로(136d)의 저항(R1)의 레지스턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)의 저항(R2)의 레지스턴스와 출력 감쇄 회로(136d)의 저항(R2)의 레지스턴스는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)의 임피던스의 크기(|Z3|)와 출력 감쇄 회로(136d)의 임피던스의 크기(|Z3|)는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수와 출력 감쇄 회로(136d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)에 의해 입력 신호에 대한 이득이 감쇄되는 정도와 출력 감쇄 회로(136d)에 의해 입력 신호에 대한 이득이 감쇄되는 정도는 서로 동일하거나 상이할 수 있다.
도 8e의 증폭 회로(100e)와 도 8b의 증폭 회로(100b) 간의 차이점이 주로 설명될 것이다. 입력단(110e)은 입력 감쇄 회로(116b) 대신에 입력 감쇄 회로(116c)를 포함할 수 있다. 출력단(130e)은 출력 감쇄 회로(136b) 대신에 출력 감쇄 회로(136d)를 포함할 수 있다. 입력 감쇄 회로(116c)는 도 3의 감쇄 회로(116c)일 수 있고 그리고 출력 감쇄 회로(136d)는 도 4의 감쇄 회로(116d)일 수 있다. 입력 감쇄 회로(116c)는 노드(n3) 또는 제 1 입력 정합 회로(111)를 통과한 입력 신호에 전술한 임피던스(Z2)를 제공할 수 있다. 출력 감쇄 회로(136d)는 노드(n4) 또는 제 1 출력 정합 회로(131)를 통과한 증폭 신호에 전술한 임피던스(Z3)를 제공할 수 있다. 입력 감쇄 회로(116c) 및 출력 감쇄 회로(136d)는 각각 증폭 회로(100e)의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시킬 수 있다. 증폭 회로(100e)는 입력 감쇄 회로(116c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있고 그리고 출력 감쇄 회로(136d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있다.
실시 예에 있어서, 입력 감쇄 회로(116c)의 인덕턴스, 커패시턴스, 및 레지스턴스들은 다양한 값들로 설정될 수 있다. 출력 감쇄 회로(136d)의 인덕턴스, 커패시턴스, 및 레지스턴스들은 다양한 값들로 설정될 수 있다. 입력 감쇄 회로(116c)의 임피던스의 크기(|Z2|)와 출력 감쇄 회로(136d)의 임피던스의 크기(|Z3|)는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수와 출력 감쇄 회로(136d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116c)에 의해 입력 신호에 대한 이득이 감쇄되는 정도와 출력 감쇄 회로(136d)에 의해 입력 신호에 대한 이득이 감쇄되는 정도는 서로 동일하거나 상이할 수 있다.
도 8f의 증폭 회로(100f)와 도 8b의 증폭 회로(100b) 간의 차이점이 주로 설명될 것이다. 입력단(110f)은 입력 감쇄 회로(116b) 대신에 입력 감쇄 회로(116d)를 포함할 수 있다. 출력단(130f)은 출력 감쇄 회로(136b) 대신에 출력 감쇄 회로(136c)를 포함할 수 있다. 입력 감쇄 회로(116d)는 도 4의 감쇄 회로(116d)일 수 있고 그리고 출력 감쇄 회로(136c)는 도 3의 감쇄 회로(116c)일 수 있다. 입력 감쇄 회로(116d)는 노드(n3) 또는 제 1 입력 정합 회로(111)를 통과한 입력 신호에 전술한 임피던스(Z3)를 제공할 수 있다. 출력 감쇄 회로(136c)는 노드(n4) 또는 제 1 출력 정합 회로(131)를 통과한 증폭 신호에 전술한 임피던스(Z2)를 제공할 수 있다. 입력 감쇄 회로(116d) 및 출력 감쇄 회로(136c)는 각각 증폭 회로(100f)의 동작 주파수 대역 밖에서 입력 신호에 대한 이득을 감쇄시킬 수 있다. 증폭 회로(100f)는 입력 감쇄 회로(116d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있고 그리고 출력 감쇄 회로(136c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수에서 입력 신호에 대한 이득을 최대로 감쇄시킬 수 있다.
실시 예에 있어서, 입력 감쇄 회로(116d)의 인덕턴스, 커패시턴스, 및 레지스턴스들은 다양한 값들로 설정될 수 있다. 출력 감쇄 회로(136c)의 인덕턴스, 커패시턴스, 및 레지스턴스들은 다양한 값들로 설정될 수 있다. 입력 감쇄 회로(116d)의 임피던스의 크기(|Z3|)와 출력 감쇄 회로(136c)의 임피던스의 크기(|Z2|)는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)의 임피던스의 크기(|Z3|)가 최소가 되는 주파수와 출력 감쇄 회로(136c)의 임피던스의 크기(|Z2|)가 최소가 되는 주파수는 서로 동일하거나 상이할 수 있다. 입력 감쇄 회로(116d)에 의해 입력 신호에 대한 이득이 감쇄되는 정도와 출력 감쇄 회로(136c)에 의해 입력 신호에 대한 이득이 감쇄되는 정도는 서로 동일하거나 상이할 수 있다.
도 8g의 증폭 회로(100g)와 도 8b 내지 도 8f의 증폭 회로들(100b~100f) 간의 차이점이 주로 설명될 것이다. 입력단(110g)은 입력단들(110b~110f) 중 어느 하나일 수 있다. 출력단(130g)은 출력단들(130b~130f) 중 어느 하나일 수 있다. 증폭 회로(100g)는 전압 생성기(150g)를 더 포함할 수 있다. 전압 생성기(150g)는 전원 전압과 접지 전압을 공급받을 수 있고 그리고 전원 전압과 접지 전압에 기초하여 바이어스 전압들(VB1, VB2)을 생성할 수 있다. 전압 생성기(150g)는 바이어스 전압(VB1)을 제 1 출력 정합 회로(131)에 연결된 트랜지스터의 단자에 인가할 수 있다. 전압 생성기(150g)는 바이어스 전압(VB2)을 제 2 입력 정합 회로(112)에 연결된 트랜지스터의 단자에 인가할 수 있다. 도시되진 않았으나, 전압 생성기(150g)는 증폭 회로(100g)의 임의의 노드들(예를 들어, n1~n4 등)에 다양한 바이어스 전압들을 더 인가할 수 있다.
도 9a 및 도 9b는 도 8a 내지 도 8c의 증폭 회로들에 의한 입력 신호들에 대한 이득들의 그래프를 도시한다. 가로축은 주파수를 나타낼 수 있고 세로축은 dB 단위의 이득을 나타낼 수 있다. 도 9a는 이득의 범위가 -100~10 dB에 해당하고 도 9b는 이득의 범위가 -10~6dB에 해당한다.
도 9a 및 도 9b에서, 증폭 회로들(100a~100c)의 동작 주파수 범위는 70~100GHz일 수 있다. 증폭 회로(100a)는 동작 주파수 범위 내에서 약 4.3~5.5dB의 이득을 가질 수 있다. 증폭 회로(100a)는 동작 주파수 범위 밖에 위치하는 50GHz의 주파수에서 약 6dB의 이득을 가질 수 있다. 증폭 회로(100a)는 50GHz의 주파수에서 동작 주파수 범위 내에서의 이득보다 약 0.5~1.7dB가 더 큰 이득을 가질 수 있다. 이것은 능동 소자인 증폭기(120)의 트랜지스터가 상대적으로 낮은 주파수에서 상대적으로 높은 이득을 나타내고 상대적으로 높은 주파수에서 상대적으로 낮은 이득을 나타내기 때문이다. 동작 주파수 범위 밖에서의 입력 신호에 대한 이득은 원치 않은 이득이며, 통신 시스템의 품질 저하 및 필터와 같은 추가적인 회로를 야기할 수 있다. 동작 주파수 범위 밖에서의 입력 신호에 대한 이득을 감쇄시키기 위해 도 2 내지 도 8g에서 전술한 다양한 감쇄 회로들이 사용될 수 있다.
증폭 회로(100b)는 입력 감쇄 회로(116b)와 출력 감쇄 회로(136b)를 포함할 수 있다. 증폭 회로(100b)는 입력 감쇄 회로(116b)와 출력 감쇄 회로(136b)를 이용하여, 증폭 회로(100a) 대비 50GHz의 주파수에서 이득을 약 105dB만큼 감쇄시킬 수 있다. 입력 감쇄 회로(116b)와 출력 감쇄 회로(136b)는 저항들(R1, R2)을 포함하지 않으므로, 동작 주파수 범위 밖에서 입력 신호에 대한 이득이 감쇄되는 정도(약 105dB)가 조정되지 않을 수 있다. 50GHz의 주파수에서 이득이 급격하게 감쇄됨에 따라, 입력 감쇄 회로(116b)와 출력 감쇄 회로(136b)는 동작 주파수 범위 내에서도 이득을 감쇄시킬 수 있다. 증폭 회로(100b)는 증폭 회로(100a) 대비 70GHz의 주파수에서 이득을 약 8.5dB만큼 감쇄시킬 수 있다.
증폭 회로(100c)는 입력 감쇄 회로(116c)와 출력 감쇄 회로(136c)를 포함할 수 있다. 증폭 회로(100c)는 입력 감쇄 회로(116c)와 출력 감쇄 회로(136c)를 이용하여, 증폭 회로(100a) 대비 50GHz의 주파수에서 이득을 약 3dB만큼 감쇄시킬 수 있다. 입력 감쇄 회로(116c)와 출력 감쇄 회로(136c)는 저항들(R1, R2)을 포함하므로, 동작 주파수 범위 밖에서 입력 신호에 대한 이득이 감쇄되는 정도가 조정될 수 있다(즉, 105dB 감쇄에서 3dB 감쇄로 조정됨). 증폭 회로(100c)는 증폭 회로(100a) 대비 70GHz의 주파수에서 이득을 약 2dB만큼 감쇄시킬 수 있으나, 증폭 회로(100c)는 증폭 회로(100a)와 유사하게 동작 주파수 범위 내에서 약 3.5~4.5dB의 이득을 가질 수 있다. 증폭 회로(100c)는 입력 감쇄 회로(116c)와 출력 감쇄 회로(136c)를 이용하여 동작 주파수 범위 밖에서의 이득을 감쇄시키는 정도를 조정할 수 있다. 입력 감쇄 회로(116c)와 출력 감쇄 회로(136c)의 저항들(R1, R2)의 레지스턴스들 중 적어도 하나가 조정됨에 따라, 동작 주파수 범위 내에서의 이득이 감쇄되는 정도는 최소화될 수 있고 그리고 동작 주파수 범위 밖에서의 이득이 동작 주파수 범위 내에서의 이득보다 작게 될 수 있다. 도 9a 및 도 9b에서 도시되지 않은 다른 증폭 회로들(100d~100f)도 증폭 회로(100c)의 전술한 장점들을 가질 수 있다.
도 9a 및 도 9b에서 다양한 수치들이 예시적으로 제시되었으나, 상술한 수치들로 본 발명의 범위가 한정되지 않는다.
도 10은 본 발명의 다른 실시 예에 따른 증폭 회로의 블록도를 예시적으로 도시한다. 증폭 회로(200)는 제 1 내지 제 n 증폭단들(211~21n; n은 2 이상의 자연수)을 포함할 수 있다. 제 1 증폭단(211)은 입력 신호를 수신할 수 있고 그리고 제 n 증폭단(21n)은 증폭된 신호를 출력 신호로서 출력할 수 있다. 도 1 내지 도 9b에서 증폭 회로(100)는 1단으로 설명되었으나, 도 10에서 도시된 바와 같이 증폭 회로(200)는 다단을 포함할 수 있다.
실시 예에 있어서, 제 1 내지 제 n 증폭단들(211~21n)은 각각 도 1 내지 도 9b에서 전술한 입력단(110), 증폭기(120), 및 출력단(130)을 포함할 수 있다. 다른 실시 예에 있어서, 제 1 증폭단(211)은 도 1 내지 도 9b에서 전술한 입력단(110)과 증폭기(120)만을 포함할 수 있다. 제 2 증폭단(212)은 도 1 내지 도 9b에서 전술한 증폭기(120)만을 포함할 수 있다. 제 n 증폭단(21n)은 도 1 내지 도 9b에서 전술한 증폭기(120)와 출력단(130)만을 포함할 수 있다. 제 1 내지 제 n 증폭단들(211~21n) 사이에 정합 회로(도 1 내지 도 9b의 111, 112, 131, 132 참조)가 배치되지 않거나 또는 하나 이상의 정합 회로가 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 증폭 회로가 적용되는 송신기의 블록도를 예시적으로 도시한다. 송신기(1000)는 발진기(1100), 혼합기(mixer; 1200), 필터(1300), 증폭 회로(1400), 및 안테나(1500)를 포함할 수 있다.
발진기(1100)는 주파수 합성을 위한 주파수를 생성하고 주파수를 혼합기(1200)로 제공할 수 있다. 혼합기(1200)는 발진기(1100)로부터 제공된 주파수를 이용하여 IF(Intermediate Frequency) 대역의 송신 신호를 고주파수 대역 또는 RF 대역의 신호로 변환할 수 있다(주파수 상향 변환). 필터(1300)는 혼합기(1200)에 의해 변환된 신호에 대한 필터링 동작을 수행하여, 원하는 주파수 성분만을 통과시킬 수 있다. 증폭 회로(1400)는 구동 증폭기 또는 전력 증폭기로서 필터(1300)를 통과한 신호를 증폭할 수 있다. 예를 들어, 증폭 회로(1400)는 도 1 내지 도 10에서 전술한 증폭 회로(100/200)를 포함할 수 있다. 안테나(1500)는 증폭 회로(1400)로부터 증폭된 신호를 수신하고, 수신된 신호를 전자기파(electromagnetic wave) 신호로 변환하여 출력할 수 있다.
도 12는 본 발명의 실시 예에 따른 증폭 회로가 적용되는 수신기의 블록도를 예시적으로 도시한다. 수신기(2000)는 안테나(2100), 증폭 회로(2200), 필터(2300), 발진기(2400), 및 혼합기(2500)를 포함할 수 있다.
안테나(2100)는 전자기파 신호를 수신하고, 수신된 신호를 전기적인 신호로 변환할 수 있고, 그리고 변환된 신호를 증폭 회로(2200)로 제공할 수 있다. 증폭 회로(2200)는 저잡음 증폭기로서 안테나(2100)로부터 제공된 신호를 증폭할 수 있다. 예를 들어, 증폭 회로(2200)는 도 1 내지 도 10에서 전술한 증폭 회로(100/200)를 포함할 수 있다. 필터(2300)는 증폭 회로(2200)에 의해 증폭된 신호에 대한 필터링 동작을 수행하여 원하는 주파수 성분만을 통과시킬 수 있다. 발진기(2400)는 주파수 합성을 위한 주파수를 생성하고 주파수를 혼합기(2500)로 제공할 수 있다. 혼합기(2500)는 발진기(2400)로부터 제공된 주파수를 이용하여 필터(2300)를 통과한 신호의 주파수 대역을 IF(Intermediate Frequency) 대역으로 변환할 수 있다(주파수 하향 변환). 혼합기(2500)는 변환된 신호를 수신 신호로서 출력할 수 있다.
도 13은 본 발명의 실시 예에 따른 증폭 회로가 적용되는 송수신기의 블록도를 예시적으로 도시한다. 송수신기(3000)는 발진기(3100), 혼합기(3200), 필터(3300), 증폭 회로(3400), 안테나(3500), 증폭 회로(3600), 필터(3700), 혼합기(3800), 및 송수신 전환기(3900)를 포함할 수 있다.
발진기(3100), 혼합기(3200), 필터(3300), 증폭 회로(3400), 및 안테나(3500)는 도 11의 발진기(1100), 혼합기(1200), 필터(1300), 증폭 회로(1400), 및 안테나(1500)와 각각 유사할 수 있다. 안테나(3500), 증폭 회로(3600), 필터(3700), 발진기(3100), 및 혼합기(3800)는 도 12의 안테나(2100), 증폭 회로(2200), 필터(2300), 발진기(2400), 및 혼합기(2500)와 각각 유사할 수 있다. 발진기(3100)는 혼합기(3200)에 의해 사용되는 주파수와 혼합기(3800)에 의해 사용되는 주파수를 각각 생성하거나 양자가 동일한 경우 공통으로 생성할 수 있다. 안테나(3500)는 증폭 회로(3400)에 의해 증폭된 신호를 전자기파 신호로 변환하여 출력하거나, 또는 전자기파 신호를 수신하고 수신된 신호를 증폭 회로(3600)로 제공할 수 있다. 송수신 전환기(3900)는 안테나(3500)에 연결될 수 있고 그리고 발진기(3100), 혼합기(3200), 필터(3300), 및 증폭 회로(3400)를 포함하는 송신기와 증폭 회로(2200), 필터(2300), 발진기(2400), 및 혼합기(2500)를 포함하는 수신기를 분기할 수 있다. 송수신 전환기(3900)는 송신기의 주파수를 통과시키는 필터와 수신기의 주파수를 통과시키는 필터를 포함할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 쉽게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (15)

  1. 입력 신호를 증폭시키기 위한 증폭 회로는:
    상기 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 상기 증폭 회로의 동작 주파수 대역 밖에서 상기 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단;
    상기 입력단으로부터 제공되는 상기 입력 신호를 증폭시키도록 구성되는 트랜지스터; 및
    상기 트랜지스터에 의해 증폭된 신호를 수신하도록 구성되는 출력 정합 회로 및 상기 증폭 회로의 상기 동작 주파수 대역 밖에서 상기 입력 신호에 대한 상기 이득을 감쇄시키도록 구성되는 출력 감쇄 회로를 포함하는 출력단을 포함하고,
    상기 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 상기 입력 정합 회로 및 상기 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 상기 제 1 수동 소자와 상기 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고
    상기 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 상기 제 2 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로.
  2. 제 1 항에 있어서,
    상기 출력 감쇄 회로는 상기 접지 전압에 각각 연결된 제 3 저항 및 제 4 저항, 상기 출력 정합 회로 및 상기 제 4 저항 사이에 연결된 제 3 수동 소자, 그리고 상기 제 3 수동 소자와 상기 제 3 저항 사이에 연결된 제 4 수동 소자를 포함하고, 그리고
    상기 제 3 수동 소자는 상기 인덕터 및 상기 커패시터 중 하나이고 그리고 상기 제 4 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로.
  3. 제 2 항에 있어서,
    서로 직렬로 연결된 상기 제 1 저항과 상기 제 2 수동 소자, 그리고 상기 제 2 저항은 상기 접지 전압과 상기 제 1 수동 소자 사이에서 병렬로 연결되고, 그리고
    서로 직렬로 연결된 상기 제 3 저항과 상기 제 4 수동 소자, 그리고 상기 제 4 저항은 상기 접지 전압과 상기 제 3 수동 소자 사이에서 병렬로 연결되는 증폭 회로.
  4. 제 2 항에 있어서,
    상기 입력 감쇄 회로가 제 1 최소 임피던스를 갖는 제 1 주파수는 상기 제 1 수동 소자, 상기 제 2 수동 소자, 상기 제 1 저항, 및 상기 제 2 저항에 의해 조정되고, 그리고
    상기 출력 감쇄 회로가 제 2 최소 임피던스를 갖는 제 2 주파수는 상기 제 3 수동 소자, 상기 제 4 수동 소자, 상기 제 3 저항, 및 상기 제 4 저항에 의해 조정되는 증폭 회로.
  5. 제 4 항에 있어서,
    상기 입력 감쇄 회로는 상기 제 1 주파수에서 상기 입력 신호에 대한 상기 이득을 최대로 감쇄시키도록 구성되고, 그리고
    상기 출력 감쇄 회로는 상기 제 2 주파수에서 상기 입력 신호에 대한 상기 이득을 최대로 감쇄시키도록 구성되는 증폭 회로.
  6. 제 4 항에 있어서,
    상기 입력 감쇄 회로의 제 1 공진 주파수는 상기 제 1 주파수와 다르고, 그리고
    상기 출력 감쇄 회로의 제 2 공진 주파수는 상기 제 2 주파수와 다른 증폭 회로.
  7. 제 2 항에 있어서,
    상기 입력 정합 회로는 제 1 입력 정합 회로이고,
    상기 출력 정합 회로는 제 1 출력 정합 회로이고,
    상기 입력단은 상기 제 1 입력 정합 회로 및 상기 트랜지스터 사이에 연결된 제 2 입력 정합 회로를 더 포함하고, 그리고
    상기 출력단은 상기 제 1 출력 정합 회로 및 상기 출력 감쇄 회로 모두에 연결된 제 2 출력 정합 회로를 더 포함하는 증폭 회로.
  8. 제 7 항에 있어서,
    상기 입력 감쇄 회로는 상기 제 1 입력 정합 회로와 상기 제 2 입력 정합 회로 모두에 연결된 제 1 노드와 상기 접지 전압 사이에 연결되고, 그리고
    상기 출력 감쇄 회로는 상기 제 1 출력 정합 회로와 상기 제 2 출력 정합 회로 모두에 연결된 제 2 노드와 상기 접지 전압 사이에 연결되는 증폭 회로.
  9. 제 1 항에 있어서,
    상기 트랜지스터는 상기 입력단과 연결된 제 1 단자, 상기 접지 전압과 연결된 제 2 단자, 및 상기 출력단과 연결된 제 3 단자를 포함하는 증폭 회로.
  10. 제 1 항에 있어서,
    상기 입력 정합 회로 및 상기 출력 정합 회로는 마이크로스트립 라인(microstrip line)을 각각 포함하는 증폭 회로.
  11. 입력 신호를 수신하는 제 1 증폭단; 및
    상기 제 1 증폭단과 직렬로 연결된 제 2 증폭단을 포함하되,
    상기 제 1 증폭단은:
    상기 입력 신호를 수신하도록 구성되는 입력 정합 회로 및 상기 증폭 회로의 동작 주파수 대역 밖에서 상기 입력 신호에 대한 이득을 감쇄시키도록 구성되는 입력 감쇄 회로를 포함하는 입력단; 및
    상기 입력단으로부터 제공되는 상기 입력 신호를 증폭시키도록 구성되는 제 1 트랜지스터를 포함하고,
    상기 입력 감쇄 회로는 접지 전압에 각각 연결된 제 1 저항 및 제 2 저항, 상기 입력 정합 회로 및 상기 제 2 저항 사이에 연결된 제 1 수동 소자, 그리고 상기 제 1 수동 소자와 상기 제 1 저항 사이에 연결된 제 2 수동 소자를 포함하고, 그리고
    상기 제 1 수동 소자는 인덕터 및 커패시터 중 하나이고 그리고 상기 제 2 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로.
  12. 제 11 항에 있어서,
    상기 제 2 증폭단은 상기 제 1 증폭단으로부터 제공되는 중간 신호를 증폭시키도록 구성되는 제 2 트랜지스터를 포함하는 증폭 회로.
  13. 제 12 항에 있어서,
    상기 제 2 증폭단과 직렬로 연결된 제 3 증폭단을 더 포함하는 증폭 회로.
  14. 제 12 항에 있어서,
    상기 제 2 증폭단은 상기 제 2 트랜지스터에 의해 증폭된 신호를 수신하도록 구성되는 출력 정합 회로 및 상기 증폭 회로의 상기 동작 주파수 대역 밖에서 상기 입력 신호에 대한 상기 이득을 감쇄시키도록 구성되는 출력 감쇄 회로를 포함하는 출력단을 더 포함하는 증폭 회로.
  15. 제 14 항에 있어서,
    상기 출력 감쇄 회로는 상기 접지 전압에 각각 연결된 제 3 저항 및 제 4 저항, 상기 출력 정합 회로 및 상기 제 4 저항 사이에 연결된 제 3 수동 소자, 그리고 상기 제 3 수동 소자와 상기 제 3 저항 사이에 연결된 제 4 수동 소자를 포함하고, 그리고
    상기 제 3 수동 소자는 상기 인덕터 및 상기 커패시터 중 하나이고 그리고 상기 제 4 수동 소자는 상기 인덕터 및 상기 커패시터 중 다른 하나인 증폭 회로.
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