JP5530265B2 - 電力増幅器 - Google Patents

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Description

本発明は、電力増幅器に関し、特に、高周波用途の電力増幅器に関する。
近年、情報通信技術の発展は目覚しく、通信機器の扱う周波数も日々高い周波数に移行しており、ミリ波帯の周波数まで利用されている。最近まで、高周波半導体といえば、良好な絶縁性を有する化合物半導体が主流であった。
しかし、近年の微細化技術の進歩により、導電性を有するシリコン系基板を用いたトランジスタにおいても、化合物半導体に近い高周波特性が得られるようになってきている。また、シリコン系基板を用いたトランジスタは、化合物半導体よりも安価で作製できることから、今後ますます普及することが予想されている。
高周波フロントエンドとデジタル回路との１チップ化を目指す上で、最も課題となるのはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた電力増幅器の実現である。近年のシリコンの微細化技術の進歩により、高周波特性は改善されているが、ＭＯＳトランジスタのゲート絶縁膜として使用される酸化膜が非常に薄いため耐圧は低い。例えば、化合物半導体の場合では数十Ｖの耐圧があるが、高周波で使用するシリコンのＭＯＳトランジスタでは、最大でも２Ｖ程度の耐圧しか実現されていない。
以上のように、ＭＯＳトランジスタ単体ででは十分な耐圧が実現されないため、高出力を得るためには、複数のトランジスタの出力を合成することが必要である。複数のトランジスタの出力を合成するための方法として、従来から様々な合成器又は電力増幅器が提案されている。例えば、ウィルキンソン型の電力分配合成器、又は、特許文献１に記載の電力増幅器などがある。
特許文献１には、一般に分布定数型アクティブトランスフォーマ（ＤＡＴ）と呼ばれている技術が示されている。図１は、従来の電力増幅器１０の構成を示す図である。
図１に示すように、特許文献１に記載されている電力増幅器１０は、複数のプッシュプル増幅器２１と、複数のスラブインダクタ２２と、金属コイル２３とを備える。複数のプッシュプル増幅器２１は、複数のスラブインダクタ２２のそれぞれによって環状で相互に接続されている。スラブインダクタ２２は、１次巻線として機能し、金属コイル２３は、２次巻線として機能する。
特許文献１に記載されている電力増幅器１０は、入力側の整合をとるために、さらに、スパイラルトランスフォーマバラン３０と、差動ライン４０及び４１と、分配ネットワーク５０とを備えている。分配ネットワーク５０は、プッシュプル増幅器を構成するトランジスタペアのゲートに、スパイラルトランスフォーマバラン３０と、差動ライン４０及び４１を介して入力された平衡入力信号を与える。
特開２０１０−１１４６９号公報
しかしながら、上記特許文献１に記載されている手法では、次のような課題がある。
特許文献１に記載の電力増幅器では、入力側の整合をとるために、上述したように、スパイラルトランスフォーマバランと、差動ラインと、分配ネットワークとを備えている。したがって、プッシュプル増幅器までの線路長が長く、十分な入力パワーが得られず、損失が増加する。また、上記の部品が必要であるため、回路構成が複雑になってしまう。
そこで、本発明は、入力の整合回路における損失の低減、並びに、回路の簡略化及び小型化が可能な電力増幅器を提供することを目的とする。
上記課題を解決するため、本発明に係る電力増幅器は、入力信号を増幅し、増幅した入力信号を出力信号として出力する電力増幅器であって、前記入力信号が入力される１次巻線としての環状の第１金属配線、及び、２次巻線としての、前記第１金属配線の一部に沿った形状の複数の第２金属配線を有し、入力インピーダンスの整合をとるとともに、前記入力信号を複数の分配信号に分配する第１トランスフォーマと、前記複数の分配信号の１つを増幅する１対のトランジスタを、それぞれが備える複数のプッシュプル増幅器と、前記出力信号が出力される２次巻線としての環状の第３金属配線、及び、１次巻線としての、前記第３金属配線の一部に沿った形状の複数の第４金属配線を有し、前記複数のプッシュプル増幅器によって増幅された複数の分配信号を合成することで前記出力信号を出力するとともに、出力インピーダンスの整合をとる第２トランスフォーマとを備え、前記１対のトランジスタの２つの入力端子は、前記第２金属配線を介して互いに接続され、前記１対のトランジスタの２つの出力端子は、前記第４金属配線を介して互いに接続される。
これにより、伝送線路を用いることなく入力インピーダンス及び出力インピーダンスの整合をとることができるので、損失を低減することができる。さらに、伝送線路を用いていないので、回路の簡略化及び小型化を実現することができる。
また、前記複数の第２金属配線の長さの合計は、前記第１金属配線の長さに略等しく、前記複数の第４金属配線の長さの合計は、前記第３金属配線の長さに略等しくてもよい。
これにより、金属配線間の磁界結合を有効に利用することができるので、第１トランスフォーマでは損失を最小限に抑えつつ入力信号を分配することができ、第２トランスフォーマでは損失を最小限に抑えつつ複数の分配信号を合成することができる。したがって、電力の損失を低減することができる。
また、前記第２金属配線の中点は、前記１対のトランジスタに第１バイアス電圧を供給するための第１電源に接続され、前記第４金属配線の中点は、前記１対のトランジスタに第２バイアス電圧を供給するための第２電源に接続されてもよい。
これにより、金属配線の中点をバイアス供給点と利用することで、回路の安定性を向上させることができる。
また、前記第１金属配線は、環状の前記第３金属配線の内側に配置されていてもよい。
これにより、環状の第３金属配線の内側の領域、すなわち、第３金属配線で囲まれた領域を利用して第１金属配線を配置するので、無駄な領域を削減することができ、小型化を実現することができる。
また、前記複数のプッシュプル増幅器のそれぞれは、前記第１金属配線と前記第３金属配線との間に配置されていてもよい。
これにより、第１金属配線と第３金属配線との間の領域を有効に利用するので、小型化を実現することができる。
また、前記第１金属配線と前記第２金属配線とは、同一の金属配線層に形成され、前記第３金属配線と前記第４金属配線とは、同一の金属配線層に形成されてもよい。
これにより、配線間距離を自由に設定することができるので、磁界の結合係数ｋを自由に設定することができる。
また、前記第１金属配線は、前記第２金属配線と異なる金属配線層に形成され、前記第３金属配線は、前記第４金属配線と異なる金属配線層に形成されてもよい。
これにより、配線層の膜厚を変更することで配線間距離を変更することができるので、磁界の結合係数ｋを自由に設定することができる。
また、前記電力増幅器は、前記第１トランスフォーマ及び前記第２トランスフォーマの少なくとも一方と、前記半導体基板との間に形成された１０μｍ以上の厚さの誘電体層を備えてもよい。
これにより、厚い誘電体層上に形成される配線層を用いてトランスフォーマを構成することで、導電性の半導体基板の影響を抑制することができ、導体損を低減することができる。
例えば、前記誘電体層は、ベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレン又はポリフェニレンオキシドを含んでもよい。
また、前記誘電体層は、第１の材料からなる粒子が第２の材料中に分散されてなるナノコンポジット膜を含んでもよい。
これにより、比透磁率又は比誘電率の高い誘電体層を実現できる。また、誘電率及び透磁率を選択することができるので、設計の自由度を高めることもできる。
また、前記電力増幅器は、前記第１トランスフォーマ及び前記第２トランスフォーマの少なくとも一方を、バランを用いて構成されていてもよい。
これにより、バランを用いた場合、電界結合は比誘電率が大きくなるほど単位長さあたりの電界が強まるため、電力増幅器の小型化が可能となる。
本発明に係る電力増幅器によれば、入力の整合回路における損失を低減することができるだけでなく、回路の簡略化及び小型化が可能となる。
従来の電力増幅器の構成を示す図である。 本発明の実施の形態１に係る電力増幅器の回路構成の一例を示す図である。 本発明の実施の形態１に係る電力増幅器の構造の一例を示す模式図である。 本発明の実施の形態１に係る電力増幅器の断面構造の一例を示す図である。 本発明の実施の形態１に係るプッシュプル増幅器の回路構成の一例を示す図である。 本発明の実施の形態１に係る電力増幅器と従来技術との損失特性の比較図である。 本発明の実施の形態２に係る電力増幅器の構造の一例を示す模式図である。 本発明の実施の形態２に係る電力増幅器の断面構造の一例を示す図である。 本発明の実施の形態３に係る電力増幅器の構造の一例を示す模式図である。 本発明の実施の形態３に係る電力増幅器の断面構造の一例を示す図である。 本発明の実施の形態３に係る厚膜再配線プロセス構造の断面図である。 本発明の実施の形態４に係る電力増幅器の構造の一例を示す模式図である。 本発明の実施の形態４に係る電力増幅器の断面構造の一例を示す図である。 本発明の実施の形態の変形例に係る電力増幅器の回路構成の一例を示す図である。 本発明の実施の形態の変形例に係る電力増幅器の回路構成の一例を示す図である。 本発明の実施の形態の変形例に係るバランの構造の一例を示す図である。 本発明の実施の形態の変形例に係るバランの断面構造の一例を示す図である。 本発明の実施の形態の変形例に係るバランの断面構造の一例を示す図である。 本発明の実施の形態の変形例に係るバランの断面構造の一例を示す図である。 本発明の実施の形態の変形例に係るバランの断面構造の一例を示す図である。 本発明の実施の形態の変形例に係るバランを用いた電力分配合成器の一例を示す図である。
（実施の形態１）
以下、本発明の実施の形態１に係る電力増幅器について、図面を参照して説明する。
本実施の形態に係る電力増幅器は、電力を増幅する複数のプッシュプル増幅器と、入力信号を複数のプッシュプル増幅器に分配し、かつ、入力側の整合回路としても働く差動トランスフォーマ回路と、複数のプッシュプル増幅器からの出力を合成し、かつ、出力側の整合回路としても働く差動トランスフォーマ回路とを備えることを特徴とする。また、入力側の差動トランスフォーマ回路は、出力側の差動トランスフォーマ回路の内側に配置されている。
図２は、本発明の実施の形態１に係る電力増幅器１００の回路構成の一例を示す図である。また、図３Ａは、本発明の実施の形態１に係る電力増幅器１００の構造の一例を示す模式図である。図３Ｂは、図３Ａに示す破線ａ−ａ間の断面構造を示す図である。
本発明の実施の形態１に係る電力増幅器１００は、入力信号を増幅し、増幅した入力信号を出力信号として出力する電力増幅器の一例である。図２に示すように、電力増幅器１００は、複数のプッシュプル増幅器１１０と、入力側トランスフォーマ１２０と、出力側トランスフォーマ１３０とを備える。
また、複数のプッシュプル増幅器１１０と、入力側トランスフォーマ１２０と、出力側トランスフォーマ１３０は、基板上に形成されている。なお、図２及び図３Ａに示すように、本実施の形態では、電力増幅器１００は、４つのプッシュプル増幅器１１０を備える。
プッシュプル増幅器１１０は、図２に示すように、入力された信号を増幅する２つのトランジスタ１１１を含む１対のトランジスタを備える。プッシュプル増幅器１１０の構成については、後で説明する。
なお、図３Ａに示すように、プッシュプル増幅器１１０は、入力側トランスフォーマ１２０と出力側トランスフォーマ１３０との間に配置される。具体的には、プッシュプル増幅器１１０は、入力側トランスフォーマ１２０の外側、かつ、出力側トランスフォーマ１３０の内側に配置される。
入力側トランスフォーマ１２０は、第１トランスフォーマの一例であり、環状１次コイル１２１と、複数の直線２次コイル１２２とを有し、入力インピーダンスの整合をとるとともに、入力信号を複数の分配信号に分配する。複数の分配信号は、複数のプッシュプル増幅器１１０に出力される。入力側トランスフォーマ１２０は、入力信号を差動信号として複数のプッシュプル増幅器１１０へ分配する差動分配トランスフォーマの一例である。
環状１次コイル１２１は、１次巻線としての環状の第１金属配線から構成される第１環状コイルの一例であり、入力信号が入力される。具体的には、図３Ａに示すように、環状１次コイル１２１は、一端から入力信号が入力され、他端は、接地されている。ここでは例として、一端から入力信号が入力されて、他端は、接地されているが、環状１次コイル１２１の両端から差動入力信号を入力しても構わない。
直線２次コイル１２２は、２次巻線としての直線状の第２金属配線である第１直線コイルの一例であり、プッシュプル増幅器１１０に接続される。また、直線２次コイル１２２と環状１次コイル１２１とは、互いに近接しており、磁界結合する。この磁界結合により、入力側トランスフォーマ１２０は、環状１次コイル１２１に入力された入力信号を、複数の分配信号に分配し、プッシュプル増幅器１１０に出力する。
本発明の実施の形態１では、縦方向の磁界結合を利用するため、図３Ｂに示すように、第１金属配線は、第２金属配線と異なる金属配線層に形成される。すなわち、環状１次コイル１２１と複数の直線２次コイル１２２とは、互いに異なる金属配線層に形成される。
なお、複数の第２金属配線の長さの合計は、第１金属配線の長さに略等しい。言い換えると、複数の直線２次コイル１２２の長さの合計は、環状１次コイル１２１の長さに略等しい。なお、略等しいとは、厳密に等しい場合はもちろん、実質的に等しいとみなせる場合も含む。例えば、ＡとＢとが実質的に等しいとは、ＡがＢの７０〜１３０％であることを意味してもよい。より好ましくは、ＡとＢとが実質的に等しいとは、ＡがＢの９０〜１１０％であることを意味してもよい。
例えば、入力側トランスフォーマ１２０は、いわゆる半導体プロセスの一般的な工程に従って形成される配線層である金属配線層に形成される。本実施の形態における入力側トランスフォーマ１２０は、環状１次コイル１２１と直線２次コイル１２２とは、縦方向にスタックされている構造を用いる。つまり、環状１次コイル１２１は、直線２次コイル１２２と異なる金属配線層に形成される。これにより、高い結合係数ｋを得ることができ、トランスフォーマによる結合損失を抑えることが可能である。
一例として、環状１次コイル１２１は、用いる製造プロセスにおける最上層の金属配線層に形成される。今回用いたプロセスにおいては、１．５μｍの厚さであり、基板から５．０μｍ程度の距離にある。直線２次コイル１２２は、最上層から一層下層の金属配線層に形成され、配線厚は０．５μｍである。また、直線２次コイル１２２が形成される金属配線層と、環状１次コイル１２１が形成される最上層の金属配線層との配線間隔は、０．５μｍである。また、Ｓｉ半導体基板１０００は、１０Ω・ｃｍの抵抗率を有する。
なお、配線膜厚は、上記例に限らず、例えば、環状１次コイル１２１の膜厚は０．１〜１０μｍでもよい。直線２次コイル１２２の膜厚は、０．１〜１０μｍでもよい。また、環状１次コイル１２１と直線２次コイル１２２との配線間隔は、０．１〜１０μｍでもよい。
また、入力側トランスフォーマ１２０では、環状１次コイル１２１の長さに対し、直線２次コイル１２２の長さが略１／４となるように形成される。これは、入力信号の電力損失を低減するためである。
出力側トランスフォーマ１３０は、第２トランスフォーマの一例であり、環状２次コイル１３１と、複数の直線１次コイル１３２とを有し、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで出力信号を出力するとともに、出力インピーダンスの整合をとる。出力側トランスフォーマ１３０は、複数のプッシュプル増幅器１１０によって増幅された差動信号である分配信号を合成する差動合成トランスフォーマの一例である。
環状２次コイル１３１は、２次巻線としての環状の第３金属配線である第２環状コイルの一例であり、出力信号が出力される。具体的には、図３Ａに示すように、環状２次コイル１３１は、一端から出力信号が出力される。本実施の形態では他端は、接地されているが差動出力であっても構わない。
直線１次コイル１３２は、１次巻線としての直線状の第４金属配線である第２直線コイルの一例であり、プッシュプル増幅器１１０に接続される。また、直線１次コイル１３２と環状２次コイル１３１とは、互いに近接しており、磁界結合する。この磁界結合により、出力側トランスフォーマ１３０は、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで、環状２次コイル１３１から出力する。
本発明の実施の形態１では、縦方向の磁界結合を利用するため、図３Ｂに示すように、第３金属配線は、第４金属配線とは異なる金属配線層に形成される。すなわち、環状２次コイル１３１と複数の直線１次コイル１３２とは、互いに異なる金属配線層に形成される。
なお、複数の第４金属配線の長さの合計は、第３金属配線の長さに略等しい。言い換えると、複数の直線１次コイル１３２の長さの合計は、環状２次コイル１３１の長さに略等しい。
出力側トランスフォーマ１３０も、入力側トランスフォーマ１２０と、同様の工程を経て形成される。つまり、半導体プロセスの一般的な工程に従って形成される配線層である金属配線層に形成される。
入力側トランスフォーマ１２０同様に、本実施の形態における出力側トランスフォーマ１３０では、直線１次コイル１３２と環状２次コイル１３１とは、縦方向にスタックされている構造を用いる。つまり、環状２次コイル１３１は、直線１次コイル１３２と異なる金属配線層に形成される。
入力側トランスフォーマ１２０では、環状１次コイル１２１の長さに対し、直線２次コイル１２２の長さが略１／４に形成しているのに対して、出力側トランスフォーマ１３０では、逆に直線１次コイル１３２の長さに対し、環状２次コイル１３１の長さが略４倍に形成される。これは、入力側トランスフォーマ１２０では入力信号を分配するのに対し、出力側トランスフォーマ１３０では、複数のプッシュプル増幅器１１０によって増幅された信号を合成するためである。
直線１次コイル１３２は、用いる製造プロセスの最上層から一層下層の金属配線層に形成される。今回用いたプロセスにおいては、配線厚は０．５μｍ、最上層の金属配線層との配線間隔は０．５μｍである。環状２次コイル１３１は、最上層の金属配線層に形成される。今回用いたプロセスにおいては、配線厚は１．５μｍの厚さであり、基板から５．０μｍ程度の距離にある。また、基板は、１０Ω・ｃｍの抵抗率を有する。
なお、配線膜厚は、上記例に限らず、例えば、環状２次コイル１３１の膜厚は０．１〜５μｍでもよい。直線１次コイル１３２の膜厚は、０．１〜５μｍでもよい。また、環状２次コイル１３１と直線１次コイル１３２との配線間隔は、０．１〜１０μｍでもよい。
入力側トランスフォーマ１２０とは使用する金属配線層が、１次コイルと２次コイルとで反対になっている。これは、それぞれ長さの長いコイル（環状１次コイル１２１及び環状２次コイル１３１）に対して最上層の金属配線層を使用しているからである。これにより、配線損失を最低限に抑制することが可能である。
なお、図３Ａに示すように、入力側トランスフォーマ１２０の環状１次コイル１２１は、出力側トランスフォーマ１３０の環状２次コイル１３１の内側に配置されている。言い換えると、環状１次コイル１２１を構成する第１金属配線は、環状２次コイル１３１を構成する第３金属配線の内側に配置されている。具体的には、図３Ａのように、本実施の形態に係る電力増幅器１００を上方から見た場合の平面において、環状の第１金属配線は、環状の第３金属配線の内側に配置されている。
つまり、入力側トランスフォーマ１２０は、出力側トランスフォーマ１３０の内側に配置するため、出力側トランスフォーマ１３０と比較し、小型に設計する必要がある。
トランスフォーマの特性は、結合係数ｋとコイル長Ｌとによって決定される。具体的には、縦型にスタックされたトランスフォーマの場合、内径、配線幅、配線間膜厚によって決定される。これは、各半導体プロセスにより異なるため３次元電磁界解析ツールを用いて計算することにより算出する。
ここで、プッシュプル増幅器１１０の詳細な構成について、図４を用いて説明する。図４は、本発明の実施の形態１に係るプッシュプル増幅器１１０の回路構成の一例を示す図である。
プッシュプル増幅器１１０は、２つのトランジスタ１１１を含む１対のトランジスタを備える。また、プッシュプル増幅器１１０は、１対のトランジスタの２つの入力端子である、正極及び負極の２つの入力端子を有する入力部と、１対のトランジスタの２つの出力端子である、正極及び負極の２つの出力端子を有する出力部とを備える回路である。
２つの入力端子は、直線２次コイル１２２を構成する第２金属配線を介して互いに接続されている。すなわち、図４に示すように、２つの入力端子は、直線２次コイル１２２の両端に接続されている。プッシュプル増幅器１１０の特徴は、１対のトランジスタの入力部には、振幅が等しく位相が互いに逆位相である信号が入力されてトランジスタ駆動されることである。
また、２つの出力端子は、直線１次コイル１３２を構成する第４金属配線を介して互いに接続されている。すなわち、図４に示すように、２つの出力端子は、直線１次コイル１３２の両端に接続されている。
プッシュプル増幅器１１０は、図４に示すように差動回路で構成される。これにより、１対となるトランジスタの２つの入力端子又は２つの出力端子を接続する金属配線の中点を電源に接続することで、ＤＣバイアスを供給するポイントとして、金属配線の中点を使用することができる。ＤＣバイアス供給点は、仮想ａｃ接地となり、回路の安定性を向上させることが可能である。
具体的には、入力側トランスフォーマ１２０の直線２次コイル１２２の両端をそれぞれトランジスタのゲート（２つの入力端子）へ接続する。さらに、直線２次コイル１２２を構成する第２金属配線の中点は、１対のトランジスタにゲートバイアス電圧を供給するための第１電源（ＶＤＤ１）に接続される。言い換えると、ゲートバイアスは、直線２次コイル１２２の長さの中点から供給する。
また、１対のトランジスタの各ドレイン端子（２つの出力端子）を出力側トランスフォーマ１３０の直線１次コイル１３２の両端へ接続する。さらに、直線１次コイル１３２を構成する第４金属配線の中点は、１対のトランジスタにドレインバイアス電圧を供給するための第２電源（ＶＤＤ２）に接続される。言い換えると、ドレインバイアスは、ゲートバイアスと同様の手法で、直線１次コイル１３２の中点から供給する。
また、図３Ａに示すように、複数のプッシュプル増幅器１１０は、環状１次コイル１２１を構成する第１金属配線と、環状２次コイル１３１を構成する第３金属配線との間に配置されている。これにより、さらなる小型化が実現できる。
以下、従来のウィルキンソン型電力分配合成器と、特許文献１に記載の従来技術とに対する、本実施の形態に係る電力増幅器１００の優位性について、図５を用いて説明する。図５は、本発明の実施の形態１に係る電力増幅器と従来技術との損失特性の比較図である。
６０ＧＨｚの周波数において１０Ω・ｃｍの抵抗率のＳｉ半導体基板を用いて電力増幅器を形成した場合、本願を用いた場合は、ウィルキンソン型電力分配合成器より８０％、特許文献１に記載の従来技術より２５％の損失を低減することが可能になる。また、回路サイズもウィルキンソン型電力分配合成器より９０％程度、特許文献１に記載の従来技術より３５％程度の小型化が可能であり、大幅な改善が見込まれる。
以上のように、実施の形態１に係る電力増幅器１００は、複数のプッシュプル増幅器１１０と、入力側トランスフォーマ１２０と、出力側トランスフォーマ１３０とを備える。入力側トランスフォーマ１２０は、１次側の環状コイルと２次側の複数の直線コイルを有し、入力インピーダンスの整合をとるとともに、入力信号を複数の分配信号に分配する。出力側トランスフォーマ１３０は、１次側の複数の直線コイルと２次側の環状コイルを有し、複数の分配信号を合成するとともに、出力インピーダンスの整合をとる。複数のプッシュプル増幅器１１０はそれぞれ、１対のトランジスタを備え、１対のトランジスタの２つの入力端子は、第２金属配線を介して互いに接続され、２つの出力端子は、第４金属配線を介して互いに接続される。
これにより、環状コイルと複数の直線コイルとから構成されるトランスフォーマがインピーダンスの整合と、信号の分配又は合成とを行うので、入力の整合回路における損失の低減、並びに、回路の簡略化及び小型化を実現することができる。
例えば、入力インピーダンス及び出力インピーダンスの整合をとるのに伝送線路を用いた場合は、特に、シリコンを用いたＣＭＯＳ回路では、基板への電界の回りこみのため伝送線路での損失が大きい。これに対して、本発明の実施の形態１に係る電力増幅器は、差動分配トランスフォーマである第１トランスフォーマを入力インピーダンスの整合に利用し、差動分配トランスフォーマである第２トランスフォーマを出力インピーダンスの整合に利用するので、伝送線路を用いる必要がなく、損失を低減することができる。
また、本発明の実施の形態１に係る電力増幅器では、入力側である環状の第１トランスフォーマを、出力側である環状の第２トランスフォーマの内側に配置している。つまり、第１トランスフォーマと第２トランスフォーマとは、二重環構造を構成する。したがって、第２トランスフォーマの内側の領域を効果的に利用するので、電力増幅器を小型化することができる。
（実施の形態２）
本発明の実施の形態１では、入力側トランスフォーマ１２０及び出力側トランスフォーマ１３０は、縦方向の磁界結合を利用したトランスフォーマについて説明した。これに対して、本発明の実施の形態２に係る電力増幅器が備える入力トランスフォーマ、及び、出力トランスフォーマは、ＣＰＷ（ｃｏｐｌａｎａｒ ｗａｖｅｇｕｉｄｅ）タイプの線路間隔の横方向の磁界結合を利用したトランスフォーマである。
図６Ａは、本発明の実施の形態２に係る電力増幅器２００の構造の一例を示す模式図である。図６Ｂは、図６Ａに示す破線ｂ−ｂ間の断面構造を示す図である。
図６Ａに示すように、電力増幅器２００は、複数のプッシュプル増幅器１１０と、入力側トランスフォーマ２２０と、出力側トランスフォーマ２３０とを備える。なお、実施の形態１に係る電力増幅器１００と同じ構成については、同じ符号を付し、以下では説明を省略する。
入力側トランスフォーマ２２０は、第１トランスフォーマの一例であり、環状１次コイル２２１と、複数の直線２次コイル２２２とを有し、入力インピーダンスの整合をとるとともに、入力信号を複数の分配信号に分配する。複数の分配信号は、複数のプッシュプル増幅器１１０に出力される。入力側トランスフォーマ２２０は、入力信号を差動信号として複数のプッシュプル増幅器１１０へ分配する差動分配トランスフォーマの一例である。
環状１次コイル２２１は、１次巻線としての環状の第１金属配線から構成される第１環状コイルの一例であり、入力信号が入力される。具体的には、図６Ａに示すように、環状１次コイル２２１は、一端から入力信号が入力され、他端は、接地されている。ここでは例として、一端から入力信号が入力されて、他端は、接地されているが、環状１次コイル２２１の両端から差動入力信号を入力しても構わない。
直線２次コイル２２２は、２次巻線としての直線状の第２金属配線である第１直線コイルの一例であり、プッシュプル増幅器１１０に接続される。また、直線２次コイル２２２と環状１次コイル２２１とは、互いに近接しており、磁界結合する。この磁界結合により、入力側トランスフォーマ２２０は、環状１次コイル２２１に入力された入力信号を、複数の分配信号に分配し、プッシュプル増幅器１１０に出力する。
本発明の実施の形態２では、横方向の磁界結合を利用するため、図６Ｂに示すように、第１金属配線と第２金属配線とは、同一の金属配線層に形成される。すなわち、環状１次コイル２２１と複数の直線２次コイル２２２とは、同一の金属配線層に形成される。
なお、複数の第２金属配線の長さの合計は、第１金属配線の長さに略等しい。言い換えると、複数の直線２次コイル２２２の長さの合計は、環状１次コイル２２１の長さに略等しい。
例えば、環状１次コイル２２１は、用いる製造プロセスにおける最上層の金属配線層に形成される。今回用いたプロセスにおいては、１．５μｍの厚さであり、Ｓｉ半導体基板１０００から５．０μｍ程度の距離にある。直線２次コイル２２２も同様に最上層の金属配線層に形成される。また、Ｓｉ半導体基板１０００は、１０Ω・ｃｍの抵抗率を有する。
なお、配線膜厚は、上記例に限らず、例えば、環状１次コイル２２１及び直線２次コイル２２２の膜厚は０．１〜１０μｍでもよい。また、環状１次コイル２２１と直線２次コイル２２２との配線間隔は、０．１〜１０μｍでもよい。
また、入力側トランスフォーマ２２０では、環状１次コイル２２１の長さに対し、直線２次コイル２２２の長さが略１／４となるように形成される。これは、入力信号の電力損失を低減するためである。
この構成により、環状１次コイル２２１及び直線２次コイル２２２ともに同一の金属配線層（ここでは、最上層の金属配線層）に形成されるので、トランスフォーマの配線損失を低減することができる。
出力側トランスフォーマ２３０は、第２トランスフォーマの一例であり、環状２次コイル２３１と、複数の直線１次コイル２３２とを有し、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで出力信号を出力するとともに、出力インピーダンスの整合をとる。出力側トランスフォーマ２３０は、複数のプッシュプル増幅器１１０によって増幅された差動信号である分配信号を合成する差動合成トランスフォーマの一例である。
環状２次コイル２３１は、２次巻線としての環状の第３金属配線である第２環状コイルの一例であり、出力信号が出力される。具体的には、図６Ａに示すように、環状２次コイル２３１は、一端から出力信号が出力される。本実施の形態では他端は、接地されているが差動出力であっても構わない。
直線１次コイル２３２は、１次巻線としての直線状の第４金属配線である第２直線コイルの一例であり、プッシュプル増幅器１１０に接続される。また、直線１次コイル２３２と環状２次コイル２３１とは、互いに近接しており、磁界結合する。この磁界結合により、出力側トランスフォーマ２３０は、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで、環状２次コイル２３１から出力する。
本発明の実施の形態１では、横方向の磁界結合を利用するため、図６Ｂに示すように、第３金属配線と第４金属配線とは、同一の金属配線層に形成される。すなわち、環状２次コイル２３１と複数の直線１次コイル２３２とは、同一の金属配線層に形成される。
なお、複数の第４金属配線の長さの合計は、第３金属配線の長さに略等しい。言い換えると、複数の直線１次コイル２３２の長さの合計は、環状２次コイル２３１の長さに略等しい。
出力側トランスフォーマ２３０も、入力側トランスフォーマ２２０と、同様の工程を経て形成される。つまり、半導体プロセスの一般的な工程に従って形成される配線層である金属配線層に形成される。
入力側トランスフォーマ２２０と同様に、出力側トランスフォーマ２３０では、直線１次コイル１３２と環状２次コイル１３１とは、横方向の磁界結合を利用するＣＰＷタイプの線路を用いる。
また、入力側トランスフォーマ２２０では、環状１次コイル２２１の長さに対し、直線２次コイル２２２の長さが略１／４に形成しているのに対して、出力側トランスフォーマ２３０では、逆に直線１次コイル２３２の長さに対し、環状２次コイル２３１の長さが略４倍に形成される。これは、入力側トランスフォーマ２２０では入力信号を分配するのに対し、出力側トランスフォーマ２３０では、複数のプッシュプル増幅器１１０によって増幅された信号を合成するためである。
直線１次コイル２３２は、用いる製造プロセスの最上層の金属配線層に形成される。環状２次コイル２３１も最上層の金属配線層に形成される。今回用いたプロセスにおいては、配線厚は１．５μｍの厚さであり、Ｓｉ半導体基板１０００から５．０μｍ程度の距離にある。Ｓｉ半導体基板１０００は、１０Ω・ｃｍの抵抗率を有する。
なお、配線膜厚は、上記例に限らず、例えば、環状２次コイル２３１及び直線１次コイル２３２の膜厚は０．１〜１０μｍでもよい。また、環状２次コイル２３１と直線１次コイル２３２との配線間隔は、０．１〜１０μｍでもよい。
この構成により、直線１次コイル２３２及び環状２次コイル２３１ともに、同一の金属配線層（ここでは、最上層の金属配線層）に形成することができ、トランスフォーマの配線損失を低減することができる。
なお、本発明の実施の形態２に係る電力増幅器２００は、図２に示す実施の形態１に係る電力増幅器１００と同じ回路構成であるので、以下では説明を省略する。図２に示す回路構成図において、入力側トランスフォーマ１２０、環状１次コイル１２１、複数の直線２次コイル１２２、出力側トランスフォーマ１３０、環状２次コイル１３１、複数の直線１次コイル１３２はそれぞれ、入力側トランスフォーマ２２０、環状１次コイル２２１、複数の直線２次コイル２２２、出力側トランスフォーマ２３０、環状２次コイル２３１、複数の直線１次コイル２３２に相当する。
以上のように、本発明の実施の形態２に係る電力増幅器２００が備える入力側トランスフォーマ２２０では、環状１次コイル２２１と直線２次コイル２２２とは、横方向の磁界結合を利用する。出力側トランスフォーマ２３０でも同様に、環状２次コイル２３１と直線１次コイル２３２とは、横方向の磁界結合を利用する。
なお、トランスフォーマの特性は、結合係数ｋとコイル長Ｌとによって決定される。縦型にスタックされたトランスフォーマの場合、内径、配線幅、配線間膜厚によって、その特性が決定されるが、配線間膜厚は、一般的に製造プロセスが決定するとそのプロセス内では変更することができない。したがって、縦型にスタックされたトランスフォーマの場合は、配線間膜厚のパラメータを十分に自由に設定することはできるとはいえない。
これに対し、本発明の実施の形態２に係る電力増幅器では、横方向の磁界結合を利用するＣＰＷタイプの線路を用いるので、配線間距離を自由に設定することができる。したがって、縦型にスタックした配線を利用する実施の形態１に係る電力増幅器においても結合係数ｋの自由度を高く設計することができるが、さらに、結合係数ｋの自由度を高く設計することができる。
（実施の形態３）
本発明の実施の形態１及び実施の形態２では、シリコンプロセスで一般的に使用されている金属配線、いわゆる内層配線を使用して形成する縦型、及び、横型の磁界結合を利用したトランスフォーマについて説明した。これに対して、本発明の実施の形態３に係る電力増幅器が備える入力トランスフォーマ、及び、出力トランスフォーマは、厚膜再配線プロセスを用いた伝送線路の磁界結合を利用したトランスフォーマである。
図７Ａは、本発明の実施の形態３に係る電力増幅器３００の構造の一例を示す模式図である。図７Ｂは、図７Ａに示す破線ｃ−ｃ間の断面構造を示したものである。図７Ａに示すように、電力増幅器３００は、複数のプッシュプル増幅器１１０と、入力側トランスフォーマ３２０と、出力側トランスフォーマ３３０とを備える。なお、実施の形態１に係る電力増幅器１００と同じ構成については、同じ符号を付し、以下では説明を省略する。
入力側トランスフォーマ３２０は、第１トランスフォーマの一例であり、環状１次コイル３２１と、複数の直線２次コイル３２２とを有し、入力インピーダンスの整合をとるとともに、入力信号を複数の分配信号に分配する。複数の分配信号は、複数のプッシュプル増幅器１１０に出力される。入力側トランスフォーマ３２０は、入力信号を差動信号として複数のプッシュプル増幅器１１０へ分配する差動分配トランスフォーマの一例である。
環状１次コイル３２１は、１次巻線としての環状の第１金属配線から構成される第１環状コイルの一例であり、入力信号が入力される。具体的には、図７Ａに示すように、環状１次コイル３２１は、一端から入力信号が入力され、他端は、接地されている。ここでは例として一端から入力信号が入力されて、他端は、接地されているが、環状１次コイル３２１の両端から差動入力信号を入力しても構わない。
直線２次コイル３２２は、２次巻線としての直線状の第２金属配線である第１直線コイルの一例であり、プッシュプル増幅器１１０に接続される。また、直線２次コイル３２２と環状１次コイル３２１とは、互いに近接しており、磁界結合する。この磁界結合により、入力側トランスフォーマ３２０は、環状１次コイル３２１に入力された入力信号を、複数の分配信号に分配し、プッシュプル増幅器１１０に出力する。
本発明の実施の形態３では、縦方向の磁界結合を利用するため、第１金属配線と第２金属配線とは、互いに違う金属配線層に形成される。すなわち、環状１次コイル３２１と複数の直線２次コイル３２２とは、互いに違う金属配線層に形成される。
なお、複数の第２金属配線の長さの合計は、第１金属配線の長さに略等しい。言い換えると、複数の直線２次コイル３２２の長さの合計は、環状１次コイル３２１の長さに略等しい。
入力側トランスフォーマ３２０は、厚膜再配線プロセスとよばれるプロセスで形成される。
厚膜再配線プロセスは、Ｓｉ内層プロセス上に、厚い誘電体層と配線層とを新たに追加するプロセスである。１０μｍ以上の厚い誘電体層上に形成される配線層を用いて、伝送線路又は受動素子を構成することで、導電性Ｓｉ基板の影響を抑制することができ、導体損を低減することもできる。誘電体としてはベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレン又はポリフェニレンオキシド等が用いられる。本実施の形態では、一例として、ベンゾシクロブテン（ＢＣＢ）を用いる。
厚膜再配線プロセスで形成された配線構造の一例を図８に示す。図８に示す配線構造は、Ｓｉ半導体基板１０００と、Ｓｉ内層プロセス内誘電体層１１００と、Ｓｉ内層プロセス内配線層１２００と、Ｓｉ内層プロセス内パッシベーション膜１３００と、厚膜再配線プロセス誘電体層１６００ａ及び１６００ｂと、厚膜再配線プロセス下層配線層１７００ａと、厚膜再配線プロセス上層配線層１７００ｂと、厚膜再配線プロセス最上層配線層１７００ｃとを備える。
厚膜再配線プロセス最上層配線層１７００ｃは、形成する回路の略全面を覆うサイズに形成し、グランド層として働くように構成する。また、厚膜再配線プロセス最上層配線層１７００ｃをグランド層にせず、ＣＰＷのように、厚膜再配線プロセス下層配線層１７００ａ及び厚膜再配線プロセス上層配線層１７００ｂの結合線路の両側をグランド層にしても構わない。
入力側トランスフォーマ３２０は、実施の形態１で示した入力側トランスフォーマ１２０及び出力側トランスフォーマ１３０と同様に縦方向の磁界結合を利用することができる。具体的には、入力側トランスフォーマ３２０は、厚膜再配線プロセス下層配線層１７００ａと厚膜再配線プロセス上層配線層１７００ｂとを用いて形成する。すなわち、図７Ｂに示すように、環状１次コイル３２１と複数の直線２次コイル３２２とは、互いに異なる金属配線層に形成される。
直線２次コイル３２２は、厚膜再配線プロセス下層配線層１７００ａの金属配線層に形成される。今回用いた厚膜再配線プロセスにおいては、一例として、厚膜再配線プロセス配線層厚は５μｍ、厚膜再配線プロセス下層配線層１７００ａと厚膜再配線プロセス上層配線層１７００ｂとの間の層間膜厚は５μｍである。
環状１次コイル３２１は、厚膜再配線プロセス上層配線層１７００ｂの金属配線層に形成される。今回用いたプロセスにおいては、配線厚は５μｍの厚さであり、厚膜再配線プロセス下層配線層１７００ａは、シリコン基板から２０μｍ程度の距離にある。また、基板は、１０Ω・ｃｍの抵抗率を有する。
なお、配線膜厚は、上記例に限らず、例えば、環状１次コイル３２１及び直線２次コイル３２２の膜厚は０．１〜５０μｍでもよい。また、環状１次コイル３２１と直線２次コイル３２２との配線層間膜厚は、０．１〜２０μｍでもよい。
また同様に、入力側トランスフォーマ３２０は、実施の形態２で示した入力側トランスフォーマ２２０及び出力側トランスフォーマ２３０と同様に横方向の磁界結合を利用しても構わない。具体的には、入力側トランスフォーマ３２０が備える環状１次コイル３２１と複数の直線２次コイル３２２とは、厚膜再配線プロセス下層配線層１７００ａと厚膜再配線プロセス上層配線層１７００ｂとのどちらかのみを使用し、同一の金属配線層に形成される。すなわち、環状１次コイル３２１と複数の直線２次コイル３２２とは、同一の金属配線層に形成される。
例えば、環状１次コイル３２１は、厚膜再配線プロセス下層配線層１７００ａの金属配線層に形成される。今回用いた厚膜再配線プロセスにおいては、厚膜再配線プロセス配線層厚は５μｍの厚さであり、基板から１５μｍ程度の距離にある。直線２次コイル３２２も同様に、厚膜再配線プロセス下層配線層１７００ａの金属配線層に形成される。ここでは一例として、厚膜再配線プロセス下層配線層１７００ａで示したが、厚膜再配線プロセス上層配線層１７００ｂで形成しても構わない。
なお、配線膜厚は、上記例に限らず、例えば、環状１次コイル３２１及び直線２次コイル３２２の膜厚は０．１〜５０μｍでもよい。また、環状１次コイル３２１と直線２次コイル３２２との配線間隔は、０．１〜２０μｍでもよい。
また、入力側トランスフォーマ３２０では、環状１次コイル３２１の長さに対し、直線２次コイル３２２の長さが略１／４となるように形成される。これは、入力信号の電力損失を低減するためである。
出力側トランスフォーマ３３０は、第２トランスフォーマの一例であり、環状２次コイル３３１と、複数の直線１次コイル３３２とを有し、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで出力信号を出力するとともに、出力インピーダンスの整合をとる。出力側トランスフォーマ３３０は、複数のプッシュプル増幅器１１０によって増幅された差動信号である分配信号を合成する差動合成トランスフォーマの一例である。
環状２次コイル３３１は、２次巻線としての環状の第３金属配線である第２環状コイルの一例であり、出力信号が出力される。具体的には、図７Ａに示すように、環状２次コイル３３１は、一端から出力信号が出力される。本実施の形態では他端は、接地されているが差動出力であっても構わない。
直線１次コイル３３２は、１次巻線としての直線状の第４金属配線である第２直線コイルの一例であり、プッシュプル増幅器１１０に接続される。また、直線１次コイル３３２と環状２次コイル３３１とは、互いに近接しており、磁界結合する。この磁界結合により、出力側トランスフォーマ３３０は、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで、環状２次コイル３３１から出力する。
なお、複数の第４金属配線の長さの合計は、第３金属配線の長さに略等しい。言い換えると、複数の直線１次コイル３３２の長さの合計は、環状２次コイル３３１の長さに略等しい。
出力側トランスフォーマ３３０も、入力側トランスフォーマ３２０と同様の工程を経て形成される。
出力側トランスフォーマ３３０は、実施の形態１で示した入力側トランスフォーマ１２０及び出力側トランスフォーマ１３０と同様に縦方向の磁界結合を利用することができる。具体的には、出力側トランスフォーマ３３０は、厚膜再配線プロセス下層配線層１７００ａと厚膜再配線プロセス上層配線層１７００ｂとを用いて形成する。すなわち、図７Ｂに示すように、環状２次コイル３３１と複数の直線１次コイル３３２とは、互いに異なる金属配線層に形成される。
直線１次コイル３３２は、厚膜再配線プロセス下層配線層１７００ａの金属配線層に形成される。今回用いた厚膜再配線プロセスにおいては、一例として、厚膜再配線プロセス配線層厚は５μｍ、厚膜再配線プロセス下層配線層１７００ａと厚膜再配線プロセス上層配線層１７００ｂとの間の層間膜厚は２〜７μｍである。
環状２次コイル３３１は、厚膜再配線プロセス上層配線層１７００ｂの金属配線層に形成される。今回用いたプロセスにおいては、配線厚は５μｍの厚さであり、厚膜再配線プロセス下層配線層１７００ａは、シリコン基板から２０μｍ程度の距離にある。また、基板は、１０Ω・ｃｍの抵抗率を有する。
なお、配線膜厚は、上記例に限らず、例えば、環状２次コイル３３１及び直線１次コイル３３２の膜厚は、０．１〜５０μｍでもよい。また、環状２次コイル３３１と直線１次コイル３３２との配線層間膜厚は、０．１〜２０μｍでもよい。
また同様に、出力側トランスフォーマ３３０は実施の形態２で示した入力側トランスフォーマ２２０及び出力側トランスフォーマ２３０と同様に横方向の磁界結合を利用しても構わない。具体的には、出力側トランスフォーマ３３０が備える環状２次コイル３３１及び複数の直線１次コイル３３２は、厚膜再配線プロセス下層配線層１７００ａと厚膜再配線プロセス上層配線層１７００ｂとのどちらかのみを使用し、同一の金属配線層に形成される。すなわち、環状２次コイル３３１と複数の直線１次コイル３３２とは、同一の金属配線層に形成される。
例えば、環状２次コイル３３１は、厚膜再配線プロセス下層配線層１７００ａの金属配線層に形成される。今回用いた厚膜再配線プロセスにおいては、厚膜再配線プロセス配線層厚は５μｍの厚さであり、基板から１５μｍ程度の距離にある。直線１次コイル３３２も同様に、厚膜再配線プロセス下層配線層１７００ａの金属配線層に形成される。ここでは一例として、厚膜再配線プロセス下層配線層１７００ａで示したが、厚膜再配線プロセス上層配線層１７００ｂで形成しても構わない。
なお、配線膜厚は、上記例に限らず、例えば、環状２次コイル３３１及び直線１次コイル３３２の膜厚は０．１〜５０μｍでもよい。また、環状２次コイル３３１と直線１次コイル３３２との配線間隔は、０．１〜２０μｍでもよい。
なお、本発明の実施の形態３に係る電力増幅器３００は、図２に示す実施の形態１に係る電力増幅器１００と同じ回路構成であるので、以下では説明を省略する。図２に示す回路構成図において、入力側トランスフォーマ１２０、環状１次コイル１２１、複数の直線２次コイル１２２、出力側トランスフォーマ１３０、環状２次コイル１３１、複数の直線１次コイル１３２はそれぞれ、入力側トランスフォーマ３２０、環状１次コイル３２１、複数の直線２次コイル３２２、出力側トランスフォーマ３３０、環状２次コイル３３１、複数の直線１次コイル３３２に相当する。
以上のように、本発明の実施の形態３に係る電力増幅器３００が備える入力側トランスフォーマ３２０及び出力側トランスフォーマ３３０は、厚膜再配線プロセスを用いて形成される。
これにより、厚膜再配線プロセスを利用して、厚い誘電体層上に形成される配線層を用いて伝送線路又は受動素子を構成することで、導電性Ｓｉ基板の影響を抑制することができ、導体損を低減することもできる。
（実施の形態４）
本発明の実施の形態１及び実施の形態２では、シリコンプロセスで一般的に使用されている金属配線を使用して形成する縦型、及び、横型の磁界結合を利用したトランスフォーマについて説明した。また、実施の形態３では、厚膜再配線プロセスを用いた伝送線路を利用したトランスフォーマについて説明した。
これに対して、本発明の実施の形態４に係る電力増幅器が備える入力側トランスフォーマは、実施の形態１及び実施の形態２で述べたシリコンプロセスで形成されている、いわゆる内層の金属配線を利用したトランスフォーマである。また、出力側トランスフォーマは、実施の形態３で述べた厚膜再配線プロセスを用いた伝送線路を利用したトランスフォーマである。
図９Ａは、本発明の実施の形態４に係る電力増幅器４００の構造の一例を示す模式図である。図９Ｂは、図９Ａに示す破線ｄ−ｄ間の断面構造を示したものである。図９Ａに示すように、電力増幅器４００は、複数のプッシュプル増幅器１１０と、入力側トランスフォーマ４２０と、出力側トランスフォーマ４３０とを備える。なお、実施の形態１に係る電力増幅器１００と同じ構成については、同じ符号を付し、以下では説明を省略する。
入力側トランスフォーマ４２０は、第１トランスフォーマの一例であり、環状１次コイル４２１と、複数の直線２次コイル４２２とを有し、入力インピーダンスの整合をとるとともに、入力信号を複数の分配信号に分配する。複数の分配信号は、複数のプッシュプル増幅器１１０に出力される。入力側トランスフォーマ４２０は、入力信号を差動信号として複数のプッシュプル増幅器１１０へ分配する差動分配トランスフォーマの一例である。図９Ｂに示すように、入力側トランスフォーマ４２０は、シリコンプロセスでＳｉ内層プロセス内誘電体層１１００内に形成されている。
環状１次コイル４２１は、１次巻線としての環状の第１金属配線から構成される第１環状コイルの一例であり、入力信号が入力される。具体的には、図９Ａに示すように、環状１次コイル４２１は、一端から入力信号が入力され、他端は、接地されている。ここでは例として、一端から入力信号が入力されて、他端は、接地されているが、環状１次コイル４２１の両端から差動入力信号を入力しても構わない。
直線２次コイル４２２は、２次巻線としての直線状の第２金属配線である第１直線コイルの一例であり、プッシュプル増幅器１１０に接続される。つまり、直線２次コイル４２２の両端にトランジスタ１１１が接続されている。また、直線２次コイル４２２と環状１次コイル４２１とは、互いに近接しており、磁界結合する。この磁界結合により、入力側トランスフォーマ４２０は、環状１次コイル４２１に入力された入力信号を、複数の分配信号に分配し、プッシュプル増幅器１１０に出力する。
入力側トランスフォーマ４２０、環状１次コイル４２１及び直線２次コイル４２２はそれぞれ、実施の形態１の入力側トランスフォーマ１２０、環状１次コイル１２１及び直線２次コイル１２２、又は、実施の形態２の入力側トランスフォーマ２２０、環状１次コイル２２１及び直線２次コイル２２２と同様のものであるため、詳細な説明は省略する。
出力側トランスフォーマ４３０は、第２トランスフォーマの一例であり、環状２次コイル４３１と、複数の直線１次コイル４３２とを有し、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで出力信号を出力するとともに、出力インピーダンスの整合をとる。出力側トランスフォーマ４３０は、複数のプッシュプル増幅器１１０によって増幅された差動信号である分配信号を合成する差動合成トランスフォーマの一例である。図９Ｂに示すように、出力側トランスフォーマ４３０は、膜厚再配線プロセスで厚膜再配線プロセス誘電体層１６００ａ及び１６００ｂ内に形成されている。
環状２次コイル４３１は、２次巻線としての環状の第３金属配線である第２環状コイルの一例であり、出力信号が出力される。具体的には、図９Ａに示すように、環状２次コイル４３１は、一端から出力信号が出力される。本実施の形態では他端は、接地されているが差動出力であっても構わない。
直線１次コイル４３２は、１次巻線としての直線状の第４金属配線である第２直線コイルの一例であり、プッシュプル増幅器１１０に接続される。また、直線１次コイル４３２と環状２次コイル４３１とは、互いに近接しており、磁界結合する。この磁界結合により、出力側トランスフォーマ４３０は、複数のプッシュプル増幅器１１０によって増幅された複数の分配信号を合成することで、環状２次コイル４３１から出力する。
出力側トランスフォーマ４３０、環状２次コイル４３１及び直線１次コイル４３２はそれぞれ、実施の形態３の出力側トランスフォーマ３３０、環状２次コイル３３１及び直線１次コイル３３２と同様のものであるため、詳細な説明は省略する。
なお、本発明の実施の形態４に係る電力増幅器４００は、図２に示す実施の形態１に係る電力増幅器１００と同じ回路構成であるので、以下では説明を省略する。図２に示す回路構成図において、入力側トランスフォーマ１２０、環状１次コイル１２１、複数の直線２次コイル１２２、出力側トランスフォーマ１３０、環状２次コイル１３１、複数の直線１次コイル１３２はそれぞれ、入力側トランスフォーマ４２０、環状１次コイル４２１、複数の直線２次コイル４２２、出力側トランスフォーマ４３０、環状２次コイル４３１、複数の直線１次コイル４３２に相当する。
以上のように、本発明の実施の形態４に係る電力増幅器４００が備える入力側トランスフォーマ４２０はいわゆる内層配線で、出力側トランスフォーマ４３０は、厚膜再配線プロセスを用いて形成される。
本実施の形態では、入力側トランスフォーマ及び出力側トランスフォーマを内層配線のみ、又は、厚膜再配線プロセスのみで形成した場合と比較し、入力側トランスフォーマ及びプッシュプル増幅器と出力側トランスフォーマとが一部分において上下に重なることができるため、さらなる小型化が可能である。
以上、本発明に係る電力増幅器について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
例えば、本発明の実施の形態の変形例に係る電力増幅器５００は、図１０に示すように、入力側トランスフォーマ１２０、及び、出力側トランスフォーマ１３０の差動部分にキャパシタ５０１を備えてもよい。具体的には、図１０に示すように、環状１次コイル１２１には、複数の直線２次コイル１２２によって部分的な入力側トランスフォーマを形成する領域に、キャパシタ５０１が挿入される。つまり、第１金属配線に、複数の直線２次コイル１２２と同じ数（図１０の例では、４個）だけ、キャパシタ５０１が並列に接続される。
また、複数の直線２次コイル１２２にもそれぞれ、キャパシタ５０１が挿入される。すなわち、第２金属配線に、キャパシタ５０１が並列に接続される。出力側トランスフォーマ１３０についても同様である。
高周波回路を設計するにあたり、最も重要なことは所望の周波数において入出力の整合をとることである。整合がとれていないと回路の入出力端で反射が起こり大きな損失となってしまう。
したがって、本発明の実施の形態の変形例に係る電力増幅器５００では、入出力の整合をとるために、図１０に示すようなキャパシタ５０１を各トランスフォーマに並列に挿入することが好ましい。
また、本発明の実施の形態の変形例に係る電力増幅器６００は、図１１に示すように、入力側トランスフォーマ１２０、及び、出力側トランスフォーマ１３０の差動部分にインダクタ６０１を備えてもよい。具体的には、図８に示すように、環状１次コイル１２１の入力端側に、インダクタ６０１が挿入される。すなわち、第１金属配線の入力端側に、インダクタ６０１が直列に接続される。
出力側トランスフォーマ１３０では、環状２次コイル１３１の出力端側に、インダクタ６０１が挿入される。すなわち、第３金属配線の出力端側に、インダクタ６０１が直列に接続される。
高周波回路を設計するにあたり、最も重要なことは所望の周波数において入出力の整合をとることである。整合がとれていないと回路の入出力端で反射が起こり大きな損失となってしまう。
したがって、本発明の実施の形態の変形例に係る電力増幅器６００では、入出力の整合をとるために、図１１に示すようなインダクタ６０１を各トランスフォーマの入力及び出力側に挿入することが好ましい。
なお、当然ながら図１０及び図１１に示す変形例を組み合わせて整合をとることも可能である。
また、上記の各実施の形態では、本発明に係る電力増幅器１００〜６００は、４個のプッシュプル増幅器１１０を備える構成について説明したが、これに限られない。例えば、本発明に係る電力増幅器１００は、Ｎ個（Ｎは、２以上の自然数）のプッシュプル増幅器１１０を備えてもよい。
この場合、入力側トランスフォーマ１２０、２２０、３２０又は４２０は、Ｎ個の直線２次コイル１２２、２２２、３２２又は４２２を備え、入力信号をＮ個の分配信号に分配する。同様に、出力側トランスフォーマ１３０、２３０、３３０又は４３０は、Ｎ個の直線１次コイル１３２、２３２、３３２又は４３２を備え、増幅されたＮ個の分配信号を合成する。なお、直線２次コイル１２２、２２２、３２２又は４２２の長さは、環状１次コイル１２１、２２１、３２１又は４２１の長さの略Ｎ分の１になる。また、直線１次コイル１３２、２３２、３３２又は４３２の長さは、環状２次コイル１３１、２３１、３３１又は４３１の長さの略Ｎ分の１になる。
また、上記の実施の形態では、環状１次コイル１２１、２２１、３３１又は４３１と、環状２次コイル１３１、２３１、３３１又は４３１とが同一の金属配線層に形成される構成について説明したが、これに限られない。環状１次コイル１２１、２２１、３３１又は４３１と、環状２次コイル１３１、２３１、３３１又は４３１とは、異なる金属配線層に形成されてもよい。
同様に、直線２次コイル１２２、２２２、３２２又は４２２と、直線１次コイル１３２、２３２、３３２又は４３２とも、同一の金属配線層に形成されてもよく、あるいは、異なる金属配線層に形成されてもよい。
また、環状１次コイル１２１、２２１、３２１又は４２１と、環状２次コイル１３１、２３１、３３１又は４３１とは、八角形の形状である例について示したが、円形、多角形（例えば、四角形）など形状については限られない。このとき、直線２次コイル１２２、２２２、３２２又は４２２と、直線１次コイル１３２、２３２、３３２又は４３２とは、直線状でなくてもよく、環状コイルを形成する金属配線に沿った形状であればよい。この場合、入力側トランスフォーマ１２０、２２０、３２０又は４２０、及び、出力側トランスフォーマ１３０、２３０、３３０又は４３０における損失をより低減することができる。
また、例えば、本発明の実施の形態では、入力側トランスフォーマ１２０、２２０、３２０、４２０及び出力側トランスフォーマ１３０、２３０、３３０、４３０では磁界結合を用いて電力を分配及び合成しているが、電力を分配及び合成することができる他の素子であっても構わない。マーチャントバラン等は、電界結合を用いて、不平衡伝送線路を伝搬する不平衡信号と平衡伝送線路を伝搬する平衡信号とを相互に変換するためのものであり、インピーダンス変換をも行い得る素子である。これを用いれば、バランの不平衡端子に不平衡信号を入力した場合、バランの平衡端子には、互いに位相が１８０度異なり（逆相）、振幅が等しい１対の平衡信号が出力されることとなり、本発明の実施の形態で得られるものと同様の効果を得ることができる。
まず、図１２Ａを用いて、バランの回路構成について説明する。バラン７００は、不平衡線路７０１と平衡線路７０２及び７０３とから構成される。不平衡線路７０１の端部の一方は端子Ｐｏｒｔ１に接続され、他方は接地されている。平衡線路７０２の端部の一方は端子Ｐｏｒｔ２に接続され、他方は接地されている。平衡線路７０３の端部の一方は端子Ｐｏｒｔ３に接続され、他方は接地されている。
このように構成されたバラン７００によれば、端子Ｐｏｒｔ１から不平衡線路７０１に入力された高周波信号は、不平衡線路７０１と平衡線路７０２及び７０３とが対向する結合部分での電磁結合により平衡線路７０２及び７０３に伝搬され、平衡線路７０２が接続された端子Ｐｏｒｔ２、及び、平衡線路７０３が接続された端子Ｐｏｒｔ３から、それぞれ１８０°位相のずれた平衡信号として出力される。
図１２Ｂ〜Ｅにバランに用いる代表的な結合線路の断面の例を示す。本発明の実施の形態におけるトランスフォーマの構造で示してきた通り、図１２Ｂに示すように、不平衡線路７０１と平衡線路７０２及び７０３とは、内層配線の互いに異なる配線層を用いた結合線路を構成し、縦方向の電界結合を利用することができる。
また、図１２Ｃに示すように、不平衡線路７０１と平衡線路７０２及び７０３とは、内層配線の同じ配線層を用い、コプレナー線路型の結合線路を構成し、横方向の電界結合を利用することができる。さらに、厚膜再配線プロセスを用いて、図１２Ｄに示すように不平衡線路７０１と平衡線路７０２及び７０３とは、再配線プロセスの上下配線層を用いて結合線路を構成し、縦方向の電界結合を利用することができる。また、図１２Ｅに示すように不平衡線路７０１と平衡線路７０２及び７０３とは、再配線プロセスの上又は下の配線層を用いて、コプレナー線路型の結合線路を構成し、横方向の電界結合を利用しても構わない。
以上の例のように構成することができるバランではあるが、図１３に具体的なバランを用いた分配及び合成器の構成を示す。１つのバラン７００の不平衡線路７０１が接続された端子Ｐｏｒｔ１と、他の１つのバラン７００の不平衡線路７０１の反対側の端部（本来、接地されていた端部）とを接続することで、複数のバラン７００を接続する。これにより、図１３に示すように、環状の配線とすることができ、環状１次コイル１２１、２２１、３２１、４２１及び環状２次コイル１３１、２３１、３３１、４３１と同様の効果を示す。
不平衡線路７０１に入力された高周波信号は、平衡線路７０２が接続された端子Ｐｏｒｔ２、及び、平衡線路７０３が接続された端子Ｐｏｒｔ３から、それぞれ１８０°位相のずれた平衡信号として出力される。このため、直線１次コイル１３２、２３２、３３２、４３２及び直線２次コイル１２２、２２２、３２２、４２２と同様の効果を示す。このため複数のバラン７００を接続することにより入力側トランスフォーマ１２０、２２０、３２０、４２０及び出力側トランスフォーマ１３０、２３０、３３０、４３０として用いることも可能である。
これにより、本発明の実施の形態１〜４に用いるトランスフォーマと同様の効果を得ることができる。
入力側及び出力側のトランスフォーマ、又は、バランで厚膜再配線プロセスを用いる場合においては、さらなる小型化を図ることが可能である。トランスフォーマの場合、磁界結合は比透磁率が大きいほど単位長さあたりの磁界が強まるため小型化が可能となる。また、バランを用いた場合、電界結合は比誘電率が大きくなるほど単位長さあたりの電界が強まるため小型化が可能となる。そのためには、誘電体膜として、第１の材料からなる粒子が第２の材料中に分散されてなるナノコンポジット膜を用いることで、比透磁率又は比誘電率の高い誘電体膜を実現できる。ここで、「ナノコンポジット膜」とは、比透磁率又は比誘電率の大きい第１の材料からなるナノスケールの粒子が、比透磁率又は比誘電率の小さい第２の材料中に分散した材料からなる膜である。
例えば、ＢＣＢの中にナノスケールに粒子化した高誘電体素材を練り込んで分散させることで得られるナノコンポジット膜は、ＢＣＢと比較し、高い誘電率をもつことになる。高誘電体素材としては、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸バリウム（ＢＴＯ）酸化ハフニウム（ＨｆＯ2）、ハフニウムアルミネート（ＨｆＡｌＯ2）又はチタン酸ジルコン酸鉛（ＰＺＴ）等があげられる。ここで、ナノスケール粒子の粒径は、第２の材料中に練り込んで分散させることができればよく、粒径が小さいほど好ましい。具体的には、１μｍ以下が好ましく、さらに好ましくは２００ｎｍ以下であり、特に１ｎｍ以上で２００ｎｍ以下の粒径の粒子が分散されたナノコンポジット膜について良好な特性が得られている。
また、誘電体膜としては、単一のナノコンポジット膜に限られず、ＢＣＢ膜とナノコンポジット膜とを積層したり、比誘電率が異なる複数のナノコンポジット膜を積層したりしてもよい。このような積層により、誘電体膜全体としての比透磁率又は比誘電率についての自由度が増し、トランスフォーマ及びバランの設計の自由度を高めることができる。
本発明に係る電力増幅器は、入力の整合回路における損失の低減、並びに、回路の簡略化及び小型化が可能であるという効果を奏し、例えば、高周波、とりわけミリ波帯を利用する電力増幅器に利用することができる。
１０、１００、２００、３００、４００、５００、６００ 電力増幅器
２１、１１０ プッシュプル増幅器
２２ スラブインダクタ
２３ 金属コイル
３０ スパイラルトランスフォーマバラン
４０、４１ 差動ライン
５０ 分配ネットワーク
１１１ トランジスタ
１２０、２２０、３２０、４２０ 入力側トランスフォーマ
１２１、２２１、３２１、４２１ 環状１次コイル
１２２、２２２、３２２、４２２ 直線２次コイル
１３０、２３０、３３０、４３０ 出力側トランスフォーマ
１３１、２３１、３３１、４３１ 環状２次コイル
１３２、２３２、３３２、４３２ 直線１次コイル
５０１ キャパシタ
６０１ インダクタ
７００ バラン
７０１ 不平衡線路
７０２、７０３ 平衡線路
１０００ Ｓｉ半導体基板
１１００ Ｓｉ内層プロセス内誘電体層
１２００ Ｓｉ内層プロセス内配線層
１３００ Ｓｉ内層プロセス内パッシベーション膜
１６００ａ、１６００ｂ 厚膜再配線プロセス誘電体層
１７００ａ 厚膜再配線プロセス下層配線層
１７００ｂ 厚膜再配線プロセス上層配線層
１７００ｃ 厚膜再配線プロセス最上層配線層

Claims (8)

  1. 入力信号を増幅し、増幅した入力信号を出力信号として出力する電力増幅器であって、
    前記入力信号が入力される入力端子を有する１次巻線としての環状の第１金属配線、及び、２次巻線としての複数の第２金属配線を有し、入力インピーダンスの整合をとるとともに、前記入力信号を複数の分配信号に分配する第１トランスフォーマと、
    前記複数の分配信号の１つを増幅する１対のトランジスタを、それぞれが備える複数のプッシュプル増幅器と、
    前記出力信号が出力される出力端子を有する２次巻線としての環状の第３金属配線、及び、１次巻線としての複数の第４金属配線を有し、前記複数のプッシュプル増幅器によって増幅された複数の分配信号を合成することで前記出力信号を出力するとともに、出力インピーダンスの整合をとる第２トランスフォーマとを備え、
    前記１対のトランジスタの２つの入力端子は、前記第２金属配線を介して互いに接続され、
    前記１対のトランジスタの２つの出力端子は、前記第４金属配線を介して互いに接続され、
    前記第１金属配線は、前記第３金属配線の内側に配置され、
    平面視において、前記第１金属配線が形成する環の中心及び前記入力端子を結ぶ第１直線と、前記第３金属配線が形成する環の中心及び前記出力端子を結ぶ第２直線とがなす角度は、略１８０度であり、
    前記第１金属配線は、前記第２金属配線の上方に配置され、かつ、平面視において前記第２金属配線と重なり、
    前記第４金属配線は、前記第１金属配線の上方に配置され、
    前記第３金属配線は、前記第４金属配線の上方に配置され、かつ、平面視において前記第４金属配線と重なっている
    電力増幅器。
  2. 前記複数の第２金属配線の長さの合計は、前記第１金属配線の長さに略等しく、
    前記複数の第４金属配線の長さの合計は、前記第３金属配線の長さに略等しい
    請求項１記載の電力増幅器。
  3. 前記第２金属配線の中点は、前記１対のトランジスタに第１バイアス電圧を供給するための第１電源に接続され、
    前記第４金属配線の中点は、前記１対のトランジスタに第２バイアス電圧を供給するための第２電源に接続される
    請求項１又は２記載の電力増幅器。
  4. 前記複数のプッシュプル増幅器のそれぞれは、前記第１金属配線と前記第３金属配線との間に配置されている
    請求項１〜３のいずれか１項に記載の電力増幅器。
  5. 前記電力増幅器は、
    前記第１トランスフォーマ及び前記第２トランスフォーマの少なくとも一方と、半導体基板との間に形成された１０μｍ以上の厚さの誘電体層を備える
    請求項１〜４のいずれか１項に記載の電力増幅器。
  6. 前記誘電体層は、ベンゾシクロブテン、ポリイミド、ポリテトラフルオロエチレン又はポリフェニレンオキシドを含む
    請求項５記載の電力増幅器。
  7. 前記誘電体層は、第１の材料からなる粒子が第２の材料中に分散されてなるナノコンポジット膜を含む
    請求項５記載の電力増幅器。
  8. 前記電力増幅器は、
    前記第１トランスフォーマ及び前記第２トランスフォーマの少なくとも一方を、バランを用いて構成されている
    請求項１〜７のいずれか１項に記載の電力増幅器。
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