KR101079428B1 - 집적 수동 소자 및 ｉｐｄ 트랜스포머 - Google Patents
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Abstract
본 발명의 일측면은, 유전체 적층 기판과, 상기 유전체 적층 기판의 내부에 형성되는 제1 도전층과, 상기 유전체 적층 기판의 내부에서 상기 제1 도전층의 일영역 상에 형성되는 버퍼층, 및 상기 버퍼층 상에 형성되며 일부가 상기 유전체 적층기판의 외부에 노출되는 제2 도전층을 포함하는 집적 수동 소자를 제공할 수 있다.
집적 수동 소자(integrated passive device), 버퍼(buffer), 패드(pad)
Description
본 발명은, 집적 수동 소자 및 IPD 트랜스포머에 관한 것으로서, 보다 상세하게는 전원 인가시 DC 저항을 최소화할 수 있는 구조를 갖는 집적 수동 소자 및 IPD 트랜스포머에 관한 것이다.
최근 반도체 소자의 고집적화 및 동작속도의 고속화에 대한 요구가 높아져 가고 있다. 그러나 기존에 단층 배선을 갖는 반도체 집적회로의 경우 고집적화에 따른 점유면적의 감소로 금속배선의 폭이 줄어들게 되어 배선의 전기저항이 증가하고, 그 결과 전력소모도 증가 된다. 따라서, 고집적화에 따른 배선의 전기저항의 증가를 최대한 억제하면서 동작 속도를 향상시키기 위하여 배선의 다층화가 제안되었다.
휴대폰 등의 이동통신 단말기에서의 송신단에는 송신신호의 전력을 증폭하기 위한 전력증폭기(PA : power amplifier)가 사용되는데, 이 전력증폭기는 적절한 전력으로 송신신호를 증폭하여야 한다. 전력증폭기의 출력 전력을 조절하는 방법으로 는, 전력증폭기의 출력단에 트랜스포머를 통해 출력 신호의 일부를 검출하여 이 신호를 쇼트키 다이오드를 이용하여 DC 전류로 변환한 후, 비교기를 통해 기준전압과 비교하는 클로즈 루프(closed loop)방식과, 전력증폭기에 인가되는 전압이나 전류를 센싱(sensing)하여 전력을 조절하는 오픈 루프(open loop) 방식이 있다.
상기 클로즈 루프(closed loop) 방식은 전통적으로 사용되던 방식으로 정교한 전력제어가 가능하다는 장점이 있는 반면, 회로 구현의 복잡성과, 커플러에 의한 손실로 인해 증폭기의 효율을 나쁘게 하는 단점이 있다. 그리고, 상기 오픈 루프(Open loop) 방식은 회로의 구현이 간단하여, 현재 많이 사용되는 방법이지만, 전력의 조절이 정교하지 못하다는 단점이 있다.
최근에는 클로즈 루프(closed loop) 방식에서 사용되는 부품들이 IC화로 되면서 회로의 구현이 간단해지고 있으며, 또한 제어칩(control chip)의 성능이 좋아져, 사용되는 방향성 결합기의 커플링(coupling)값이 크게 낮아져서, 방향성 결합기에 의한 손실이 크게 줄어들었다. 특히, 램핑 프로파일(ramping profile)이 중요시되는 GSM 통신 방식에서는 정교한 전력 제어가 가능한 클로즈 루프(closed loop) 방식이 적용되고 있다.
이러한 전력 증폭기의 출력을 제어하는 트랜스포머를 효과적으로 구현하기 위한 연구가 계속되고 있으나, 트랜스포머의 구현시 출력신호에서 하모닉스 성분이 발생되고, 또한, 전원공급용 패드의 위치에 따라 커플링의 크기가 변하는 문제점이 있다.
상기한 문제점을 해결하기 위해서, 본 발명은 외부로부터 전원 인가시 DC 저항이 최소로 되는 구조를 갖는 집적 수동 소자 및 IPD 트랜스포머를 제공하는 것을 목적으로 한다.
본 발명의 일측면은, 유전체 적층 기판과, 상기 유전체 적층 기판의 내부에 형성되는 제1 도전층과, 상기 유전체 적층 기판의 내부에서 상기 제1 도전층의 일영역 상에 형성되는 버퍼층, 및 상기 버퍼층 상에 형성되며 일부가 상기 유전체 적층기판의 외부에 노출되는 제2 도전층을 포함하는 집적 수동 소자를 제공할 수 있다.
상기 유전체 적층기판은, 벤조 사이클로로 부틸렌(BCB : Benzocyclobutene)을 포함할 수 있다.
상기 제1 도전층은, 기설정된 전기적 길이를 갖는 인덕터 패턴일 수 있다.
상기 버퍼층은, 티타늄(Ti) 계열의 금속을 포함할 수 있다.
상기 제2 도전층은, 금(Au) 및 니켈(Ni)을 포함할 수 있다.
상기 유전체 적층기판은, 제1 유전율을 갖는 제1 유전체 층, 및 제2 유전율을 갖는 제2 유전체 층을 포함하며, 상기 제1 도전층, 버퍼층, 및 제2 도전층은, 상기 제2 유전체 층에 형성될 수 있으며, 이 때, 상기 제2 유전체 층은, 벤조 사이클로로 부틸렌(BCB)을 포함할 수 있다.
본 발명의 다른 측면은, 유전체 적층기판과, 상기 유전체 적층 기판에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로와, 상기 적어도 하나의 입력 도전선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로와, 상기 적어도 하나의 입력 도전 선로의 일영역에 형성되는 버퍼층, 및 상기 버퍼층 상에 형성되며 일부가 상기 유전체 적층기판의 외부에 노출된 전원공급용 패드를 포함하며, 상기 적어도 하나의 입력 도전 선로의 일부는 상기 유전체 적층기판의 일층에 형성되고, 나머지 일부는 상기 유전체 적층기판의 일층과 다른 층에 형성되어 비아홀을 통해 연결되고, 상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 유전체 적층기판의 일층에 형성되고, 나머지 일부는 상기 유전체 적층기판의 일층과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 IPD(Integrated Passive Device) 트랜스포머를 제공할 수 있다.
상기 유전체 적층기판은, 벤조 사이클로로 부틸렌(BCB)을 포함할 수 있다.
상기 버퍼층은, 티타늄(Ti) 계열의 금속을 포함할 수 있다.
상기 전원 공급용 패드는, 금(Au) 및 니켈(Ni)을 포함할 수 있다.
상기 유전체 적층기판은, 제1 유전율을 갖는 제1 유전체 층, 및 제2 유전율을 갖는 제2 유전체 층을 포함하며, 상기 입력 도전 선로, 버퍼층, 및 전원 공급용 패드는, 상기 제2 유전체 층에 형성될 수 있으며, 이 때, 상기 제2 유전체 층은, 벤조 사이클로로 부틸렌(BCB)을 포함할 수 있다.
본 발명에 따르면, 외부로부터 전원 인가시 DC 저항이 최소로 되는 구조를 갖는 집적 수동 소자 및 IPD 트랜스포머를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1은, 본 발명의 일실시 형태에 따른 집적 수동소자(IPD :Integrated Passive Device)의 단면도이다.
도 1을 참조하면, 본 실시형태에 따른 집적 수동 소자(100)는, 적층기판(110), 제1 도전층(120), 버퍼층(130), 및 제2 도전층(140)을 포함할 수 있다.
상기 적층기판(110)은 복수개의 유전체 시트(111, 112, 113)가 적층되어 형성될 수 있다. 상기 복수개의 유전체 시트(111, 112, 113)는 벤조 사이클로 부틸렌(BCB : Benzocyclobutene)을 포함할 수 있다. 상기 벤조 사이클로 부틸렌은 유전율이 약 2인 유전체이다.
상기 적층기판(110)은, 상기 복수개의 유전체 시트(111, 112, 113)와 다른 유전율을 갖는 제2 유전체층(114)을 더 포함할 수 있다. 상기 제2 유전체층(114)은 세라믹 적층체일 수 있다. 상기 적층기판은 반도체 기판일 수 있다.
본 실시형태에서는, 상기 세라믹 적층체(114) 상에 BCB 층(111, 112, 113)이 형성되고, 상기 BCB(111, 112, 113)층 내부에 제1 도전층(120)이 형성될 수 있다.
상기 제1 도전층(120)은, 상기 적층 기판의 내부에 형성되는 도체 패턴일 수 있다. 본 실시형태에서는 상기 적층기판의 일영역에 대한 단면만을 나타내었으나, 상기 제1 도전층(120)은 소정의 전기적 길이를 갖는 인덕터 패턴일 수 있다.
상기 제1 도전층(120)은 상기 적층 기판의 일층에 일부가 형성되고 다른 층에 형성되어 비아홀에 의해 서로 연결된 형태로 구현될 수 있다.
상기 적층기판(110)에는 상기 제1 도전층 이외에 캐패시터를 형성하는 도전패턴 등이 형성될 수 있다.
상기 버퍼층(130)은 상기 제1 도전층(120)의 일영역 상에 형성될 수 있다. 상기 버퍼층(130)은 티타늄(Ti) 계열의 금속을 포함할 수 있다. 상기 버퍼층(130)은 상기 제1 도전층(120)과 제2 도전층(140) 사이에 형성되어 장벽 역할을 할 수 있다.
상기 제2 도전층(140)은, 상기 버퍼층(130) 상에 형성될 수 있다. 상기 제2 도전층은 일부가 상기 적층기판의 표면에 노출될 수 있다. 상기 제2 도전층(140)의 노출영역은 외부회로와의 연결에 이용될 수 있다. 상기 제2 도전층(140)의 노출된 영역은 와이어 본딩을 위한 패드로 제공될 수 있다.
상기 제2 도전층(140)은 상기 버퍼층(130) 상에 니켈(Ni) 및/또는 금(Au)을 도금하여 형성될 수 있다.
본 실시형태에서는, 벤조 사이클로로 부틸렌(BCB) 적층 기판 내에 제1 도전층(120)을 형성하고, 상기 제1 도전층(120) 상에 제2 도전층(140)을 형성하기 위해서 버퍼층(130)을 형성할 수 있다.
상기 제1 도전층(120)은 구리(Cu) 성분일 수 있다. 상기 제2 도전층(140)은 Ni/Au 도금층일 수 있다. 상기 구리로 된 제1 도전층(120) 상에 직접 제2 도전층(140)을 형성하는 경우, 상기 제1 도전층의 구리 입자가 상기 제2 도전층 쪽으로 전이되는 현상이 발생될 수 있다. 이러한 전이를 방지하기 위해서 상기 제1 도전층(120)과 제2 도전층(140) 사이에 버퍼층(130)을 형성할 수 있다.
구리로 된 제1 도전층 상에 씨드층(미도시)만을 형성하고 상기 제2 도전층을 형성하는 경우에는, 상기 BCB 층의 성질에 의해 상기 제1 도전층과 제2 도전층 사이로 상기 BCB가 스며들 수 있다. 따라서 제1 도전층과 제2 도전층 사이가 들뜨게 되어 접촉이 불량하게 될 수 있다.
본 실시형태에서는 제1 도전층(120)과 제2 도전층(140) 사이에 버퍼층(130)을 형성함으로써 상기 BCB가 제1 도전층(120)과 제2 도전층(140) 사이로 스며드는 것을 방지할 수 있다.
도 2는, 본 발명의 다른 실시형태에 따른 IPD 트랜스포머의 평면도이다.
도 2를 참조하면, 본 실시형태의 IPD 트랜스포머는, 적층 기판(210), 상기 기판의 내부에 형성되는 복수개의 입력 도전 선로(221, 222, 223, 224), 하나의 출력 도전 선로(225), 상기 복수개의 입력 도전 선로의 일부를 구성하는 전원 공급용 패드(241, 242, 243, 244)를 포함할 수 있다.
적층기판(210)은, 복수개의 층을 갖도록 형성될 수 있다.
본 실시형태에서는 상기 입력 도전 선로 및 출력 도전선로가 서로 직접 연결되지 않도록 상기 적층 기판의 상면 및 상면과 다른 층에 형성되고 비아홀을 통해 연결될 수 있다. 상기 적층기판은 고주파용 기판이 사용될 수 있다. 상기 적층기판은 벤조 사이클로 부틸렌(BCB)가 복수개 적층되어 형성될 수 있다. 상기 적층기판은 반도체 기판일 수 있다.
입력 도전 선로(221, 222, 223, 224)는, 양단이 각각 + 및 - 입력 단자로 제공될 수 있다. 상기 양단은 각각 상기 트랜스포머에 연결되는 전력 증폭기(Power Amplifier : PA)에 연결될 수 있다. 본 실시형태의 트랜스포머는, 이동통신 단말기에 사용되는 CMOS 타입으로 구현된 전력 증폭기에 연결될 수 있다.
본 실시형태에서, 상기 4개의 입력 도전 선로는 상기 적층 기판상에서 서로 연결되지 않도록 형성될 수 있다. 이를 위해서 상기 입력 도전 선로 각각의 일부는 상기 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 구조를 가질 수 있다.
상기 4개의 입력 도전 선로(221, 222, 223, 224)는 상기 기판(210)의 동일한 일영역을 중심으로 각각 루프를 형성하도록 구현될 수 있다.
상기 입력 도전 선로 각각의 양단 사이에는 캐패시터(221a, 222a, 223a, 224a)가 형성될 수 있다. 상기 캐패시터는 상기 적층 기판의 서로 다른 층에 소정의 면적을 갖는 도전막을 형성함으로써 구현될 수 있다.
출력 도전 선로(225)는 상기 입력 도전 선로(221, 222, 223, 224) 각각에 대해 전자기적 커플링을 일으키도록 상기 입력 도전 선로에 근접하게 형성될 수 있다. 상기 출력 도전 선로(225)의 일단은 출력단으로 제공되고 타단은 접지면에 연결될 수 있다.
본 실시형태에서는, 상기 4 개의 입력 도전 선로(221, 222, 223, 224)가 상기 기판 상의 동일한 일영역을 중심으로 루프를 형성하고 있으므로, 상기 출력 도 전 선로(225)도 상기 기판상의 동일한 일영역을 중심으로 루프를 형성할 수 있다. 또한, 상기 각각의 입력 도전 선로(221, 222, 223, 224)와 전자기적 커플링을 일으키도록 상기 4개의 입력 도전 선로 각각의 사이에 형성될 수 있다.
상기 출력 도전 선로(225)는, 상기 4개의 입력 도전 선로(221, 222, 223, 224)와 직접 연결되지 않도록 일부는 상기 적층기판의 일층에 형성되고 일부는 상기 기판의 일층과 다른 층에 형성되어 비아홀을 통해 연결된 구조를 가질 수 있다.
전원 공급용 패드(241, 242, 243, 244)는, 상기 4개의 입력 도전 선로(221, 222, 223, 224) 각각의 일영역에 형성될 수 있다. 상기 전원 공급용 패드(241, 242, 243, 244)와 입력 도전선로(221, 222, 223, 224) 사이에는 버퍼층(미도시)이 형성될 수 있다. 즉, 상기 입력 도전 선로(221, 222, 223, 224)의 일영역에 상기 전원 공급용 패드를 형성하기 위해서, 상기 입력 도전 선로(221, 222, 223, 224)의 일영역에 버퍼층을 형성하고 상기 버퍼층 상에 상기 전원 공급용 패드(241, 242, 243, 244)를 형성할 수 있다.
상기 전원 공급용 패드(241, 242, 243, 244) 각각은 상기 입력 도전 선로(221, 222, 223, 224)에 각각 전원을 공급하기 위한 단자로 제공될 수 있다. 상기 전원 공급용 패드가 형성되는 위치는 상기 각각의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치가 될 수 있다. CMOS 전력 증폭기에서는 DC적인 그라운드가 없기 때문에 AC적인 그라운드를 사용하는데, 상기 'RF 스윙 전위가 0 V'가 의미하는 바는 상기 AC적인 그라운드를 의미하는 것이다.
상기 전원공급용 패드(241, 242, 243, 244)는, 상기 4개의 입력 도전 선로(221, 222, 223, 224)에 인접한 상기 출력 도전 선로와의 커플링 값이 일정하도록 형성될 수 있다. 상기 전원 공급용 패드(241, 242, 243, 244)는 상기 입력 도전 선로의 선폭보다 넓은 선폭을 가질 수 있으므로 그 위치에 따라 상기 출력 도전 선로와의 간격이 달라질 수 있다. 본 실시형태에서는, 상기 적층 기판의 상면에 형성된 상기 전원 공급용 패드(241, 242, 243, 244)와 상기 출력 도전 선로(225)를 상기 입력 도전 선로(221, 222, 223, 224)와 출력 도전 선로(225) 사이의 간격과 동일하게 유지하기 위해, 상기 전원 공급용 패드(241, 242, 243, 244)를 각각 루프를 이루는 입력 도전 선로의 최외측(242, 243) 및 최내측(241, 244)에 위치하도록 형성할 수 있다.
또한, 상기 전원공급용 패드(241, 242, 243, 244)는, 상기 전원 공급용 패드(241, 242, 243, 244)와 상기 출력 도전 선로(225) 사이의 간격 및 상기 전원 공급용 패드가 형성되는 상기 적어도 하나의 입력 도전 선로(221, 222, 223, 224)와 출력 도전 선로(225) 사이의 간격이 일정하도록 형성될 수 있다.
본 실시형태와 같이 전원 공급용 패드를 입력 도전 선로상에 직접 형성함으로써 상기 전원 공급용 패드를 형성하기 위해 별도의 도선을 형성하지 않아도 되므로 다른 도선에 의해 발생될 수 있는 원하지 않는 커플링을 방지할 수 있다.
상기 출력 도전 선로(225)의 양단에는 하모닉스 제거부(260)가 형성될 수 있다.
상기 트랜스포머의 출력 신호에는 하모닉스 성분이 포함되어 출력될 수 있으므로 이를 제거하기 위해서 상기 하모닉스 제거부가 형성될 수 있다.
본 실시형태에서, 상기 하모닉스 제거부(260)는, 상기 기판에서 상기 4개의 입력 도전 선로가 형성하는 루프의 중심 영역에 형성될 수 있다.
상기 하모닉스 제거부(260)는 인덕터 및 캐패시터 성분이 직렬로 연결될 수 있다. 상기 인덕터 성분은 외부에 와이어 본딩을 통해 연결될 수 있으며 상기 와이어 본딩의 위치를 조절하여 원하는 대역의 하모닉스 성분을 튜닝할 수 있다.
상기 인덕터 성분 및 캐패시터 성분에 의해서 상기 트랜스포머의 출력단으로 출력되는 신호의 하모닉스 성분이 제거될 수 있다.
도 3은, 상기 도 2에서 AA'에 대한 단면도이다.
도 3을 참조하면, 상기 적층기판(310)은 복수개의 유전체 시트(311, 312, 313)가 적층되어 형성될 수 있다. 상기 복수개의 유전체 시트(311, 312, 313)는 벤조 사이클로 부틸렌(BCB : Benzocyclobutene)을 포함할 수 있다. 상기 벤조 사이클로 부틸렌은 유전율이 약 2인 유전체이다.
상기 적층기판(310)은, 상기 복수개의 유전체 시트(311, 312, 313)와 다른 유전율을 갖는 제2 유전체층(314)을 더 포함할 수 있다. 상기 제2 유전체층(314)은 세라믹 적층체일 수 있다. 상기 적층기판은 반도체 기판일 수 있다.
본 실시형태에서는, 상기 세라믹 적층체(314) 상에 BCB 층(311, 312, 313)이 형성되고, 상기 BCB(311, 312, 313)층 내부에 복수개의 입력 도선 선로(321, 322, 323, 324)가 형성될 수 있다. 상기 입력 도전 선로(321, 322, 323, 324)의 사이에는 출력 도전 선로(325)가 형성될 수 있다.
상기 입력 도전 선로 중 두 개의 입력 도전 선로(322, 324)의 일면에는 버퍼층(332, 334)이 형성될 수 있다. 상기 버퍼층(332, 334)은 티타늄(Ti) 계열의 금속을 포함할 수 있다. 상기 버퍼층(332, 334)은 상기 입력 도전 선로(322, 324)와 전원 공급용 패드(342, 344) 사이에 형성되어 장벽 역할을 할 수 있다.
상기 전원 공급용 패드(342, 344)는 외부 전원과 와이어 본딩을 위한 패드로 제공될 수 있다. 전원 공급용 패드(342, 344)은 상기 버퍼층(332, 334) 상에 니켈(Ni) 및/또는 금(Au)을 도금하여 형성될 수 있다.
본 실시형태에서는, 벤조 사이클로로 부틸렌(BCB) 적층 기판 내에 입력 도전 선로(322, 324)를 형성하고, 상기 입력 도전 선로(322, 324) 상에 전원 입력용 패드(342, 344)를 형성하기 위해서 버퍼층(332, 334)을 형성할 수 있다.
상기 입력 도전 선로(322, 324)은 구리(Cu) 성분일 수 있다. 상기 전원 인가용 패드(342, 344)는 Ni/Au 도금층일 수 있다. 상기 구리로 된 입력 도전 선로(322, 324) 상에 직접 전원 인가용 패드(342, 344)를 형성하는 경우, 상기 입력 도전 선로(322, 324)의 구리 입자가 상기 전원 인가용 패드(342, 344) 쪽으로 전이되는 현상이 발생될 수 있다. 이러한 전이를 방지하기 위해서 상기 입력 도전 선로(322, 324)와 전원 인가용 패드(342, 344) 사이에 버퍼층(332, 334)을 형성할 수 있다.
구리로 된 입력 도전 선로 상에 씨드층(미도시)만을 형성하고 상기 전원 인가용 패드를 형성하는 경우에는, 상기 BCB 층의 성질에 의해 상기 입력 도전 선로와 전원 인가용 패드 사이로 상기 BCB가 스며들 수 있다. 따라서 입력 도전 선로와 전원 인가용 패드 사이가 들뜨게 되어 접촉이 불량하게 될 수 있다.
본 실시형태에서는 입력 도전 선로(322, 324)와 전원 인가용 패드(342, 344)사이에 버퍼층(332, 334)을 형성함으로써 상기 BCB가 입력 도전 선로(322, 324)와 전원 인가용 패드(342, 344)사이로 스며드는 것을 방지할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 본 발명의 일실시 형태에 따른 집적 수동 소자의 단면도이다.
도 2는, 본 발명의 다른 실시형태에 따른 IPD 트랜스포머의 평면도이다.
도 3은, 상기 도 2에서 AA'에 대한 단면도이다.
<도면의 주요부분에 대한 부호 설명>
110 : 적층 기판 120 : 제1 도전층
130 : 버퍼층 140 : 제2 도전층
Claims (13)
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- 유전체 적층기판;상기 유전체 적층 기판에 형성되며, 양단이 각각 + 신호 및 - 신호의 입력단으로 제공되는 적어도 하나의 입력 도전 선로;상기 적어도 하나의 입력 도전선로와 전자기적 커플링을 일으키도록 상기 적어도 하나의 입력 도전 선로에 근접하게 형성되며, 일단은 출력단에 연결되고 타단은 접지단에 연결되는 하나의 출력 도전 선로;상기 적어도 하나의 입력 도전 선로의 일영역에 형성되는 버퍼층; 및상기 버퍼층 상에 형성되며 일부가 상기 유전체 적층기판의 외부에 노출된 전원공급용 패드;를 포함하며,상기 적어도 하나의 입력 도전 선로의 일부는 상기 유전체 적층기판의 일층에 형성되고, 나머지 일부는 상기 유전체 적층기판의 일층과 다른 층에 형성되어 비아홀을 통해 연결되고,상기 출력 도전 선로는, 상기 적어도 하나의 입력 도전 선로와 직접 연결되지 않도록 그 일부는 상기 유전체 적층기판의 일층에 형성되고, 나머지 일부는 상기 유전체 적층기판의 일층과 다른 층에 형성되어 비아홀을 통해 연결된 것을 특징으로 하는 IPD(Integrated Passive Device) 트랜스포머.
- 제8항에 있어서,상기 유전체 적층기판은,벤조 사이클로로 부틸렌(BCB)을 포함하는 것을 특징으로 하는 IPD(Integrated Passive Device) 트랜스포머.
- 제8항에 있어서,상기 버퍼층은,티타늄(Ti) 계열의 금속을 포함하는 것을 특징으로 하는 IPD(Integrated Passive Device) 트랜스포머.
- 제8항에 있어서,상기 전원 공급용 패드는,금(Au) 및 니켈(Ni)을 포함하는 것을 특징으로 하는 IPD(Integrated Passive Device) 트랜스포머.
- 제8항에 있어서,상기 유전체 적층기판은,제1 유전율을 갖는 제1 유전체 층; 및제2 유전율을 갖는 제2 유전체 층을 포함하며,상기 입력 도전 선로, 버퍼층, 및 전원 공급용 패드는, 상기 제2 유전체 층 에 형성되는 것을 특징으로 하는 IPD(Integrated Passive Device) 트랜스포머.
- 제12항에 있어서,상기 제2 유전체 층은,벤조 사이클로로 부틸렌(BCB)을 포함하는 것을 특징으로 하는 IPD(Integrated Passive Device) 트랜스포머.
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