JP2001102488A

JP2001102488A - 半導体装置

Info

Publication number: JP2001102488A
Application number: JP27368399A
Authority: JP
Inventors: Tomo Yasuda; 朋安田; Toyohiko Kumakura; 豊彦熊倉; Takeshi Ishihara; 剛石原; Eiju Murakami; 英寿村上; Masahiko Kobayashi; 雅彦小林
Original assignee: Hitachi Cable Ltd
Current assignee: Hitachi Cable Ltd
Priority date: 1999-09-28
Filing date: 1999-09-28
Publication date: 2001-04-13

Abstract

(57)【要約】【課題】信号配線間のクロストーク及び信号の反射を効
果的に抑制することができ、且つ従来技術に比べて低コ
ストに製造することが可能な半導体装置の構造を提供す
ること。【解決手段】テープ状基板１と半導体チップ３０の２つ
を構造内に有する半導体装置において、Ｉ／Ｏ、アドレ
ス、クロック等の情報を伝送する複数の信号配線８ａ〜
８ｄのうちグランドや電源等の定電位の配線１０ａ、１
０ｂ、９ａ、９ｂと隣接する信号配線の、定電位の配線
と沿う部分について、信号配線と定電位の配線との間隔
Ｄ１を、配線の最小幅Ｗ１の２倍以下の間隔とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線基板又は配線
を施したテープ状基板と、半導体チップとの２つを構造
内に有する半導体装置の構造に関するものである。

【０００２】

【従来の技術】近年半導体装置を用いた情報機器の進展
は著しく、扱われる周波数もより高周波となり、特に高
速性を必要とされる用途では、半導体装置のパッケージ
外部でも１００MHz を超える周波数で信号が伝送される
ようになった。特に、メモリ関連ではクロック周波数４
００MHz 波形での伝送が実現されている。

【０００３】また、情報機器の小型化、高密度化の要請
により、半導体装置のパッケージサイズは縮小し、ピン
数は増加する傾向にある。結果として、半導体装置には
今までと比べて狭い配線間隔が要求されるようになっ
た。

【０００４】ところが、これらの高周波、狭ピッチの配
線という条件下では、配線の伝送特性が劣化することが
問題となる。この劣化の元となる現象に以下の２つがあ
る。

【０００５】（ａ）クロストーク並走する２本の信号配線がある場合、一方に電流が流れ
ると電磁誘導によりもう一方の配線に起電力が生じる。
この起電力をＶｃとするとＶｃ＝Ｍ・ｄＩ／ｄｔＭ：信号配線間の相互インダクタンスＩ：一方の配線に流れる電流である。このように他の配線に電磁誘導により生じる信
号の漏れを誘導性のクロストークといい、値が大きくな
るとチップでの信号判断の妨げとなりチップの誤作動を
招く。

【０００６】またクロストークには配線間又は配線と平
板導体間のキャパシタンス成分による容量性のクロスト
ークも存在する。

【０００７】（ｂ）信号の反射伝送線路の性質を表す表記として特性インピーダンスが
あり、無損失の配線の場合はＺ＝√Ｌ／Ｃ（単位はΩ）Ｚ：特性インピーダンスＬ：実効インダクタンスＣ：配線とそのリターン経路の間のキャパシタンスとなる。伝送経路内でこの値が不連続となる部分では信
号の反射が生じ、高周波域ではこの影響によるチップの
誤作動が生じる。配線を接続する点で、両方の特性イン
ピーダンスを同じ又は近い値にして信号の反射を抑制す
ることをインピーダンスの整合という。

【０００８】上記クロストーク及び信号反射の問題を解
決するために様々な手法が試みられている。特にパッケ
ージ配線の新規構造により問題を解決した例の代表的な
ものを以下にあげ、加えてその技術の問題点についても
示す。

【０００９】(i) 第１は、半導体パッケージの信号配線
と同じ層の配線間に、グランド層又はグランド配線を配
置して、クロストークの抑制を行う半導体装置の構造と
するもので、これには日本電信電話株式会社の提案に係
るもの（実開平４−１０５５５３号公報）がある。図９
がその概略図である。

【００１０】これは、半導体パッケージの基板１１の同
一面に複数本の信号配線１２を設けるに際し、信号配線
１２と同じ層の信号配線１２間に、グランド層又はグラ
ンド配線として機能するグランド面１３を設け、これに
よりクロストークの抑制を行う。

【００１１】しかし、この構造では、基板１１の同一面
における配線層のうち信号配線１２に使われる以外の面
積をグランド面１３として使用しているため、配線密度
を高くしたい場合には不適当であり、例えば、配線面内
（基板１１の面領域）の殆どが信号配線１２で使用され
るような高密度の配線形態には適用することができな
い。

【００１２】(ii)第２は、グランド導体を信号配線とは
別の層に広げて設けることにより信号配線をマイクロス
トリップ型伝送線路の構造とし、以て信号配線間の電磁
結合を低減する半導体装置の構造とするもので、これに
は松下電気産業株式会社の提案に係るもの（特開平７−
７４２８５号公報）がある。概略を図１０に示す。

【００１３】これは、Ｓｉあるいはガラス基板から成る
配線基板１９の主面上に層間絶縁膜２２を設け、その上
面に配線導体１５、１６を形成すると共に、その下面
（配線基板１９との境界面）のほぼ全域いっぱいにグラ
ンド導体１８を形成し、両者をコンタクトホール１７を
介して接続することにより、配線導体１５、１６が層間
絶縁膜（誘電体膜）２２及びグランド導体１８と共にマ
イクロストリップ型伝送線路を構成するようにしたもの
である。半導体チップ１４はこの層間絶縁膜２２上に載
置され、その半導体チップ１４下面の信号配線は、バン
プ２１を介して、上記したマイクロストリップ配線たる
配線導体１５、１６とフリップチップ接続される。

【００１４】このマイクロストリップ配線技術によれ
ば、信号配線を単層にて構築する場合に比べて信号配線
間のクロストークや同時切替えノイズを低減することが
できるが、グランド導体１８とグランド配線１６との導
通をとるためのコンタクトホール１７を設ける工程が必
要となり、コスト高となる。

【００１５】

【発明が解決しようとする課題】上述したように、従来
技術には次のような課題がある。

【００１６】上記クロストーク及び信号反射の問題を解
決するために、実際的に且つ有効な手法の確立が望まれ
る。

【００１７】図９の半導体装置の構造では、基板１１の
同一面の配線層のうち信号配線１２に使われない面領域
をグランド面１３として形成し使用するものであるた
め、クロストークを抑制することはできるが、配線面内
の殆どを信号配線１２で利用し尽くすような高密度の配
線形態には、適用することができない。

【００１８】また図１０の半導体装置の構造では、信号
配線をマイクロストリップ型伝送線路により構成するの
で、信号配線を単層で構成する場合に比べて信号配線間
のクロストークや同時切替えノイズを低減することがで
きるが、グランド導体１８とグランド配線１６との導通
をとるためのコンタクトホール１７を設ける工程が必要
となり、コスト高となる。

【００１９】そこで、本発明の目的は、上記課題を解決
し、信号配線間のクロストーク及び信号の反射を効果的
に抑制することができ、且つ従来技術に比べて複雑な工
程を必要とせずに低コストに製造することが可能な半導
体装置の構造を提供することにある。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。

【００２１】（１）請求項１の発明は、配線基板又は配
線を施したテープ状基板と半導体チップの２つを構造内
に有する半導体装置において、前記基板が、Ｉ／Ｏ、ア
ドレス、クロック等の情報を伝送する複数の信号配線
と、グランドや電源等の定電位におかれた複数の定電位
の配線とを有する配線パターンを具備し、前記配線パタ
ーンが、前記複数の信号配線のうち前記定電位の配線の
いずれかと隣接する信号配線の、前記定電位の配線と沿
う部分について、当該信号配線と定電位の配線との間隔
を、当該信号配線の幅の最小値の２倍以下の間隔で配置
した構造を有することを特徴とする。

【００２２】この請求項１の発明においては、(i) 配線
基板又は配線を施したテープ状基板と、(ii)半導体チッ
プ、の２つを構造内に有する半導体装置において、Ｉ／
Ｏ、アドレス、クロック等の情報を伝送する複数の信号
配線のうちグランドや電源等の定電位の配線と隣接する
信号配線の、定電位の配線と沿う部分について、信号配
線と定電位の配線との間隔を、信号配線の最小幅の２倍
以下の間隔で配置する。その作用について次に説明す
る。

【００２３】図５に、配線を設けたテープ材料から成る
テープ状基板１１の断面の１例を示す。ここでは説明を
簡単にするために、定電位の配線としてグランド配線１
０が設けられている。また、テープ状基板１１にはグラ
ンド配線１０に隣接する信号配線１２ａと、信号配線１
２ａに隣接する信号配線１２ｂがあり、信号配線１２ａ
と１２ｂの配線幅は配線全体における最小値Ｗmin であ
るとする。

【００２４】信号配線１２ａをグランド配線１０に対し
て近接配置することで、グランド配線１０に信号配線１
２ａを流れる信号に対する帰還電流が流れ、この電流に
より、図６に示す通り、向きが逆の磁界２４ａ、２４ｂ
が生じる。これらの磁界は空間においてベクトル的に重
なり合い新しい磁界のベクトルが発生するが、両配線１
０、１２ａより離れるに従い、両配線からの磁界２４
ａ、２４ｂは殆ど同じ大きさで逆向きとなるので、磁界
２４ａ、２４ｂは打ち消しあい、磁界の強度は低下す
る。従って、図７のように信号配線１２ａのみに電流が
流れる場合の磁界２４に比べると、グランド配線１０、
信号配線１２ａの近傍のみに磁界が存在することにな
り、他の信号配線１２ｂに磁界が鎖交することによって
生じるクロストークが低減される。

【００２５】同時に、定電位の配線たるグランド配線１
０を近接させることは、特性インピーダンスの低減につ
ながる。特性インピーダンスについて考慮されていない
半導体パッケージでの特性インピーダンスは配線の仕方
によりまちまちであった。定電位の配線たるグランド配
線１０や電源配線を近接させる事により、Ｚ＝√Ｌ／Ｃ
の値を調整し、基板での特性インピーダンスとの整合を
とって信号の反射を抑制することが可能となる。また、
特性インピーダンスの値を整合しない場合でも、特性イ
ンピーダンスの値が定電位の配線の近接により低下する
ことは、信号伝送時の伝送特性の向上につながる。

【００２６】また、請求項１の発明では、配線の最小幅
の２倍以下の間隔での配置としている。これは次のよう
な本発明者等の認識に基づく。

【００２７】即ち、図８は、一層基板上の幅５０μｍの
２配線間の周波数５００MHz における相互インダクタン
スの計算値を示したものであるが、配線間隔が狭くなる
ほど相互インダクタンスは増大し、特に配線幅の２倍で
ある１００μｍ以下で急激に値が大きくなっていること
が判った。したがって、図５の信号配線１２ａに対して
この間隔ｄｇ＝１００μｍ以下でグランド配線を設ける
ことより、グランドによる相互インダクタンス低減効果
は大きくなる。信号配線の配線幅５０μｍという値は、
高速動作を要求される半導体パッケージの配線幅として
代表的なものであり、間隔ｄｇを信号配線１２ａの最小
幅Ｗmin の２倍以下とするという基準は、半導体パッケ
ージ一般に広く適用することができる。

【００２８】更に、請求項１の発明では、基板に図１０
の従来技術で述べたようなグランド導体１８とグランド
配線１６との導通をとるためのコンタクトホール１７を
設ける必要がなく、半導体装置を安価に製造することが
できる。

【００２９】（２）請求項２の発明は、請求項１に記載
の半導体装置において、前記複数の信号配線のうち前記
定電位の配線のいずれかと隣接する信号配線は、前記定
電位の配線と沿う部分について、当該信号配線と定電位
の配線との最も狭い間隔が、当該信号配線の幅の最小値
の２倍以下の間隔となるように配置することを特徴とす
る。

【００３０】配線間のキャパシタンス値は、配線が最も
狭い間隔で並んでいる箇所により殆ど決定される。従っ
て、上記請求項２の如く、信号配線と定電位の配線との
最も狭い間隔に着目して両者間の間隔を規制すると、信
号配線と定電位の配線との間のキャパシタンス値を同様
な値に低く抑えることが可能になる。

【００３１】（３）請求項３の発明は、請求項１又は２
に記載の半導体装置において、前記配線パターンが、前
記複数の信号配線の全てに対して前記複数の定電位の配
線の１つを沿わせた構造を有することを特徴とする。

【００３２】このように全ての信号配線に対し定電位の
配線を隣接することにより、一部の配線のみに施す場合
に比べて総合的に電気特性が改善される。特に信号配線
は最も近接した定電位の配線を交流成分のリターン路と
して使用することができるので、他の信号配線との電磁
界の結合を小さくすることができる。

【００３３】（４）請求項４の発明は、請求項１又は２
に記載の半導体装置において、前記配線パターンが、前
記複数の信号配線のうち、伝送信号の周波数が１０MHz
以上である信号配線の全てに対して前記複数の定電位の
配線の１つを沿わせた構造を有することを特徴とする。

【００３４】これは、請求項１又は２の構造において、
対象となる信号配線を、１０MHz 以上の周波数の信号が
伝送されているものに限定したものである。１０MHz 以
上としたのは、１０MHz より低い周波数の信号を扱う場
合では、クロストーク、同時切り替えノイズ、反射によ
る装置動作への影響がもともと大きな問題とならないか
らである。この請求項４では、信号配線のうち１０MHz
以上の伝送信号が流れる信号配線に対してのみ定電位の
配線を沿わせる構成であるので、信号配線の全てに対し
て定電位の配線を沿わせる請求項３の構成に比べ、より
配線パターンに必要な面積が小さくて済み、半導体装置
の小型化や低コスト化につながる。

【００３５】（５）請求項５の発明は、配線基板又は配
線を施したテープ状基板と半導体チップの２つを構造内
に有する半導体装置において、前記基板が、Ｉ／Ｏ、ア
ドレス、クロック等の情報を伝送する複数の信号配線
と、グランドや電源等の定電位におかれた複数の定電位
の配線とを有する配線パターンを具備し、前記配線パタ
ーンが、前記複数の信号配線のうち前記定電位の配線の
いずれかと隣接する信号配線の、前記定電位の配線と沿
う部分について、当該信号配線と定電位の配線との最も
狭い間隔を、当該信号配線の最小幅の２倍以下とし、且
つその最も狭い間隔で配置する長さを、全ての信号配線
での平均値の±１０％以内に収めた構造を有することを
特徴とする。

【００３６】このように、配線基板又は配線を施したテ
ープ状基板と、半導体チップとの２つを構造内に有する
半導体装置で、定電位の配線と隣接する信号配線の、定
電位の配線と沿う部分について、信号配線と定電位の配
線との最も狭い間隔を、配線の最小幅の２倍以下とし、
且つその最も狭い間隔で配置する長さを、全ての配線で
の平均値±１０％以内に収めることによって、対象配線
内での△Ｃｉ（入力キャパシタンスのばらつき）を低減
することができる。信号配線内の特定の用途のグループ
について△Ｃｉを低く抑える必要がある場合に、パッケ
ージ配線部の特性を均一化することができることから、
半導体側の特性をパッケージに合わせたものにする必要
が無くなるという利点が得られる。

【００３７】（６）請求項６の発明は、請求項５に記載
の半導体装置において、前記配線パターンが、前記複数
の信号配線のうち前記定電位の配線のいずれかと隣接す
る信号配線として、Ｉ／Ｏ配線の全て、又はアドレス配
線の全て、又はその両方の全てを含み、これらの信号配
線の前記定電位の配線と沿う部分について、当該信号配
線と定電位の配線との最も狭い間隔を、当該信号配線の
最小幅の２倍以下とし、且つその最も狭い間隔で配置す
る長さを、全ての信号配線での平均値の±１０％以内に
収めた構造としたことを特徴とする。

【００３８】これは、配線パターンに信号配線として含
まれるＩ／Ｏ配線の全て、又はアドレス配線の全て、又
はその両方の全てについて、上記請求項５と同じ特徴を
当てはめた具体的形態を特定したものであり、次の３つ
の形態が含まれる。

【００３９】第１は、前記配線パターンが、前記複数の
信号配線のうち前記定電位の配線のいずれかと隣接する
信号配線としてＩ／Ｏ配線を含み、その全てのＩ／Ｏ配
線の、前記定電位の配線と沿う部分について、Ｉ／Ｏ配
線と定電位の配線との最も狭い間隔を、当該Ｉ／Ｏ配線
の最小幅の２倍以下とし、且つその最も狭い間隔で配置
する長さを、全てのＩ／Ｏ配線での平均値の±１０％以
内に収めた構造を有する形態である。

【００４０】第２は、前記配線パターンが、前記複数の
信号配線のうち前記定電位の配線のいずれかと隣接する
信号配線としてアドレス配線を含み、その全てのアドレ
ス配線の、前記定電位の配線と沿う部分について、アド
レス配線と定電位の配線との最も狭い間隔を、当該アド
レス配線の最小幅の２倍以下とし、且つその最も狭い間
隔で配置する長さを、全てのアドレス配線での平均値の
±１０％以内に収めた構造を有する形態である。

【００４１】第３は、上記第１の形態と第２の形態を同
時に有するものである。

【００４２】このように、配線基板又は配線を施したテ
ープ状基板と、半導体チップとの２つを構造内に有する
半導体装置で、定電位の配線と隣接する信号配線の、定
電位の配線と沿う部分について、Ｉ／Ｏ配線の全て、ま
たアドレス配線の全て、またその両方の全ての信号配線
と定電位の配線との最も狭い間隔を、配線の最小幅の２
倍以下とし、且つその最も狭い間隔で配置する長さを、
全ての配線での平均値±１０％以内に収めることによっ
て、対象配線内での入力キャパシタンスのばらつき△Ｃ
ｉを低減することができる。信号配線内の特定の用途の
グループについて上記ばらつき△Ｃｉを低く抑える必要
がある場合に、パッケージ配線部の特性を均一化するこ
とができることから、半導体側の特性をパッケージに合
わせたものにする必要が無くなる。

【００４３】

【発明の実施の形態】以下、本発明を図示の実施形態に
基づいて説明する。

【００４４】図１〜図３に本発明の実施形態を示す。

【００４５】図２において、１は絶縁体テープ基材３の
片面に配線パターン２を施して成るテープ状基板であ
る。このテープ状基板１は、具体的には絶縁体テープ基
材３に、半田ボール用の穴３ａと、配線とチップとの接
続部の穴３ｂとをパンチングで開けた後に、片面に銅箔
をラミネートし、複数の信号配線と複数の定電位の配線
とを含む配線パターン２をエッチングで形成したもので
ある。この配線パターン２の１例を図１に示す。

【００４６】図１に示す配線パターン２は、Ｉ／Ｏ、ア
ドレス、クロック等の情報を伝送する複数の信号配線８
ａ〜８ｄと、定電位の配線としての複数の電源配線９
ａ、９ｂ及び定電位の配線としての複数のグランド配線
１０ａ、１０ｂとを有する。信号配線８ａ〜８ｄは、そ
れぞれパッド部８１、傾斜部８２、直線部８３、傾斜部
８４及び接続リード部８５を有する。電源配線９ａは、
パッド部９１、直線部９３、傾斜部９４及び接続リード
部９５を有する。電源配線９ｂは、パッド部９１、傾斜
部９２、直線部９３、傾斜部９４及び接続リード部９５
を有する。またグランド配線１０ａ、１０ｂは、それぞ
れパッド部１０１、傾斜部１０２、直線部１０３、傾斜
部１０４及び接続リード部１０５を有する。

【００４７】上記複数の信号配線８ａ〜８ｄのうち、左
側の１本の信号配線８ａに対しては、これに隣接して、
１本の電源配線９ａ及び１本のグランド配線１０ａが配
設されており、また、中央の１本の信号配線８ｂに対し
ては、これに隣接して１本の電源配線９ｂが隣接されて
いる。更に、右側の２つの信号配線８ｃ及び８ｄに対し
ては、両者の間を通過する形で１本のグランド配線１０
ｂが隣接されている。

【００４８】まず左側の信号配線８ａについては、その
定電位の配線たるグランド配線１０ａと沿う部分（直線
部８３及び傾斜部８４のうちａ〜ｂで示す区間）につい
て、傾斜部８４、１０４間の間隔Ｄ１の部分が最も狭
く、次いで直線部８３、１０３間の間隔Ｄ２の部分がこ
れより若干広い間隔となっている。また、信号配線８ａ
が定電位の配線たる電源配線９ａと沿う部分について
の、傾斜部８４、９４間間隔Ｄ３は、上記間隔Ｄ２より
更に若干広い間隔となっている。従って、「信号配線８
ａの定電位の配線と沿う部分について当該信号配線８ａ
と定電位の配線との最も狭い間隔」と言った場合、上記
のグランド配線１０ａとの間隔Ｄ１を指す。

【００４９】信号配線８ａの幅は、上記グランド配線１
０ａに対して間隔Ｄ１で配置されている傾斜部８３の幅
Ｗ１が、当該信号配線８ａの幅の最小値となっている。
グランド配線１０ａは、この間隔Ｄ１が、当該信号配線
８ａの幅Ｗ１の最小値の２倍以下の間隔となるように、
信号配線８ａに接近して配置されている。なお、この例
では、間隔Ｄ２も信号配線８ａの幅Ｗ１の最小値の２倍
以下の間隔となるように設定されている。

【００５０】このように信号配線８ａをグランド配線１
０ａに対して近接配置することで、グランド配線１０ａ
に信号配線８ａを流れる信号に対する帰還電流が流れ、
この電流により、図６で説明したように、向きが逆の磁
界２４ａ、２４ｂが生じる。これらの磁界は空間におい
てベクトル的に重なり合い新しい磁界のベクトルが発生
するが、両配線８ａ、１０ａより離れるに従い、両配線
からの磁界２４ａ、２４ｂは殆ど同じ大きさで逆向きと
なるので、磁界２４ａ、２４ｂは打ち消しあい強度は低
下する。したがって信号配線８ｂのみに電流が流れる場
合に比べると、信号配線８ａ、グランド配線１０ａの近
傍のみに磁界が存在することになり、他の信号配線８ｂ
に磁界が鎖交することによって生じるクロストークが低
減される。

【００５１】特に、信号配線８ａは、グランド配線１０
ａとの間隔Ｄ１、Ｄ２が当該信号配線８ａの最小幅Ｗ１
の２倍以下の間隔となるように、グランド配線１０ａに
接近して配置されているので、グランドによる相互イン
ダクタンスの顕著な低減効果を得ることができる。即
ち、図８は、基板上に配線幅Ｗ１＝５０μｍの配線を２
本間隔を置いて並べた場合の、両配線間の周波数５００
MHz における相互インダクタンスの計算値を示すもので
あるが、配線間の間隔［μｍ］が狭くなるほど相互イン
ダクタンス［ｎＨ］は増大し、特に配線幅Ｗ１の２倍で
ある１００μｍ以下で急激に相互インダクタンスの値が
大きくなる。このことに着目し、信号配線８ａに対して
上記間隔Ｄ１、Ｄ２を１００μｍ以下でグランド配線１
０ａを設けることより、グランドによる相互インダクタ
ンス低減効果を大きく得ることができる。

【００５２】同時に、定電位の配線たるグランド配線１
０ａを近接させたことで、特性インピーダンスの低減が
図られる。また定電位の配線たるグランド配線１０ａや
電源配線９ａを近接させた事により、Ｚ＝√Ｌ／Ｃの値
を調整し、基板での特性インピーダンスとの整合をとる
ことが可能となる。

【００５３】次に、中央の信号配線８ｂについては、そ
の直線部８３が定電位の配線たる電源配線９ｂの直線部
９３と対向して平行になるように配置されており、その
電源配線９ｂと沿う部分（直線部８３のうち長さＬの区
間）が最も狭い間隔Ｄ１となっている。従って、「信号
配線８ｂの定電位の配線と沿う部分について、当該信号
配線８ｂと定電位の配線との最も狭い間隔」と言った場
合、上記の電源配線９ｂとの間隔Ｄ１を指す。電源配線
９ｂは、この間隔Ｄ１が、当該信号配線８ｂの幅Ｗ１の
最小値（配線全体における最小幅）の２倍以下の間隔と
なるように、信号配線８ｂに接近して配置されている。

【００５４】更に、右側の信号配線８ｃ、８ｄについて
は、それぞれの直線部８３が定電位の配線たるグランド
配線１０ｂの直線部１０３に対して平行になるように配
置されており、そのグランド配線１０ｂと沿う部分（直
線部８３のうち長さＬの区間）が最も狭い間隔Ｄ１とな
っている。従って、「信号配線８ｃ、８ｄの定電位の配
線と沿う部分について、当該信号配線８ｃ、８ｄと定電
位の配線との最も狭い間隔」と言った場合、上記のグラ
ンド配線１０ｂとの間隔Ｄ１を指す。グランド配線１０
ｂは、この間隔Ｄ１が、当該信号配線８ｃ、８ｄの幅Ｗ
１の最小値の２倍以下の間隔となるように、信号配線８
ｃ、８ｄに接近して配置されている。

【００５５】このように信号配線８ｂを電源配線９ｂに
対して近接配置し、又は信号配線８ｃ、８ｄをグランド
配線１０ｂに対して近接配置することで、他の信号配線
に鎖交する磁束が減少しクロストークが低減される。

【００５６】更に、上記配線パターン２は、上記のよう
に信号配線８ａ〜８ｄの定電位の配線９ａ、９ｂ、１０
ａ、１０ｂとの最も狭い間隔Ｄ１を、当該信号配線の最
小幅Ｗ１の２倍以下とするだけでなく、その最も狭い間
隔Ｄ１で配置する長さＬを、全ての信号配線８ａ〜８ｄ
での平均値の±１０％以内に収めた構造となっている。
これにより、信号配線８ａ〜８ｄをＩ／Ｏ線又はアドレ
ス線として用いる場合、それらの配線での入力キャパシ
タンスＣｉのばらつき△Ｃｉのうち配線に起因するもの
の値を平準化することができる。配線間のキャパシタン
ス値は、配線が最も狭い間隔で並んでいる箇所により殆
ど決定されるからである。この入力キャパシタンスＣｉ
のばらつき△Ｃｉについての配慮は、Ｉ／Ｏ線とアドレ
ス線の全てについてばらつき△ｃｉを低く抑える必要が
ある半導体装置に有効である。

【００５７】次に、図２及び図３を参照しながら、本発
明の半導体装置の全体の構成を、その製造方法と共に説
明する。

【００５８】クロストーク、同時切替えノイズ、波形の
歪みによる伝送特性の劣化を低減するために、以下に示
す半導体パッケージの作製を行う。

【００５９】（１）図２及び図３において、絶縁体テー
プ基材３に、パンチングにより、半田ボール５を通す穴
３ａと、配線とチップを接合する部分の穴３ｂを施す。

【００６０】（２）テープ基材３に金属箔（銅箔）をラ
ミネートした後、金属箔の上に感光性のレジストを塗布
する。

【００６１】（３）感光性のレジストを塗布した配線層
に配線の形状に光を照射し硬化させることでマスキング
を行い、硬化しなかった感光性レジストを除去した後エ
ッチングで金属箔を溶解し、配線パターン２を形成す
る。この配線パターン２には、上記の図１で説明したよ
うな相互関係で複数の信号配線８ａ〜８ｄ及び複数の定
電位の配線（電源配線９ａ、９ｂ、グランド配線１０
ａ、１０ｂ）を有するものであって、全体としては、請
求項１〜６のうちいずれかのルールに従った配線パター
ン２のものを用いる。

【００６２】この実施形態では、配線パターン２とし
て、伝送信号の周波数が１０MHz 以上である信号配線の
全て（図１の信号配線８ａ〜８ｄの全て）に対して定電
位の配線（図１の電源配線９ａ、９ｂ、グランド配線１
０ａ、１０ｂのうちの１つ）を配線の最小幅の２倍以内
の間隔で沿わせた。

【００６３】（４）配線層のうち半導体チップ３０や半
田ボール５に接続しない部分に対しソルダレジストを塗
布する。

【００６４】（５）半田ボール５と配線との接合性、ま
た配線と半導体チップ３０上の金バンプとの接合性を高
めるために、電解めっき法を用いて配線に金属めっきを
施す。

【００６５】（６）次に絶縁体テープ（テープ状エラス
トマ）を金型で図３に示す如く長方形のシート状エラス
トマ４として打ち抜き、これをテープ状基板１の配線層
側に貼り付けた。このエラストマ４により半導体チップ
３０のパターン面とテープ状基板１上の配線パターン２
とを絶縁する。

【００６６】（７）その後、半導体チップ３０をエラス
トマ４側からテープ状基板１上に接着する。

【００６７】（８）次に、配線とチップの接合を行うた
め、ボンディングツールを用いて配線８ａ〜８ｄ、９
ａ、９ｂ、１０ａ、１０ｂにおける接続リード部８５、
９５及び１０５を半導体チップ３０に圧着した。これは
ボンディングツールの先端を、テープ状基板１の接続部
の穴３ａに差し込み、それらの配線パターン２のリード
部８５、９５及び１０５を、図４に代表的にリード部２
ａとして示すように相手側に圧着することで行う。

【００６８】（９）その後、接続部の穴３ｂに封止用樹
脂７を充填することにより、配線と半導体チップ３０の
接続部分に対して樹脂封止を行った。

【００６９】（１０）次に、図４に代表的に２ｂで示す
半田ボールパッドに半田ボール５を乗せて加熱し、配線
と半田ボール５を接合した。

【００７０】（１１）最後に、テープ状基板１におい
て、パッケージとして用いるテープ部分を他のテープ部
分より、切断金型を用いて打ち抜き、パッケージ形状と
して取り出した。

【００７１】以上のようにして図２に示す半導体装置を
製作した。

【００７２】このようにして構成した半導体装置は、図
１０の従来技術で述べたようなコンタクトホール１７を
基板に設ける必要がないため、半導体装置を安価に製造
することができる。

【００７３】上記図２の実施形態では、信号配線のうち
伝送信号の周波数が１０MHz 以上である信号配線に対し
てのみ定電位の配線（図１の電源配線９ａ、９ｂ、グラ
ンド配線１０ａ、１０ｂのうちの１つ）を配線の最小幅
の２倍以内の間隔で沿わせた構造とした。しかし、前記
複数の信号配線の全てに対して前記複数の定電位の配線
の１つを沿わせた構造とすることもできる。

【００７４】また、本発明の他の実施形態として、図２
の実施形態と同様な作業を行い、配線パターン２とし
て、Ｉ／Ｏ線とアドレス線の全てについて、定電位の配
線との間隔Ｄ１が最も狭い部分の長さＬを、それらの信
号線で平均値±１０％以内に収めた構成とすることもで
きる。この場合はＩ／Ｏ線とアドレス線について、それ
らの信号配線での入力キャパシタンスＣｉのばらつき△
Ｃｉのうち、配線に起因するものの値を平準化すること
ができる。これは配線間のキャパシタンス値は、配線が
最も狭い間隔で並んでいる箇所により殆ど決定されるか
らである。この実施形態の対象となる半導体装置は、Ｉ
／Ｏ線とアドレス線の全てについて△ｃｉを低く抑える
必要がある半導体装置である。

【００７５】本発明を適用可能な半導体装置としては、
グリッド・エリア・アレイ型半導体装置、又はリードフ
レームパッケージ型半導体装置が挙げられる。特に、狭
ピツチ配線又は高速動作、又はその両方が必要なＤＲＡ
Ｍ（例えばＲａｍｂｕｓＤＲＡＭ）やＳＲＡＭロジッ
クＩＣ、フラッシュＲＡＭ、ボール・グリッド・アレイ
（ＢＧＡ）やピン・グリッド・アレイ（ＰＧＡ）の形状
をとるマイクロプロセッサ、ＤＳＰ（デジタル・シグナ
ル・プロセッサ）等に対して、本発明での効果が有効に
得られる。しかし、その他、複数の半導体チップを基板
に搭載したマルチチップモジュールやビルドアップ基板
の部分構造においても、本発明の概念を適用することが
できる。

【００７６】本発明を適用可能な応用システムは、上記
半導体装置が使用される分野の全ての情報機器、家電品
である。

【００７７】

【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。

【００７８】（１）請求項１に記載の発明によれば、配
線基板又は配線を施したテープ状基板と半導体チップの
２つを構造内に有する半導体装置において、複数の信号
配線のうち定電位の配線のいずれかと隣接する信号配線
は、前記定電位の配線と沿う部分について、当該信号配
線と定電位の配線との間隔が、当該信号配線の幅の最小
値の２倍以下の間隔である構造としたので、例えば５０
０MHz の信号を扱った場合、信号配線の幅の最小値が５
０μｍとすると、通常は相互インダクタンスが急激に値
が大きくなる領域、つまり配線幅の２倍である１００μ
ｍ以下の領域での相互インダクタンスの増大を抑え、一
の信号配線から発生される磁界が他の信号配線に鎖交す
ることによって生じるクロストークを有効に低減するこ
とができる。

【００７９】同時に、定電位の配線を近接させることに
より、特性インピーダンスを低減させることができるだ
けでなく、Ｚ＝√Ｌ／Ｃの値の調整をすることが可能と
なるので、基板での特性インピーダンスとの整合をと
り、信号の反射を効果的に抑制して伝送特性の向上を図
ることができる。

【００８０】また、従来技術で述べたようなグランド導
体とグランド配線との導通をとるためのコンタクトホー
ルを基板に設ける必要がなく、それだけ低コストに半導
体装置を製造することができる。

【００８１】（２）請求項２に記載の発明によれば、信
号配線と定電位の配線との最も狭い間隔が、当該信号配
線の幅の最小値の２倍以下の間隔となるようにしたの
で、信号配線と定電位の配線との間のキャパシタンス値
を同様な値に低く抑えることが可能になる。

【００８２】（３）請求項３の発明によれば、信号配線
の全てに対して定電位の配線の１つを沿わせた構造とし
たので、一部の配線のみに施した場合に比べて、総合的
に電気特性を改善することができる。特に信号配線は最
も近接した定電位の配線を交流成分のリターン路として
使用することができるので、他の信号配線との電磁界の
結合を小さくすることができる。

【００８３】（４）請求項４の発明によれば、信号配線
のうち、伝送信号の周波数が１０MHz 以上である信号配
線の全てに対して定電位の配線の１つを沿わせた構造と
したので、信号配線の全てに対して定電位の配線を沿わ
せる請求項３の構成に比べ、配線パターンに必要な面積
が小さくて済み、半導体装置の小型化や低コスト化を図
ることができる。

【００８４】（５）請求項５の発明によれば、複数の信
号配線のうち定電位の配線のいずれかと隣接する信号配
線は、その定電位の配線と沿う部分について、当該信号
配線と定電位の配線との最も狭い間隔が、当該信号配線
の最小幅の２倍以下であり、且つその最も狭い間隔で配
置する長さが、全ての信号配線での平均値の±１０％以
内に収まっている構造としたので、対象とする配線内で
の入力キャパシタンスのばらつき△Ｃｉを低減すること
ができる。従って、信号配線内の特定の用途のグループ
について△Ｃｉを低く抑える必要がある場合、パッケー
ジ配線部の特性を均一化することで、半導体側の特性を
パッケージに合わせたものにする必要を無くすことがで
きる。

【００８５】（６）請求項６の発明は、信号配線のうち
定電位の配線のいずれかと隣接する信号配線として、Ｉ
／Ｏ配線の全て、又はアドレス配線の全て、又はその両
方の全てを含み、これらの信号配線の前記定電位の配線
と沿う部分について、当該信号配線と定電位の配線との
最も狭い間隔を、当該信号配線の最小幅の２倍以下と
し、且つその最も狭い間隔で配置する長さを、全ての信
号配線での平均値の±１０％以内に収めた構造としたの
で、それらの対象配線内での入力キャパシタンスのばら
つき△Ｃｉを低減することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置に使用される配線パターン
の一部を示した図である。

【図２】本発明の半導体装置を示した断面図である。

【図３】本発明の半導体装置の製造に用いるテープ状基
板と半導体チップとエラストマとの関係を示した略図で
ある。

【図４】本発明の半導体装置の一部を拡大して示した図
である。

【図５】本発明により基板上に設けられる信号配線とグ
ランド配線との位置関係を示した断面図である。

【図６】本発明による図５の１層基板上の配線に生じる
磁界の向き及び大きさを示した図である。

【図７】従来のグランド配線がない１層基板上の配線に
生じる磁界の向き及び大きさを示した図である。

【図８】本発明の基礎を成す並列２配線の間隔と相互イ
ンダクタンスの値の関係を示した説明図である。

【図９】従来技術による半導体装置の配線部分の略図で
ある。

【図１０】他の従来技術による半導体装置の配線部分の
断面図である。

【符号の説明】

１テープ状基板２配線パターン３絶縁体テープ基材４エラストマ５半田ボール８ａ〜８ｄ信号配線９ａ、９ｂ電源配線１０ａ、１０ｂグランド配線１１基板１２、１２ａ、１２ｂ信号配線２４、２４ａ、２４ｂ磁界３０半導体チップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者村上英寿茨城県日立市日高町５丁目１番１号日立電線株式会社オプトロシステム研究所内 (72)発明者小林雅彦茨城県日立市日高町５丁目１番１号日立電線株式会社オプトロシステム研究所内

Claims

【特許請求の範囲】

【請求項１】配線基板又は配線を施したテープ状基板と
半導体チップの２つを構造内に有する半導体装置におい
て、前記基板が、Ｉ／Ｏ、アドレス、クロック等の情報
を伝送する複数の信号配線と、グランドや電源等の定電
位におかれた複数の定電位の配線とを有する配線パター
ンを具備し、前記配線パターンが、前記複数の信号配線
のうち前記定電位の配線のいずれかと隣接する信号配線
の、前記定電位の配線と沿う部分について、当該信号配
線と定電位の配線との間隔を、当該信号配線の幅の最小
値の２倍以下の間隔で配置した構造を有することを特徴
とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、前
記複数の信号配線のうち前記定電位の配線のいずれかと
隣接する信号配線は、前記定電位の配線と沿う部分につ
いて、当該信号配線と定電位の配線との最も狭い間隔
が、当該信号配線の幅の最小値の２倍以下の間隔となる
ように配置することを特徴とする半導体装置。
【請求項３】請求項１又は２に記載の半導体装置におい
て、前記配線パターンは、前記複数の信号配線の全てに
対して前記複数の定電位の配線の１つを沿わせた構造を
有することを特徴とする半導体装置。
【請求項４】請求項１又は２に記載の半導体装置におい
て、前記配線パターンは、前記複数の信号配線のうち、
伝送信号の周波数が１０MHz 以上である信号配線の全て
に対して前記複数の定電位の配線の１つを沿わせた構造
を有することを特徴とする半導体装置。
【請求項５】配線基板又は配線を施したテープ状基板と
半導体チップの２つを構造内に有する半導体装置におい
て、前記基板が、Ｉ／Ｏ、アドレス、クロック等の情報
を伝送する複数の信号配線と、グランドや電源等の定電
位におかれた複数の定電位の配線とを有する配線パター
ンを具備し、前記配線パターンが、前記複数の信号配線
のうち前記定電位の配線のいずれかと隣接する信号配線
の、前記定電位の配線と沿う部分について、当該信号配
線と定電位の配線との最も狭い間隔を、当該信号配線の
最小幅の２倍以下とし、且つその最も狭い間隔で配置す
る長さを、全ての信号配線での平均値の±１０％以内に
収めた構造を有することを特徴とする半導体装置。
【請求項６】請求項５に記載の半導体装置において、前
記配線パターンが、前記複数の信号配線のうち前記定電
位の配線のいずれかと隣接する信号配線として、Ｉ／Ｏ
配線の全て、又はアドレス配線の全て、又はその両方の
全てを含み、これらの信号配線の前記定電位の配線と沿
う部分について、当該信号配線と定電位の配線との最も
狭い間隔を、当該信号配線の最小幅の２倍以下とし、且
つその最も狭い間隔で配置する長さを、全ての信号配線
での平均値の±１０％以内に収めた構造としたことを特
徴とする半導体装置。