KR0156334B1 - 차폐 본딩 와이어를 구비하는 고주파, 고밀도용 반도체 칩 패키지 - Google Patents

차폐 본딩 와이어를 구비하는 고주파, 고밀도용 반도체 칩 패키지

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KR0156334B1
KR0156334B1 KR1019950035522A KR19950035522A KR0156334B1 KR 0156334 B1 KR0156334 B1 KR 0156334B1 KR 1019950035522 A KR1019950035522 A KR 1019950035522A KR 19950035522 A KR19950035522 A KR 19950035522A KR 0156334 B1 KR0156334 B1 KR 0156334B1
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이경선
한찬민
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Abstract

본 발명은 고주파·고밀도 소자 특히 MMIC(Micro/Millimeter-wave IC)나 OEIC(Opto Electronic IC)에서 근접한 본딩 와이어난에 발생하는 상호 인덕턴스와 혼신 레벨을 감소하기 위한 것으로서, 동일한 신호가 전달되는 접지 또는 바이패스 I/O용 다중 본딩 패드를 포함해서 복수의 본딩 패드를 갖는 반도체 칩과, 반도체 칩이 부착되는 칩 지지 수단과 반도체 칩을 외부와 전기적으로 접속시키기 위한 복수의 도전 수단을 구비하는 기판과, 다중 폰딩 패드와 해당 도전 수단을 연결하는 최소한 두개 이상의 다중 본딩 와이어를 포함해서 복수의 본딩 패드와 도전 수단을 전기적으로 연결하는 복수의 본딩 와이어와, 다중 본딩 와이어 사이에 위치하며 양쪽 끝이 기판에 연결되어 있어서 다중 본딩 와이어에서 발생하는 자기장이 서로 간섭하지 못하도록 차폐하는 전류 루프 수단을 구비하는 반도체 칩 패키지를 제공한다.

Description

차폐 본딩 와이어를 구비하는 고주파 고밀도용 반도체 칩 패키지
제1도는 종래의 다중 본딩 와이어의 구조를 갖는 반도체 소자의 본딩 와이어 간의 전기적인 특성을 해석하기 위한 이중 본딩 와이어 모델의 사시도.
제2도는 본 발명에 따른 차폐 본딩 와이어 (screening bonding wire)를 구비하는 다중 본딩 와이어의 구조를 갖는 반도체 소자의 본딩 와이어 간의 전기적인 특성을 해석하기 위한 이중 본딩 와이어 모델의 사시도.
제3도는 본 발명에 따른 차폐 본딩 와이어를 사용한 다중 본딩 와이어 구조를 갖는 반도체 소자의 자기 인덕턴스와 상호 인덕턴스의 감소 효과를 설명하기 위한 그래프.
제4도는 본 발명에 따른 차폐 본딩 와이어를 사용한 다중 본딩 와이버 구조를 갖는 반도체 소자에서 본딩 와이어 간의 혼신 레벨의 감소 효과를 설명하기 위한 그래프.
제5도는 종래의 다중 본딩 와이어의 구조에서 본딩 와이어 간의 거리 (d)에 따른 인덕턴스의 변화량을 나타낸 그래프.
제6도는 본 발명에 따른 차폐 본딩 와이어를 갖는 다중 본딩 와이어의 구조에서 본딩 와이어 간의 거리 (d)에 아른 인덕턴스의 변화량을 나타낸 그래프.
제7a도는 본 발명에 따른 차폐 본딩 와이어를 구비하는 반도체 칩 패키지의 일 실시예에 대한 부분 단면도이고, 제7b도는 제7a도의 평면도.
제8a도는 본 발명에 따른 차폐 본딩 와이어를 구비하는 반도체 칩 패키지의 또 다른 실시예로서 칩 지지 수단이 접지 평면이 아닌 경우에 대한 부분 단면도이고, 제8b도는 제8a도의 평면도.
제9도는 두개의 차폐 본딩 와이어를 구비하는 다중 본딩 와이어 구조를 갖는 반도체 칩 패키지의 부분 평면도.
* 도면의 주요부분에 대한 부호의 설명
2, 12 : 접지 평면 4, 14 : 기판
6, 16 : 본딩 패드 8, 18 : 주 본딩 와이어
20, 78, 88, 98 : 차폐 본딩 와이어 70, 90 : 칩 지지 수단
72, 82, 92 : 반도체 칩 74, 84, 94 : 본딩 패드
76, 86, 96 : 다중 본딩 와이어 77, 97 : 리드 프레임 리드
80 : 인쇄 회로 기판 81 : 접착제
87 : 패드
[기술분야]
본 발명은 반도체 칩 패키지에 관한 것으로서 보다 구체적으로는 고주파·고밀도 소자 실장에 사용되는 본딩 와이어 사이에 접지된 차폐 본딩 와이어를 형성하여 이 차폐 본딩 와이어의 차폐 효과로 인한 본딩 와이어의 기생 성분인 유도성 성분의 감소와 본딩 와이어간에 발생하는 혼신(crosstalk;混信)의 감소 효과를 갖는 차폐 본딩 와이어가 구비되어 있는 반도체 칩 패키지에 관한 것이다.
[종래 기술]
플라스틱 패키지 기술에 사웅되는 와이어 본딩 접속 방법은 탭 (TAB ; Tape Automated Bonding) 기술이나 플립 칩 본딩 (Flip-Chib Bonding)에 비해서 신뢰성이나 생산 가격 면에서 우세한 점이 있기 때문에 반도체 생산 업체에서 널리 사용되고 있다.
그런데 최근 컴퓨터 및 통신 시스템의 고속화·광대역화 추세는 고속·고밀도 IC 소자의 개발을 기본 전제로 하고 있으며, 소자의 실용화를 위한 실장 기술의 개발을 필수적으로 요구하고 있다. 이러한 고속·고밀도 반도체 소자, 특히 MMIC (Micro/Millimeter wave Integrated Circuit)이나 OEIC (Opto Electronic Integrated Circuit)인 경우에는 반도체 소자와 리드 프레임을 연결하는 본딩 와이어간의 간섭효과나 인덕턴스에 의한 기생효과는 매우 커지게 되며 이러한 효과들은 주파수에 따라 크게 변하여 비록 낮은 클럭 주파수를 사용하는 경우에도 고조파 성분에 의한 의한 간섭, 왜곡 및 기생효과가 나타난다.
특히 MMIC의 경우에는 GaAs 등의 화합물 반도체를 사용하는데, GaAs 마이크로 웨이브 소자에서는 패키지 내에서 리드 프레임이 와이어에 비하여 인덕턴스가 1/5 -1/10 정도 작으므로 고주파 특성 향상을 위해서는 본딩 와이어가 매우 중요한 역할을 한다. 또한 본딩 와이어에 교류신호와 직류전원이 동시에 공급될 경우 높은 전류에 의한 전기 영동(Electro-migration) 현상이 발생하게 되는데, 이러한 전류에 의한 열을 분산시키고 견고한 본딩을 위하여 접지 I/O, 바이패스 I/O의 와이어 등 여러 본딩 와이어를 병렬 연결하는 다중 본딩을 많이 사용한다. 그러나 다중 본딩 와이어는 단일 본딩 와이어에 비하여 전류 밀도의 감소와 열 분산 효과 측면에서는 우수하지만 고밀도 집적회로의 경우 본딩 와이어간의 매우 좁은 배치 간격으로 인하여 상호 인덕턴스가 증가하기 때문에 임피던스의 감소 측면에서는 특별히 향상된 효과를 주지 못한다. 이러한 임피던스의 감소 효과가 작은 것은 근접한 본딩 와이어간의 상호 자기 결합 (mutual magnetic coupling) 때문이며, 이 상호 자기 결합은 높은 주파수에서 크게 증가하며 혼신(crosstalk)을 유발하여 소자의 오동작을 초래할 수 있다. 이러한 혼신 현상을 방지하기 위하여 구조적으로 본딩 와이어 사이 간격을 증가시키게 되면 소자의 집적 밀도가 낮아지게 되므로 고주파, 고밀도 소자에서 본딩 와이어간의 혼신은 불가피하다.
제1도는 종래의 다중 본딩 와이어의 구조를 갖는 반도체 소자의 본딩 와이어 간의 전기적인 특성을 해석하기 위한 이중 본딩 와이어 모델의 사시도이다. 접지 평면(2)은 완전 접지인 것으로 가정하고 그 위에 두께 400 ㎛의 기판(4)을 올려 놓는다. 기판(4)의 상부면에는 본딩 와이어의 볼 본딩이 이루어지는 본딩 패드(6)가 형성되어 있다.
직경 25 ㎛, 길이 2 mm의 금 와이어(8a, 8b)를 본딩 패드(6)와 접지 평면(2)사이에 연결한다. 두개의 본딩 와이어(8a, 8b) 사이의 간격은 200 ㎛로 하였다. 본딩 와이어(8a, 8b) 각각과 접지 평면(2) 사이에는 전압원 V1과 V2를 연결하여 본딩 와이어(8a, 8b) 간의 상호 자기 결합을 계산하였다.
접지 평면(2)은 영상 이론(image theory)에 의해 영상 본딩 와이어로 대체될 수 있다. 본딩 와이어의 도체 손실이 방사 효과에 미치는 영향을 고려하기 위하여 H. Y. Lee, T. Itoh, Phenomenological loss equivalence method for planar Quasi-TEM transmission lines with a thin normal conductor or superconductor IEEE Trans. Microwave Theory and Tech., vol. 37, No. 12, Dec. 1989에 개시되어 있는 현상학적 도체 손실 등가 기법 (phenomenological loss equivalence method)을 이용하여 계산한 내부 저항을 집중 소자화하여 W. L. Stuzman and G.A. Thiel, Antenna Theory and Design John Wiley and Sons, Inc., 1981에 설명되어 있는 것과 같은 모멘트 법 (MoM; Method of Moments)을 이용한 계산시 분할된 와이어에 균일하게 입력하였다. 본딩 와이어의 자기 및 상호 인덕턴스 (L, M)는 모멘트 법으로 계산된 동위상의 전압원 (V1= 1 [V], V2 = 1 [V])을 각각의 주 본딩 와이어에 가하였을 때의 입력 임피던스 (Ze)와 180도의 위상차를 가진 전압원 (V1 = 1 [V], V2 = -1 [V])을 가하였을 때의 입력 임피던스(Zo) 및 주파수 (ω)로부터 계산된다.
즉,
L = Im (Ze + Zo) / 2ω - (1)
M= Im (Ze - Zo) / 2ω - (2)
그리고 본딩 와이어의 반경(a), 접지평면으로부터의 높이(h) 및 본딩 와이어 간의 간격 (d)과 정적 (static) 상호 인덕턴스 (M)은 다음과 같은 관계식을 갖는다.
Static M = 0.1 ln{1 + (2h/d)2} - (3)
여기서 본딩 와이어의 임피던스 Z는 다음과 같은 행렬식으로 표현된다.
(여기서,은 전체 와이어 둘레에서 그린 함수(green's function)를 적분한 커넬 (kernel), s와 s' 은 각각 소스 점과 필드 점)
위의 식 (1), (2) 및 (4)에서 볼 수 있는 것처럼 자기 인덕턴스 (L)와 상호 인덕턴스 (M)는 주차수가 커짐에 따라 증가는데 이는 높은주파수에서 방사 효과 (radiation effect)가 증가하기 때문이다. 이러한 상호 인덕턴스 (M)의 증가는 아래의 식 (5)에서 볼 수 있는 것처럼 높은 주파수에서 본딩 와이어 간의 혼신을 유발하여 소자의 오동작을 초래할 수 있다.
혼신 [dB] = 20 log (M/L) --- (5)
그런데 식 (3)에 나타난 것처럼 상호 인덕턴스는 본딩 와이어 간의 간격 (d)에 반비례하므로 간격 (d)을 크게 하면 혼신을 감소시킬 수 있지만, 반도체 소자의 집적도를 떨어뜨리게 된다는 문제점이 있다.
[발명의 요약]
따라서 본 발명은 이러한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 집적 밀도를 증가시키면서 혼신을 줄일 수 있는 본딩 구조를 갖는 고밀도·고속 반도체 소자를 제공하는 것이다.
이러한 목적을 달성하기 위한 본 발명은 고주파·고밀도 소자 실장에 사용되는 본딩 와이어 사이에 차폐용 본딩 와이어를 본딩하고 이것을 접지시키게 되면 접지된 본딩 와이어의 차폐 효과로 인한 본딩 와이어의 중요한 기생 성분인 유도성 성분의 감소와 본딩 와이어간에 발생하는 혼신의 감소 효과를 얻을 수 있는 반도체 칩 패키지를 제공하는 것을 특징으로 한다.
제2도는 본 발명에 따른 차폐 본딩 와이어 (screening bonding wire)를 구비하는 다중 본딩 와이어의 구조를 갖는 반도체 소자의 본딩 와이어 간의 전기적인 특성을 해석하기 위한 이중 본딩 와이어 모델의 사시도이다. 제1도를 참조로 설명한 종래 이중 본딩 와이어 모델의 경우와의 비교를 용이하게 하기 위해서, 동일한 크기와 모양을 갖는 접지 평면(12), 기판(14), 본딩 패드(16) 및 이중 본딩 와이어(18a, 18b)를 사용한다.
본 발명에서는 본딩 패드(16)로부터 접지 평면(12)까지 연결되어 있는 두개의 본딩 와이어(18a, 18b) 간의 상호 자기 결합을 줄이기 위하여 신호를 전달하는 두개의 본딩 와이어 사이에 차폐 본딩 와이어(20)가 접지 평면으로부처 접지 평면으로 연결되어 있다. 자기 인덕턴스와 상호 인덕턴스는 앞의 식 (1), (2), (3)으로부터 구해진다. 본딩 와이어 간의 혼신 (crosstalk)은 구해진 자기 인덕턴스와 상호 인덕턴스로부터 계산된다.
차폐 본딩 와이어(20)의 양쪽 끝은 모두 접지 평면에 본딩되어 있기 때문에 양쪽 본딩와이어(18a, 18b)의 시변 (time-varying) 전기장에 의해 발생하는 자기장에 의해 차폐 본딩 와이어(20)에 흐르는 전류는 폐루프(closed loop)가 되어 영상 효과를 기대할 수 있으므로 상호 인덕턴스가 감소된다. 이러한 차폐 본딩 와이어를 사용한 본 발명의 경우와 종래의 경우에 대한 인덕턴스와 혼신 레벨의 차이는 제3도와 제4도의 도표를 통해 쉽게 이해할 수 있을 것이다.
제3도는 본 발명에 따른 차폐 본딩 와이어를 사용한 다중 본딩 와이어 구조를 갖는 반도체 소자의 자기 인덕턴스와 상호 인덕턴스의 감소 효과를 설명하기 위한 그래프이다. 제3도에서 곡선 30과 34는 종래 다중 본딩 와이어 구조일 때 자기 인덕턴스와 상호 인덕턴스를 각각 나타내고 곡선 32와 36은 본 발명에 따른 차폐 본딩 와이어를 구비하는 다중 본딩 와이어에서의 자기, 상호 인덕턴스를 각각 나타낸다. 곡선 30, 32, 34의 L, M, L은 도체 손실에 의하여 증대된 방사 효과로 인하여 주파수에 따라 증가한다. 곡선 32, 36의 L과 M은 곡선 30, 34의 L과 M보다 작은 값을 보인다. 이는 동위상 전압원 인가시 차폐 본딩 와이어에 유도되는 전류가 주 본딩 와이어의 전류 성분에 대하여 반대 방향 성분을 갖기 때문에 곡선 32, 36의 Zo가 곡선 30, 34에 비해 감소하고 역위상 전압원 인가시 차폐 본딩 와이어에 의해 V1에 의하여 유도되는 전류가 V2에 의하여 유도되는 전류의 성분에 의하여 상쇄되는 효과에 의하여 차폐 본딩 와이어에 유도 된 전체 전류는 0이 되기 때문에 곡선 30, 34와 곡선 32, 36의 Zo가 동일하게 되는 것에 기인한다. 이와는 달리, 곡선 32, 36의 상호 인덕턴스는 주파수에 따라 증가하다가 약 200Hz에서 감소하는데, 이는 동위상 전압원 인가시 차폐 본딩 와이어에 유도되는 전류가 주 본딩 와이어에 흐르는 전류보다 20 GHz에서 크게 되기 때문이다.
제4도는 본 발명에 따른 차폐 본딩 와이어를 사용한 다중 본딩 와이어 구조를 갖는 반도체 소자에서 본딩 와이어 간의 혼신 레벨의 감소 효과를 설명하기 위한 그래프이다. 제4도에서 곡선 40은 종래 다중 본딩 와이어 구조에서 계산된 혼신 레벨을 나타내고 곡선 45는 본 발명에 따른 차폐 본딩 와이어를 갖는 구조에서 계산된 혼신 레벨을 나타낸다. 식 (5)에서 알 수 있는 바와 같이 혼신 레벨은 자기 인덕턴스 (L)에는 반비례하고 상호 인덕턴스 (M)에는 정비례하는데, 제3도의 곡선 30, 34에서 주파수 증가에 대한 자기 인덕턴스의 증가가 상호 인덕턴스의 증가보다 더 크다. 따라서 제4도의 곡선 40에서 20 GHz 이상의 주파수에서 혼신 레벨은 약간 감소한다. 그러나 차폐 본딩 와이어를 사용한 다중 본딩 와이어 구조에서는 제4도의 곡선 45에서 볼 수 있는 것처럼 15 GHz 이상의 주파수에서 혼신 레벨이 급격하게 감소한다. 그 이유는 주 본딩 와이어에 의해 유도된 차폐 본딩 와이어에 흐르는 전류가 주 본딩 와이어의 자기장과 반대 방향의 자기장을 형성시켜서 상호 인덕턴스 (M)의 증가를 억제하기 때문이다.
제5도 및 제6도는 다중 본딩 와이어 간의 거리 (d)에 따른 인덕턴스의 변화량을 나타낸 그래프로서 제5도는 종래의 다중 본딩 와이어의 경우이고, 제6도는 본 발명의 차폐 본딩 와이어를 사용한 다중 본딩 와이어의 구조이다.
먼저, 제5도는 참조하면, 곡선 50은 본딩 와이어간의 거리가 100 - 300 ㎛인 경우의 자기 인덕턴스를 나타내고 곡선 52, 54, 56, 57, 58은 각각 본딩 와이어간의 거리가 100, 150, 200, 250, 300 ㎛인 경우의 상호 인덕턴스 (M) 값을 나타낸다. 거리 (d)가 커질수록 상호 인덕턴스가 감소하는데 이 결과는 식 (3)과 일치함을 찰 수 있다. 그리고 곡선 50에서 보는 바와 같이 주 본딩 와이어의 자기 인덕턴스 (L)는 거리 (d)에 영향을 받지 않는다.
한편, 제6도에서 곡선 60, 61, 62, 63, 64는 각각 본딩 와이어 간의 거리가 100, 150, 200, 250, 300 ㎛일 때의 자기 인덕턴스 (L)를 나타낸다. 차폐 본딩 와이어를 사용한 경우에는 제5도의 곡선 50과는 달리 자기 인덕턴스가 거리에 따라 감소하는데, 그 이유는 임피던스 Z가 식 (4)에서 보는 것처럼 거리에 따라 변하기 때문이다. 제6도에서 곡선 65, 66, 67, 68, 69는 각각 본딩 와이어 간의 거리가 100, 150, 200, 250, 300 ㎛일 때의 상호 인덕턴스 (M) 값을 나타낸다. 거리가 가까울수록 상호 인덕턴스는 더 커진다.
이상 설명한 바와 같이 다중 본딩 와이어 사이에 차폐 본딩 와이어를 사용하여 전류 루프를 형성하게 되면 상호 인덕턴스와 혼신이 감소하게 된다.
이하 이러한 차폐 본딩 와이어를 실제 반도체 칩 패키지에 적용한 본 발명의 실시예에 대해서 설명한다.
제7a도는 본 발명에 따른 차폐 본딩 와이어를 구비하는 반도체 칩 패키지의 일부 단면도이고, 제7b도는 평면도이다. 제7a도를 참조하면, 칩 지지 수단(70), 예컨대 리드 프레임 패드 또는 다이 패드 위에 에폭시 접착제 등을 사용하여 반도체 칩(72)을 부착한다. 반도체 칩(72)의 상부면에 형성되어 있는 본딩 패드(74)와 리드 프레임 리드(77)를 본딩 와이어(76)로 연결한다. 본딩 와이어(76)는 반도체 칩의 본딩 패드(74)와 본딩되는 부분에서는 예컨대 볼 본딩 (ball bonding)이 이루어진다. 그리고, 본딩 와이어(76)의 인덕턴스는 접지 평면, 즉 칩 지지 수단(70)으로부터의 높이를 줄일수록 작아지기 때문에 리드 프레임 리드(77)와 본딩되는 부분에서는 웨지 본딩 (wedge bonding)이 이루어진다. 본딩 와이어(76) 사이에는 본 발명에 따른 차폐 본딩 와이어(78)가 칩 지지 수단(70)와 상부면에 형성되는데, 자세한 구조는 제7b도를 통해 명확하게 알 수 있을 것이다.
제7b도를 참조하면, 앞에서 설명한 바와 같이 본딩 와이어를 지나가는 전류에 의한 열을 분산시키고 보다 견고한 본딩을 위하여 동일한 신호가 입출력되는 단자에 두개의 본딩 패드(74a, 74b)를 형성하고, 리드 프레임 리드(77a, 77b)와 이중 본딩 와이어(76a, 76b)를 통해 전기적으로 연결시킨다. 이중 본딩 와이어(76a, 76b) 사이에는 차폐용 본딩 와이어(78)가 형성되어 있는데, 이 실시예에서는 칩 지지 수단(70)의 상부면에 양쪽 끝이 볼 본딩되어 있음을 알 수 있다.
여기서 한 가지 주목해야 할 사실은 차폐 본딩 와이어(78)는 반드시 폐 전류 루프 (closed current loop)를 형성해야 한다는 것이다. 앞에서 설명한 바와 같이 차폐 본딩 와이어가 혼신을 감소시키는 주된 이유는 주 본딩 와이어의 상호 자기 결합을 차폐 본딩 와이어에 유도된 전류로 인해 자속이 감소되기 때문이다. 이로부터 차폐 본딩 와이어의 형태는 폐 루프 형태가 되어야 함을 알 수 있다. 따라서 제7도에 도시한 실시예에서 칩 지지 수단(70)은 차폐 본딩 와이어의 양쪽 볼 본딩된 부분을 전기적으로 연결시켜 줄 수 있도록 전도성 재료, 예컨대 구리 합금이어야 한다. 전기 전도도를 높이기 위해서 금 등의 금속판으로 차폐 본딩 와이어의 양쪽 볼 본딩된 부분을 연결할 수도 있다.
제8a도는 본 발명에 따른 차폐 본딩 와이어를 구비하는 반도체 칩 패키지의 또 다른 실시예로서 칩 지지 수단이 접지 평면이 아닌 경우에 대한 부분 단면도이고, 제8b도는 제8a도의 평면도이다. 제7도에서 설명한 실시예에서는 리드 프레임 패드에 반도체 칩을 실장하는 경우이지만, 칩 지지 수단이 접지 평면이 되지 못하는 경우, 예컨대 인쇄 회로 기판 (PCB ; Printed Circuit Board)에 반도체 칩을 실장하는 패키지에 본 발명을 적용한 경우는 제8도를 참조로 설명한다.
기판(80)은 반도체 칩(82)을 실장하기 위한 실장 영역과 와이어가 본딩되는 패드(87) 및 반도체 칩(82)의 여러 본딩 패드들(84)을 연결하기 위한 배선(도시 아니함)으로 이루어져 있다. 접착제(81)를 사용하여 반도체 칩(82)을 기판(80)에 부착한다. 반도체 칩(82)의 본딩 패드(84a, 84b)와 기판의 패드(87a, 87b)를 본딩 와이어(86a, 86b)로 연결한다. 본딩 와이어(86a, 86b) 사이에는 차폐 본딩 와이어(88)를 형성하는데, 회로 기판(80)이 전기적으로 전도성이 아니기 때문에 금속 판(85) 위에 차폐 본딩 와이어(88)를 본딩한다.
제7도와 제8도의 실시예에서 차폐 본딩 와이어(78, 88)는 가능한 한 주 본딩 와이어(76a, 76b, 86a, 86b)와 유사한 형태를 가지도록 하는 것이 바람직하고, 그 높이도 주 본딩 와이어의 높이와 일치되게 하는 것이 좋다. 왜냐하면, 주 본딩 와이어는 제2도에 도시한 것처럼 수직 부분과 경사 부분으로 선형화할 수 있는데, 본딩 와이어를 통과하는 전류를 수직 성분과 수평 성분으로 나누었을 때 수평 전류 성분은 접지 평면의 영상 효과에 의해 상쇄되므로 수직 전류 성분에 의한 자기장을 상쇄하기 위해서는 주 본딩 와이어와 유사한 모양을 갖는 차폐 본딩 와이어를 사용하는 것이 더 효과적이기 때문이다.
제9도는 본 발명의 차폐 본딩 와이어의 효과를 더욱 향상시키기 위해서 두개의 차폐 본딩 와이어를 구비하는 반도체 칩 패키지의 부분 평면도이다. 설명을 간단히 하기 위해서 제7도의 실시예에서 나타난 것과 같이 칩 지지 수단(90)위에 반도체 칩(92)을 실장하고 다중 본딩 와이어(96a, 96b)로 반도체 칩의 본딩 패드(94a, 94b)와 리드 프레임 리드(97a, 97b)를 전기적으로 연결한다. 다중 본딩 와이어(96a, 96b) 사이에는 제7도의 실시예와는 달리 두개의 차폐 본딩 와이퍼(98a, 98b)를 연결한다. 차폐 본딩 와이어를 본딩할 공간이 확보된다면, 이 실시예를 적용함으로써 상호 인덕턴스의 감소와 혼신의 감소 효과를 더 높일 수 있다. 이 경우에도 앞의 실시예에서와 마찬가지로 차폐 본딩 와이어의 높이와 모양에 주 본딩 와이어의 높이와 모양과 거의 일치하도록 형성하는 것이 바람직하다. 이러한 다중 차폐 본딩 와이어는 제8도의 인쇄 회로 기판 을 사용하는 반도체 칩 패키지에도 물론 적용할 수 있다.
상술한 바와 같이 본 발명은 고주파·고밀도 소자의 실장에서 종래의 본딩 공정을 변형없이 그대로 이용할 수 있으며 본딩 와이어간의 혼신을 탁월하게 감소시키고 주 본딩 와이어의 유도성 성분을 감소시키므로 소자의 이득 및 대역폭을 증가시킬 수 있는 이점이 있다.
이상 도면을 참조로 본 발명의 실시예에 대해서 설명하였지만, 도면에 나타나 있는 것은 예시적인 것에 불과하며 본 발명의 범위를 한정하기 위한 것은 아니다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 범위를 벗어나지 아니하고도 도면에 도시되어 있는 실시예와는 다른 변형 실시예가 얼마든지 가능하다는 것을 쉽게 이해할 수 있을 것이다.
예컨대, 앞에서는 하나의 신호 단자에 대해서 다중 본딩 와이어를 사용한 구조에 대해서 본 발명을 적용한 경우를 설명하였지만, 단일 본딩 와이어 구조에서도 본딩 와이어 사이에 차폐 본딩 와이어를 적용할 수 있고, 제7도의 실시예에서는 차폐 본딩 와이어를 다이 패드의 상부면에 형성하였지만, 반도체 칩의 본딩 패드 중에서 접지 전원과 연결되는 본딩 패드와 다이 패드의 상부면을 연결하여도 본 발명과 동일한 효과를 얻을 수 있다는 것을 더 이상의 설명이 없어도 쉽게 이해할 수 있을 것이다. 또한 제9도의 실시예에서는 두개의 차폐 본딩 와이어를 구비하는 반도체 칩 패키지에 관해서 개시하였지만, 3개 또는 그 이상의 다중 차폐 본딩 와이어를 본딩하는 것도 가능하다.

Claims (16)

  1. 반도체 칩 패키지에 있어서, 동일한 신호가 전달되는 최소한 두개 이상의 다중 본딩 패드를 포함해서 복수의 본딩 패드를 갖는 반도체 칩과, 상기 반도체 칩이 부착되는 칩 지지 수단과 상기 반도체 칩을 외부와 전기적으로 접속시키기 위한 복수의 도전 수단을 구비하는 기판과, 상기 다중 본딩 패드와 해당 도전 수단을 연결하는 최소한 두개 이상의 다중 본딩 와이어를 포함해서 상기 복수의 본딩 패드와 복수의 도전 수단을 전기적으로 연결하는 복수의 본딩 와이어와, 상기 다중 본딩 와이어 사이에 위치하며, 양쪽 끝이 기판에 연결되어 있어서, 상기 다중 본딩 와이어에서 발생하는 자기장이 서로 간섭하지 못하도록 차폐하는 전류 루프 수단을 구비하는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1 항에 있어서, 상기 전류 루프 수단은 상기 다중 본딩 와이어와 동일한 물질로 이루어진 차폐 본딩 와이어인 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 2 항에 있어서, 상기 차폐 본딩 와이어의 높이 및 형상은 상기 이웃 다중 본딩 와이어와 실질적으로 동일한 것을 특징으로 하는 반도체 칩 패키지.
  4. 제 1 항에 있어서, 상기 기판은 리드 프레임이고, 상기 칩 지지 수단은 다이 패드이며 상기 복수의 도전 수단은 리드 프레임 리드인 것을 특징으로 하는 반도체 칩 패키지.
  5. 제 4 항에 있어서, 상기 전류 루프 수단은 상기 다이 패드의 상부면에 양쪽 끝이 연결되고 상기 다이패드는 접지되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제 5 항에 있어서, 상기 전류 루프 수단은 상기 다중 본딩 와이어와 동일한 물질로 이루어진 차폐 본딩 와이어이고, 상기 다이 패드에 볼 본딩되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  7. 제 6 항에 있어서, 상기 다중 본딩 와이어는 상기 리드 프레임 리드에 웨지 본딩되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제 4 항에 있어서, 상기 차폐 본딩 와이어의 높이 및 형상은 상기 이웃 다중 본딩 와이어와 실질적으로 동일한 것을 특징으로 하는 반도체 칩 패키지,
  9. 제 1 항에 있어서, 상기 기판은 상기 다중 본딩 와이어가 본딩되는 패드와 상기 반도체 칩이 부착되는 칩 실장 영역을 구비싸는 인쇄 회로 기판인 것을 특징으로 하는 반도체 칩 패키지.
  10. 제 9 항에 있어서, 상기 전류 루프 수단은 상기 인쇄 회로 기판의 칩 실장 영역 주변 영역 표면에 본딩되는데, 본딩되는 양쪽 끝이 금속 판에 의해 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  11. 제 10 항에 있어서, 상기 전류 루프 수단은 상기 다중 본딩 와이어와 동일한 물질로 이루어진 차폐 본딩 와이어인 것을 특징으로 하는 반도체 칩 패키지.
  12. 제 11 항에 있어서, 상기 차폐 본딩 와이어의 높이 및 형상은 상기 이웃 다중 본딩 와이어와 실질적으로 동일한 것을 특징으로 하는 반도체 칩 패키지.
  13. 제 1 항 또는 제 4 항 또는 제 9 항에 있어서, 상기 전류 루프 수단은 적어도 두개 이상긴 것을 특징으로 하는 반도체 칩 패키지.
  14. 제 1 항 또는 제 4 항 또는 제 9 항에 있어서, 상기 전류 루프 수단은 상기 다중 본딩 와이어와 이에 인접하는 또 다른 다중 본딩 와이어 사이에도 형성되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  15. 제 4 항에 있어서, 상기 리드 프레임은 구리 합금이며 상기 전류 루프 수단은 금 (Au)인 것을 특징으로 하는 반도체 칩 패키지.
  16. 제 6 항에 있어서, 상기 반도체 칩은 상기 다중 본딩 패드 사이에 차폐 본딩 와이어를 본딩하기 위한 패드를 더 구비하며 상기 차폐 본딩 와이어의 한쪽 끝은 상기 패드에 본딩되어 있는 것을 특징으로 하는 반도체 칩 패키지.
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