KR100936005B1 - 집적 수동 소자 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 230000008878 coupling Effects 0.000 claims abstract description 20
- 238000010168 coupling process Methods 0.000 claims abstract description 20
- 238000005859 coupling reaction Methods 0.000 claims abstract description 20
- 238000001514 detection method Methods 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은, 반도체 기판과, 상기 반도체 기판상에 형성되며, 하나의 신호 검출용 제1 도전 선로를 포함하는 복수 개의 제1 도전 선로와, 상기 복수 개의 제1 도전 선로에 근접하게 형성되어 상기 복수 개의 제1 도전 선로와 각각 전자기적 커플링을 일으키며, 일단이 접지단에 연결되고 타단은 개방된 제2 도전 선로, 및 상기 신호 검출용 제1 도전 선로와 기설정된 간격으로 이격되어 형성되며, 상기 신호 검출용 제1 도전 선로와 커플링을 이루는 제3 도전 선로를 포함하며, 상기 복수 개의 제1 도전 선로 및 제2 도전 선로 각각은 서로 직접 연결되지 않도록 일부가 상기 반도체 기판의 상면에 형성되고, 나머지 일부는 상기 반도체 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 것을 특징으로 하는 집적 수동 소자(integrated passive device)를 제공할 수 있다.
집적 수동 소자(integrated passive device), 트랜스포머(transformer), 커플러(coupler)
Description
본 발명은 집적 수동 소자에 관한 것으로서, 보다 상세하게는 트랜스포머 및 커플러가 하나로 구현된 집적 수동 소자에 관한 것이다.
일반적으로, 휴대폰 등의 이동통신 단말기에서의 송신단에는 송신신호의 전력을 증폭하기 위한 전력증폭기가 사용되는데, 이 전력증폭기는 적절한 전력으로 송신신호를 증폭하여야 한다. 전력증폭기의 출력 전력을 조절하는 방법으로는, 전력증폭기의 출력단에 연결된 트랜스포머를 통해 출력 신호의 일부를 검출하여 이 신호를 쇼트키 다이오드를 이용하여 DC 전류로 변환한 후, 비교기를 통해 기준전압과 비교하는 클로즈 루프(closed loop)방식과, 전력증폭기에 인가되는 전압이나 전류를 센싱(sensing)하여 전력을 조절하는 오픈 루프(open loop) 방식이 있다.
상기 클로즈 루프(closed loop) 방식은 전통적으로 사용되던 방식으로 정교한 전력제어가 가능하다는 장점이 있는 반면, 회로 구현의 복잡성과, 커플러에 의한 손실로 인해 증폭기의 효율을 나쁘게 하는 단점이 있다. 그리고, 상기 오픈 루프(Open loop) 방식은 회로의 구현이 간단하여, 현재 많이 사용되는 방법이지만, 전력의 조절이 정교하지 못하다는 단점이 있다.
최근에는 클로즈 루프(closed loop) 방식에서 사용되는 부품들이 IC화로 되면서 회로의 구현이 간단해지고 있으며, 또한 제어칩(control chip)의 성능이 좋아져, 사용되는 방향성 커플러의 커플링(coupling)값이 크게 낮아져서, 방향성 커플러에 의한 손실이 크게 줄어들었다. 특히, 램핑 프로파일(ramping profile)이 중요시되는 GSM 통신 방식에서는 정교한 전력 제어가 가능한 클로즈 루프(closed loop) 방식이 적용되고 있다.
이동통신 기기 등의 소형화에 따라 소자들의 소형화 및 집적화에 대한 연구가 계속되고 있다.
상기한 문제점을 해결하기 위해서, 본 발명은, 트랜스포머와 커플러를 하나의 소자로 구현할 수 있는 집적 수동 소자를 제공할 수 있다.
본 발명은, 반도체 기판과, 상기 반도체 기판상에 형성되며, 하나의 신호 검출용 제1 도전 선로를 포함하는 복수 개의 제1 도전 선로와, 상기 복수 개의 제1 도전 선로에 근접하게 형성되어 상기 복수 개의 제1 도전 선로와 각각 전자기적 커플링을 일으키며, 일단이 접지단에 연결되고 타단은 개방된 제2 도전 선로, 및 상기 신호 검출용 제1 도전 선로와 기설정된 간격으로 이격되어 형성되며, 상기 신호 검출용 제1 도전 선로와 커플링을 이루는 제3 도전 선로를 포함하며, 상기 복수 개의 제1 도전 선로 및 제2 도전 선로 각각은 서로 직접 연결되지 않도록 일부가 상기 반도체 기판의 상면에 형성되고, 나머지 일부는 상기 반도체 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 것을 특징으로 하는 집적 수동 소자(integrated passive device)를 제공할 수 있다.
상기 복수 개의 제1 도전 선로는, 상기 반도체 기판상의 동일한 중앙 영역을 중심으로 각각 하나의 루프를 형성할 수 있다.
상기 제3 도전 선로는, 상기 신호 검출용 제1 도전 선로의 일부와 평행하게 형성될 수 있다.
상기 제2 도전 선로는, 상기 복수 개의 제1 도전 선로들 사이에 형성될 수 있다.
상기 집적 수동 소자는, 상기 신호 검출용 제1 도전 선로와 상기 제3 도전 선로 사이에 형성되는 보상용 캐패시터를 더 포함할 수 있다.
상기 보상용 캐패시터는, 상기 신호 검출용 제1 도전 선로에 연결되는 제1 금속막, 및 상기 제3 도전 선로에 연결되는 제2 금속막을 포함하며, 상기 제1 금속막과 제2 금속막은, 상기 반도체 기판의 서로 다른 층에 형성될 수 있다.
상기 집적 수동 소자는, 상기 복수 개의 제1 도전 선로 각각의 일영역에 형성되는 전원 공급용 패드를 더 포함할 수 있다.
상기 전원 공급용 패드는, 상기 복수 개의 제1 도전 선로에서 전기적인 RF 스윙 전위가 0V 인 위치에 형성될 수 있다.
상기 집적 수동 소자는, 상기 제2 도전 선로의 일단 및 타단 사이에 형성되 는 하모닉스 제거부를 더 포함할 수 있다.
상기 하모닉스 제거부는, 직렬로 연결되는 인덕터 및 캐패시터를 포함할 수 있다.
본 발명에 따르면, 하나의 집적 수동 소자에 트랜스포머 및 커플러를 형성할 수 있어, 상기 집적 수동 소자가 실장되는 이동기기를 소형화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1은, 본 발명의 일실시 형태에 따른 집적 수동 소자의 구조도이다.
도 1을 참조하면, 본 실시형태의 집적 수동 소자(100)는, 반도체 기판(101), 상기 반도체 기판상에 형성되는 제1 도전 선로(111, 112, 113, 114), 제2 도전 선로(120), 및 제3 도전 선로(130)를 포함할 수 있다.
상기 반도체 기판(101)은, 복수개의 층을 갖도록 형성될 수 있다.
본 실시형태에서는 상기 제1 내지 제3 도전 선로는 각각 서로 직접 연결되지 않도록 상기 반도체 기판의 상면 및 상면과 다른 층에 형성되고 비아홀을 통해 연 결될 수 있다. 상기 반도체 기판은 GaN 기판, GaAs 기판 등이 사용될 수 있다.
상기 제1 도전 선로(111, 112, 113, 114)는, 양단이 각각 + 및 - 입력 단자로 제공될 수 있다. 상기 제1 도전 선로의 양단은 각각 전력 증폭기(Power Amplifier : PA)에 연결될 수 있다. 상기 복수 개의 제1 도전 선로에는 동일한 신호가 입력될 수 있다. 본 실시형태에서는 상기 제1 도전 선로 각각은 CMOS 타입으로 구현된 전력 증폭기에 연결되어 위상은 180도 차이가 나며 크기가 동일한 평형 신호를 입력받을 수 있다.
본 실시형태에서, 상기 4개의 제1 도전 선로(111, 112, 113, 114)는 상기 반도체 기판상에서 서로 연결되지 않도록 형성될 수 있다. 이를 위해서 상기 제1 도전 선로 각각의 일부는 상기 반도체 기판의 상면에 형성되고 다른 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 구조를 가질 수 있다.
상기 4개의 제1 도전 선로(111, 112, 113, 114)는 상기 반도체 기판(101)의 동일한 일영역을 중심으로 각각 루프를 형성하도록 구현될 수 있다. 상기 제1 도전 선로 각각의 양단 사이에는 캐패시터가 형성될 수 있다. 상기 캐패시터는 상기 적층 기판의 서로 다른 층에 소정의 면적을 갖는 도전막을 형성함으로써 구현될 수 있다. 본 실시형태에서는 4 개의 제1 도전 선로를 형성하였으나, 상기 제1 도전 선로의 갯수는 다양하게 구현될 수 있다. 즉, 낮은 대역(Low Band)의 주파수에 대해서는 4개의 제1 도전 선로를 형성할 수 있고, 높은 대역(High Band)의 주파수에 대해서는 3개의 제1 도전 선로를 형성할 수 있다.
상기 제2 도전 선로(120)는 상기 제1 도전 선로(111, 112, 113, 114) 각각에 대해 전자기적 커플링을 일으키도록 상기 제1 도전 선로에 근접하게 형성될 수 있다. 상기 제2 도전 선로(120)의 일단(120a)은 신호의 출력단으로 제공되고 타단(120b)은 접지면에 연결될 수 있다.
본 실시형태에서는, 상기 4 개의 제1 도전 선로(111, 112, 113, 114)가 상기 반도체 기판 상의 동일한 일영역을 중심으로 루프를 형성하고 있으므로, 상기 제2 도전 선로(120)도 상기 기판상의 동일한 일영역을 중심으로 루프를 형성할 수 있다. 또한, 상기 각각의 제1 도전 선로(111, 112, 113, 114)와 전자기적 커플링을 일으키도록 상기 4개의 제1 도전 선로 각각의 사이에 형성될 수 있다.
상기 제2 도전 선로(120)는, 상기 4개의 제1 도전 선로(111, 112, 113, 114)와 직접 연결되지 않도록 일부는 상기 반도체 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 구조를 가질 수 있다.
본 실시형태에서, 상기 제1 도전 선로(111, 112, 113, 114)는 전력 증폭기로부터 평형 신호를 입력 받고, 상기 제2 도전 선로(120)는 상기 제1 도전 선로(111, 112, 113, 114)와 전자기적 결합에 의해 형성된 불평형 신호를 출력할 수 있다. 따라서, 상기 제1 도전 선로와 제2 도전 선로는 하나의 트랜스포머로 작동할 수 있다.
상기 제3 도전 선로(130)는, 상기 제1 도전 선로 중 하나인 신호 검출용 제1 도전 선로(111)와 기설정된 간격으로 이격되어 형성될 수 있다.
상기 제3 도전 선로(130)는 일단이 접지부에 연결되고, 타단은 상기 제1 도전 선로에 연결되는 전력 증폭기로 연결될 수 있다. 상기 제3 도전 선로(130)는 상기 신호 검출용 제1 도전 선로(111)로 입력되는 신호의 크기를 검출하고, 이를 상기 제1 도전 선로에 연결되는 전력 증폭기로 피드백시켜 전력 증폭기의 출력을 조절하게 할 수 있다.
본 실시형태에서, 상기 제3 도전 선로(130)는 상기 신호 검출용 제1 도전 선로(111)의 일부와 평행하게 소정 길이로 구현될 수 있다. 상기 제3 도전 선로(130)와 상기 신호 검출용 제1 도전 선로(111)의 간격 및 길이에 의해 커플링의 세기가 달라질 수 있다.
이처럼, 본 실시형태에 따르면 하나의 집적 소자 내에 제1 도전 선로 및 제2 도전 선로에 의해 형성되는 트랜스포머, 제1 도전 선로와 제3 도전 선로에 의해 형성되는 커플러가 형성될 수 있다. 따라서, 집적 소자의 소형화를 도모할 수 있다.
상기 제3 도전 선로(130)와 신호 검출용 제1 도전 선로(111) 사이에는 보상용 캐패시터(140)가 형성될 수 있다.
상기 보상용 캐패시터(140)는, 상기 신호 검출용 제1 도전 선로(111)에 연결되는 제1 금속막(142) 및 상기 제3 도전 선로(130)에 연결되는 제2 금속막(141)을 포함하며, 상기 제1 금속막과 제2 금속막은, 상기 반도체 기판의 서로 다른 층에 형성될 수 있다. 도 1에서, 상기 제2 금속막(141)은 상기 제3 도전 선로(130)와 같 이 상기 반도체 기판(101)의 상면에 형성될 수 있고, 상기 제1 금속막(142)은 상기 반도체 기판의 상면과 다른 층에 형성되어 비아홀을 통해 상기 신호 검출용 제1 도전 선로(111)와 연결될 수 있다. 상기 제1 금속막(142)과 제2 금속막(141) 사이에는 반도체 기판의 성분인 유전체(143)가 형성됨으로써 캐패시터를 형성할 수 있다.
본 실시형태에서는 상기 제3 도전 선로(130)와 신호 검출용 제1 도전 선로(111) 사이에 보상용 캐패시터(140)를 형성함으로써 커플링의 방향성을 향상시킬 수 있다.
도 2는, 본 발명의 다른 실시 형태에 따른 적층 수동 소자의 구조도이다.
도 2를 참조하면, 본 실시형태의 집적 수동 소자(200)는, 반도체 기판(201), 상기 반도체 기판상에 형성되는 제1 도전 선로(211, 212, 213, 214), 제2 도전 선로(220), 제3 도전 선로(230) 및 전원 공급용 패드(251, 252, 253, 254)를 포함할 수 있다.
상기 반도체 기판(201)은, 복수개의 층을 갖도록 형성될 수 있다.
본 실시형태에서는 상기 제1 내지 제3 도전 선로는 각각 서로 직접 연결되지 않도록 상기 반도체 기판의 상면 및 상면과 다른 층에 형성되고 비아홀을 통해 연결될 수 있다. 상기 반도체 기판은 GaN 기판, GaAs 기판 등이 사용될 수 있다.
상기 제1 도전 선로(211, 212, 213, 214)는, 양단이 각각 + 및 - 입력 단자 로 제공될 수 있다. 상기 제1 도전 선로의 양단은 각각 전력 증폭기(Power Amplifier : PA)에 연결될 수 있다. 상기 각각의 제1 도전 선로에는 동일한 신호가 입력될 수 있다. 본 실시형태에서는 상기 제1 도전 선로 각각은 CMOS 타입으로 구현된 전력 증폭기에 연결되어 위상은 180도 차이가 나며 크기가 동일한 평형 신호를 입력받을 수 있다.
본 실시형태에서, 상기 4개의 제1 도전 선로(211, 212, 213, 214)는 상기 반도체 기판상에서 서로 연결되지 않도록 형성될 수 있다. 이를 위해서 상기 제1 도전 선로 각각의 일부는 상기 반도체 기판의 상면에 형성되고 다른 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 구조를 가질 수 있다.
상기 4개의 제1 도전 선로(211, 212, 213, 214)는 상기 반도체 기판(201)의 동일한 일영역을 중심으로 각각 루프를 형성하도록 구현될 수 있다. 상기 제1 도전 선로 각각의 양단 사이에는 캐패시터가 형성될 수 있다. 상기 캐패시터는 상기 적층 기판의 서로 다른 층에 소정의 면적을 갖는 도전막을 형성함으로써 구현될 수 있다. 본 실시형태에서는 4 개의 제1 도전 선로를 형성하였으나, 상기 제1 도전 선로의 갯수는 다양하게 구현될 수 있다. 즉, 낮은 대역(Low Band)의 주파수에 대해서는 4개의 제1 도전 선로를 형성할 수 있고, 높은 대역(High Band)의 주파수에 대해서는 3개의 제1 도전 선로를 형성할 수 있다.
상기 제2 도전 선로(220)는 상기 제1 도전 선로(211, 212, 213, 214) 각각에 대해 전자기적 커플링을 일으키도록 상기 제1 도전 선로에 근접하게 형성될 수 있 다. 상기 제2 도전 선로(220)의 일단(220a)은 출력단으로 제공되고 타단(220b)은 접지면에 연결될 수 있다.
본 실시형태에서는, 상기 4 개의 제1 도전 선로(211, 212, 213, 214)가 상기 반도체 기판 상의 동일한 일영역을 중심으로 루프를 형성하고 있으므로, 상기 제2 도전 선로(220)도 상기 기판상의 동일한 일영역을 중심으로 루프를 형성할 수 있다. 또한, 상기 각각의 제1 도전 선로(211, 212, 213, 214)와 전자기적 커플링을 일으키도록 상기 4개의 제1 도전 선로 각각의 사이에 형성될 수 있다.
상기 제2 도전 선로(220)는, 상기 4개의 제1 도전 선로(211, 212, 213, 214)와 직접 연결되지 않도록 일부는 상기 반도체 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 구조를 가질 수 있다.
본 실시형태에서, 상기 제1 도전 선로(211, 212, 213, 214)는 전력 증폭기로부터 평형 신호를 입력 받고, 상기 제2 도전 선로(220)는 상기 제1 도전 선로(211, 212, 213, 214)와 전자기적 결합에 의해 형성된 불평형 신호를 출력할 수 있다. 따라서, 상기 제1 도전 선로와 제2 도전 선로는 하나의 트랜스포머로 작동할 수 있다.
상기 제3 도전 선로(230)는, 상기 제1 도전 선로 중 하나인 신호 검출용 제1 도전 선로(211)와 기설정된 간격으로 이격되어 형성될 수 있다.
상기 제3 도전 선로(230)는 일단이 접지부에 연결되고, 타단은 상기 전력 증 폭기로 연결될 수 있다. 상기 제3 도전 선로(230)는 상기 신호 검출용 제1 도전 선로(211)로 입력되는 신호를 검출하고, 이를 상기 제1 도전 선로에 연결되는 전력 증폭기로 피드백시켜 상기 전력 증폭기의 출력을 일정하게 유지할 수 있다.
본 실시형태에서, 상기 제3 도전 선로(230)는 상기 신호 검출용 제1 도전 선로(211)의 일부와 평행하게 소정 길이로 구현될 수 있다. 상기 제3 도전 선로(230)와 상기 신호 검출용 제1 도전 선로(211)의 간격 및 길이에 의해 커플링의 세기가 달라질 수 있다.
상기 4개의 제1 도전 선로(211, 212, 213, 214) 각각의 일영역에는 전원 공급용 패드(251, 252, 253, 254)가 형성될 수 있다.
상기 전원 공급용 패드(251, 252, 253, 254) 각각은 상기 제1 도전 선로(211, 212, 213, 214)에 각각 전원을 공급하기 위한 단자로 제공될 수 있다. 상기 전원 공급용 패드가 형성되는 위치는 상기 각각의 입력 도전 선로에서 전기적인 RF 스윙 전위가 0 V 인 위치가 될 수 있다. CMOS 전력 증폭기에서는 DC적인 그라운드가 없기 때문에 AC적인 그라운드를 사용하는데, 상기 RF 스윙 전위가 0 V가 의미하는 바는 상기 AC 적인 그라운드를 의미하는 것이다.
상기 전원공급용 패드(251, 252, 253, 254)는, 상기 4개의 제1 도전 선로(211, 212, 213, 214)에 인접한 상기 제2 도전 선로(220)와의 커플링 값이 일정하도록 형성될 수 있다. 상기 전원 공급용 패드(251, 252, 253, 254)는 상기 제1 도전 선로의 선폭보다 넓은 선폭을 가질 수 있으므로 그 위치에 따라 상기 제2 도 전 선로와의 간격이 달라질 수 있다. 본 실시형태에서는, 상기 반도체 기판의 상면에 형성된 상기 전원 공급용 패드(251, 252, 253, 254)와 상기 제2 도전 선로(220)를 상기 제1 도전 선로(211, 212, 213, 214)와 제2 도전 선로(220) 사이의 간격과 동일하게 유지하기 위해, 상기 전원 공급용 패드(251, 252, 253, 254)를 각각 루프를 이루는 제1 도전 선로의 최외측(252, 253) 및 최내측(251, 254)에 위치하도록 형성할 수 있다.
또한, 상기 전원공급용 패드(251, 252, 253, 254)는, 상기 전원 공급용 패드(251, 252, 253, 254)와 상기 제2 도전 선로(220) 사이의 간격 및 상기 전원 공급용 패드가 형성되는 상기 적어도 하나의 제1 도전 선로(211, 212, 213, 214)와 제2 도전 선로(220) 사이의 간격이 일정하도록 형성될 수 있다.
본 실시형태와 같이 전원 공급용 패드를 제1 도전 선로상에 직접 형성함으로써 상기 전원 공급용 패드를 형성하기 위해 별도의 도선을 형성하지 않아도 되므로 다른 도선에 의해 발생될 수 있는 원하지 않는 커플링을 방지할 수 있다.
도 3은, 본 발명의 또 다른 실시 형태에 따른 집적 수동 소자의 구조도이다.
도 3을 참조하면, 본 실시형태의 집적 수동 소자(300)는, 반도체 기판(301), 상기 반도체 기판상에 형성되는 제1 도전 선로(311, 312, 313, 314), 제2 도전 선로(320), 제3 도전 선로(330) 및 하모닉스 제거부(360)를 포함할 수 있다.
상기 반도체 기판(301)은, 복수개의 층을 갖도록 형성될 수 있다.
본 실시형태에서는 상기 제1 내지 제3 도전 선로는 각각 서로 직접 연결되지 않도록 상기 반도체 기판의 상면 및 상면과 다른 층에 형성되고 비아홀을 통해 연결될 수 있다. 상기 반도체 기판은 GaN 기판, GaAs 기판 등이 사용될 수 있다.
상기 제1 도전 선로(311, 312, 313, 314)는, 양단이 각각 + 및 - 입력 단자로 제공될 수 있다. 상기 제1 도전 선로의 양단은 각각 전력 증폭기(Power Amplifier : PA)에 연결될 수 있다. 상기 복수 개의 제1 도전 선로에는 동일한 신호가 입력될 수 있다. 본 실시형태에서는 상기 제1 도전 선로 각각은 CMOS 타입으로 구현된 전력 증폭기에 연결되어 위상은 180도 차이가 나며 크기가 동일한 평형 신호를 입력받을 수 있다.
본 실시형태에서, 상기 4개의 제1 도전 선로(311, 312, 313, 314)는 상기 반도체 기판상에서 서로 연결되지 않도록 형성될 수 있다. 이를 위해서 상기 제1 도전 선로 각각의 일부는 상기 반도체 기판의 상면에 형성되고 다른 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 구조를 가질 수 있다.
상기 4개의 제1 도전 선로(311, 312, 313, 314)는 상기 반도체 기판(301)의 동일한 일영역을 중심으로 각각 루프를 형성하도록 구현될 수 있다. 상기 제1 도전 선로 각각의 양단 사이에는 캐패시터가 형성될 수 있다. 상기 캐패시터는 상기 적층 기판의 서로 다른 층에 소정의 면적을 갖는 도전막을 형성함으로써 구현될 수 있다. 본 실시형태에서는 4 개의 제1 도전 선로를 형성하였으나, 상기 제1 도전 선로의 갯수는 다양하게 구현될 수 있다. 즉, 낮은 대역(Low Band)의 주파수에 대해 서는 4개의 제1 도전 선로를 형성할 수 있고, 높은 대역(High Band)의 주파수에 대해서는 3개의 제1 도전 선로를 형성할 수 있다.
상기 제2 도전 선로(320)는 상기 제1 도전 선로(311, 312, 313, 314) 각각에 대해 전자기적 커플링을 일으키도록 상기 제1 도전 선로에 근접하게 형성될 수 있다. 상기 제2 도전 선로(320)의 일단(320a)은 출력단으로 제공되고 타단(320b)은 접지면에 연결될 수 있다.
본 실시형태에서는, 상기 4 개의 제1 도전 선로(311, 312, 313, 314)가 상기 반도체 기판상의 동일한 일영역을 중심으로 루프를 형성하고 있으므로, 상기 제2 도전 선로(120)도 상기 기판상의 동일한 일영역을 중심으로 루프를 형성할 수 있다. 또한, 상기 각각의 제1 도전 선로(311, 312, 313, 314)와 전자기적 커플링을 일으키도록 상기 4개의 제1 도전 선로 각각의 사이에 형성될 수 있다.
상기 제2 도전 선로(320)는, 상기 4개의 제1 도전 선로(311, 312, 313, 314)와 직접 연결되지 않도록 일부는 상기 반도체 기판의 상면에 형성되고 일부는 상기 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결된 구조를 가질 수 있다.
본 실시형태에서, 상기 제1 도전 선로(311, 312, 313, 314)는 전력 증폭기로부터 평형 신호를 입력 받고, 상기 제2 도전 선로(320)는 상기 제1 도전 선로(311, 312, 313, 314)와 전자기적 결합에 의해 형성된 불평형 신호를 출력할 수 있다. 따라서, 상기 제1 도전 선로와 제2 도전 선로는 하나의 트랜스포머로 작동할 수 있 다.
상기 제3 도전 선로(330)는, 상기 제1 도전 선로 중 하나인 신호 검출용 제1 도전 선로(311)와 기설정된 간격으로 이격되어 형성될 수 있다.
상기 제3 도전 선로(330)는 일단이 접지부에 연결되고, 타단은 상기 전력 증폭기로 연결될 수 있다. 상기 제3 도전 선로(330)는 상기 신호 검출용 제1 도전 선로(111)로 입력되는 신호를 검출하고, 이를 상기 제1 도전 선로에 연결되는 전력 증폭기로 피드백시켜 상기 전력 증폭기의 출력을 일정하게 유지할 수 있다.
본 실시형태에서, 상기 제3 도전 선로(330)는 상기 신호 검출용 제1 도전 선로(311)의 일부와 평행하게 소정 길이로 구현될 수 있다. 상기 제3 도전 선로(330)와 상기 신호 검출용 제1 도전 선로(311)의 간격 및 길이에 의해 커플링의 세기가 달라질 수 있다.
상기 제2 도전 선로(320)의 양단에는 하모닉스 제거부(360)가 형성될 수 있다.
상기 제1 도전 선로 및 제2 도전 선로에 의해 형성되는 트랜스포머의 출력 신호에는 하모닉스 성분이 포함되어 출력될 수 있으므로 이를 제거하기 위해서 상기 하모닉스 제거부가 형성될 수 있다.
본 실시형태에서, 상기 하모닉스 제거부(360)는, 상기 기판에서 상기 4개의 입력 도전 선로가 형성하는 루프의 중심 영역에 형성될 수 있다.
상기 하모닉스 제거부는 인덕터 및 캐패시터 성분이 직렬로 연결될 수 있다. 상기 인덕터 성분은 외부에 와이어 본딩을 통해 연결될 수 있으며 상기 와이어 본딩의 위치를 조절하여 원하는 대역의 하모닉을 튜닝할 수 있다.
상기 인덕터 성분 및 캐패시터 성분에 의해서 상기 트랜스포머의 출력단으로 출력되는 신호의 하모닉스 성분이 제거될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니하며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 본 발명의 일실시 형태에 따른 집적 수동 소자의 구조도이다.
도 2는, 본 발명의 다른 실시 형태에 따른 집적 수동 소자의 구조도이다.
도 3은, 본 발명의 또 다른 실시형태에 따른 집적 수동 소자의 구조도이다.
<도면의 주요 부분에 대한 부호 설명>
111, 112, 113, 114 : 제1 도전 선로 120 : 제2 도전 선로
130 : 제3 도전 선로 140 : 보상용 캐패시터
Claims (10)
- 반도체 기판;상기 반도체 기판상에 형성되며, 하나의 신호 검출용 제1 도전 선로를 포함하는 복수 개의 제1 도전 선로;상기 복수 개의 제1 도전 선로에 근접하게 형성되어 상기 복수 개의 제1 도전 선로와 각각 전자기적 커플링을 일으키며, 일단이 접지단에 연결되고 타단은 개방된 제2 도전 선로; 및상기 신호 검출용 제1 도전 선로와 기설정된 간격으로 이격되어 형성되며, 상기 신호 검출용 제1 도전 선로와 커플링을 이루는 제3 도전 선로를 포함하며,상기 복수 개의 제1 도전 선로 및 제2 도전 선로 각각은 서로 직접 연결되지 않도록 일부가 상기 반도체 기판의 상면에 형성되고, 나머지 일부는 상기 반도체 기판의 상면과 다른 층에 형성되어 비아홀을 통해 연결되는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제1항에 있어서,상기 복수 개의 제1 도전 선로는,상기 반도체 기판상의 동일한 중앙 영역을 중심으로 각각 하나의 루프를 형성하는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제2항에 있어서,상기 제3 도전 선로는,상기 신호 검출용 제1 도전 선로의 일부와 평행하게 형성된 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제2항에 있어서,상기 제2 도전 선로는,상기 복수 개의 제1 도전 선로들 사이에 형성되는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제1항에 있어서,상기 신호 검출용 제1 도전 선로와 상기 제3 도전 선로 사이에 형성되는 보상용 캐패시터를 더 포함하는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제5항에 있어서,상기 보상용 캐패시터는,상기 신호 검출용 제1 도전 선로에 연결되는 제1 금속막; 및상기 제3 도전 선로에 연결되는 제2 금속막을 포함하며,상기 제1 금속막과 제2 금속막은,상기 반도체 기판의 서로 다른 층에 형성되는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제1항에 있어서,상기 복수 개의 제1 도전 선로 각각의 일영역에 형성되는 전원 공급용 패드를 더 포함하는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제7항에 있어서,상기 전원 공급용 패드는,상기 복수 개의 제1 도전 선로에서 전기적인 RF 스윙 전위가 0V 인 위치에 형성되는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제1항에 있어서,상기 제2 도전 선로의 일단 및 타단 사이에 형성되는 하모닉스 제거부를 더 포함하는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
- 제9항에 있어서,상기 하모닉스 제거부는,직렬로 연결되는 인덕터 및 캐패시터를 포함하는 것을 특징으로 하는 집적 수동 소자(integrated passive device).
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| Application Number | Priority Date | Filing Date | Title |
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| KR100936005B1 true KR100936005B1 (ko) | 2010-01-08 |
Family
ID=41809588
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| KR (1) | KR100936005B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20060069036A (ko) * | 2004-12-17 | 2006-06-21 | 삼성전기주식회사 | 튜닝 가능한 집적 수동 소자 |
| KR20060091155A (ko) * | 2005-02-14 | 2006-08-18 | 삼성전기주식회사 | 정전 용량 보상형 방향성 커플러 및 이를 구비한 다중밴드용 ｉｐｄ |
| KR20070045042A (ko) * | 2005-10-26 | 2007-05-02 | 삼성전기주식회사 | 방향성 커플러 및 이를 구비한 복합소자 |
| KR100723243B1 (ko) | 2006-08-11 | 2007-05-29 | 삼성전기주식회사 | 커플러 및 저역통과필터를 포함하는 집적형 수동소자 |
-
2008
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