JP2009533930A - ドハティ増幅器 - Google Patents

Abstract

集積ドハティ増幅器構造体は、入力ボンドパッド（ＩＢＰ）と、出力ボンドパッド（ＯＢＰ）とを備える。第１のトランジスタ（Ｔ１）は、ドハティ増幅器のピーク増幅段を形成し且つドハティ増幅器の入力信号である第１の入力信号（ＩＳ１）を受け取るための制御入力（Ｇ１）とドハティ増幅器の出力で増幅された第１の入力信号（ＯＳ１）を供給するための出力（Ｄ１）とを有する。第２のトランジスタ（Ｔ２）は、ドハティ増幅器のメイン増幅段を形成し且つ第２の入力信号（ＩＳ２）を受け取るための制御入力（Ｇ２）と増幅された第２の入力信号（ＯＳ２）を供給するための出力（Ｄ２）とを有する。第１の入力信号（ＩＳ１）と第２の入力信号（ＩＳ２）とは９０度の位相オフセットを有する。第１のボンドワイヤ（ＢＷ１）は、第１のインダクタンス（Ｌ１）を形成し、第１の方向に延在するとともに、入力ボンドパッド（ＩＢＰ）と第１のトランジスタ（Ｔ１）の制御入力（Ｇ１）との間に配置される。第２のボンドワイヤ（ＢＷ２）は、第２のインダクタンス（Ｌ２）を形成し、第１の方向に延在するとともに、出力ボンドパッド（ＯＢＰ）と第１のトランジスタ（Ｔ１）の出力（Ｄ１）との間に配置される。第３のボンドワイヤ（ＢＷ３）は、第３のインダクタンス（Ｌ３）を形成し、第１の方向に対して略垂直な第２の方向に延在するとともに、第１のトランジスタ（Ｔ１）の出力（Ｄ１）と第２のトランジスタ（Ｔ２）の出力（Ｄ２）との間に配置される。

Description

本発明は、集積ドハティ増幅器構造体及びドハティ増幅回路に関する。

１９３６年５月にオハイオ州のクリーブランドにおいて無線工学の学会の年次総会で提示されたベル電話システム技術刊行物におけるＷ．Ｈ．ドハティ（Ｗ．Ｈ．Ｄｏｈｅｒｔｙ）による刊行物「変調波のための新高効率電力増幅器（Ａ ｎｅｗ ｈｉｇｈ−ｅｆｆｉｃｉｅｎｃｙ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ ｆｏｒ ｍｏｄｕｌａｔｅｄ ｗａｖｅｓ）」（非特許文献１）は、変調された高周波キャリア信号を高い効率をもって増幅するための線形電力増幅器を開示している。高い効率は、基本増幅器構造体を形成する二つのチューブを使用することにより得られる。一つの実施の形態において、第１のチューブ（この刊行物の図９ｂでは、チューブ２と呼ばれる）は、基本増幅器構造体の入力信号を直接に受け取るとともに、基本増幅器構造体の出力に対して直接に接続される出力を有する。第２のチューブ（この刊行物の図９ｂでは、チューブ１と呼ばれる）は、基本増幅器構造体の入力信号を＋９０度位相シフトネットワークを介して受け取るとともに、基本増幅器構造体の出力に対して−９０度位相シフトネットワークを介して接続される出力を有する。

第１のチューブは、クラスＣの動作においてバイアスがかけられ、低電力レベルで電流を全く導通させない。第１のチューブは、基本増幅器構造体の最大電力レベルを下回る約６ｄＢの電力レベルで電流を導通し始め、それにより、変調のピークで、必要とされる更なる電力出力がこのチューブから得られる。クラスＡＢ動作においてバイアスがかけられる第２のチューブは、ゼロ励起からキャリアレベルまで従来の線形増幅器のように振る舞う。第１のチューブは、瞬間励起がキャリアレベルを越えて増大するにつれて作用し始める。それが、現代の文献において第１のチューブ（現在では：第１のトランジスタ）がドハティ増幅器のピーク増幅器と称され且つ第２のチューブ（現在では：第２のトランジスタ）がドハティ増幅器のキャリア又はメイン増幅器と称される理由である。

国際公開公報第ＷＯ２００４／０１７５１２号（特許文献１）は、９０度位相シフトを形成するために人工送信ラインが使用される高出力ドハティ増幅器を開示する最近の特許出願である。この特許出願は、使用される専門用語のための基準として使用できる。

ドハティ増幅器は長年にわたって周知の技術であるが、そのような増幅器を集積回路で効率的に実施することが依然として課題である。特に、小さなチップ面積で高出力及び良好な性能を得ることは困難であると思われる。

ドハティの実施における最も一般的な障害は、部品の必要とされる小さなサイズ、及び、半導体基板損失である。これらの問題は、集積ドハティ構造を低価格での大量生産に適するようにするのを妨げる。総ての公知の高出力半導体ドハティ増幅器は、多かれ少なかれ、ポート分離及び不等電力分割を伴う入力電力分割器と、分散９０°伝送ラインと、出力補償ラインとを備える標準的な解決策を使用する。これらの要素は、アプリケーションボード上でかなりの空間を必要とする。この状況は、集積のための通信機器の傾向とコンパクト設計とを調和させていない。更なる問題点は、高濃度ドープシリコン等の半導体基板が一般に高損失材料であるという事実に起因して、分散伝送ラインの実施が集積プロセスにおいて困難であるという点である。１／４波長ラインは、２ＧＨｚで最大１０ｄＢの損失をもたらす場合があるとともに、基板表面上で非常に大きな空間を費やす。
国際公開公報第ＷＯ２００４／０１７５１２号 「変調波のための新高効率電力増幅器（Ａ ｎｅｗ ｈｉｇｈ−ｅｆｆｉｃｉｅｎｃｙ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ ｆｏｒ ｍｏｄｕｌａｔｅｄ ｗａｖｅｓ）」、Ｗ．Ｈ．ドハティ（Ｗ．Ｈ．Ｄｏｈｅｒｔｙ）、ベル電話システム技術刊行物（Ｂｅｌｌ Ｔｅｌｅｐｈｏｎｅ Ｓｙｓｔｅｍ ｔｅｃｈｎｉｃａｌ ｐｕｂｌｉｃａｔｉｏｎｓ）、１９３６年５月（Ｍａｙ，１９３６）、オハイオ州クリーブランド（Ｃｌｅｖｅｌａｎｄ，Ｏｈｉｏ）、無線工学の学会の年次総会（ｔｈｅ ａｎｎｕａｌ ｃｏｎｖｅｎｔｉｏｎ ｏｆ ｔｈｅ ｉｎｓｔｉｔｕｔｅ ｏｆ ｒａｄｉｏ ｅｎｇｉｎｅｅｒｓ）

本発明の目的は、向上した性能及び小さなチップ面積を有する集積回路におけるドハティ増幅器構造体を提供することである。

本発明の第１の態様は、請求項１に記載される集積ドハティ増幅器構造体を提供する。本発明の第２の態様は、請求項１０に記載されるドハティ増幅回路を提供する。有利な実施の形態が従属請求項に規定される。

本発明の第１の態様に係る集積ドハティ増幅器構造体は、ドハティ増幅器の入力信号が受け取られる入力ボンドパッドと、ドハティ増幅器の出力信号が供給される出力ボンドパッドとを備えている。第１のトランジスタは、ドハティ増幅器のピーク増幅段を形成するとともに、ドハティ増幅器の入力信号を受け取るための制御入力と、ドハティ増幅器の出力で増幅された第１の入力信号を供給するための出力とを有する。第２のトランジスタは、ドハティ増幅器のメイン増幅段を形成するとともに、第２の入力信号を受け取るための制御入力と、増幅された第２の入力信号を供給するための出力とを有する。トランジスタがＦＥＴである場合には、制御入力がゲートであり、出力がドレインである。トランジスタがバイポーラトランジスタである場合には、制御入力がベースであり、出力がコレクタである。ドハティ増幅器において必要とされるように、第１の入力信号及び第２の入力信号は９０°位相シフトを有している。

第１の方向に延在し且つ入力ボンドパッドと第１のトランジスタの制御入力との間に配置される第１のボンドワイヤは、第１のインダクタンスを形成する。第１の方向に延在し且つ出力ボンドパッドと第１のトランジスタの出力との間に配置される第２のボンドワイヤは、第２のインダクタンスを形成する。

第１の方向に対して略垂直な第２の方向に延在し且つ第１のトランジスタの出力と第２のトランジスタの出力との間に配置される第３のボンドワイヤは、第３のインダクタンスを形成する。これらのボンドワイヤは、９０度位相シフトを形成するための位相シフト回路の一部であるインダクタンスを形成する。

第３のボンドワイヤが第１及び第２のボンドワイヤに対して略垂直に延在しているという事実に起因して、一方における第３のボンドワイヤと他方における第１及び第２のボンドワイヤとの間の結合は非常に小さい。これにより、ドハティ増幅器の性能を低下させることなくボンドワイヤを互いに近接させて位置させることができる。その結果、集積回路のために僅かな領域しか必要とされない良好な性能を有するドハティ増幅器が可能となる。

請求項２に記載された実施の形態では、入力ボンドパッド及び出力ボンドパッドが第１及び第２のトランジスタの両側に配置される。つまり、言い換えると、第１及び第２のトランジスタの両方がこれらのボンドパッド間に配置される。その結果、第１及び第２のボンドワイヤは、最大限に離間され、従って、最小の相互結合を有する。

請求項３に記載された実施の形態において、第１のトランジスタは、交互配置する第１のフィンガ及び第２のフィンガから構成される第１のフィンガ構造体を備え、両方のフィンガが第２の方向に延在する。第１のフィンガは第１の入力信号を受け取るように相互接続され、第２のフィンガは増幅された第１の入力信号を供給するように相互接続される。第１のフィンガ及び第２のフィンガは第１の方向で互い違いになっている。従って、比較的大きな面積を有するトランジスタにおいて、フィンガは、第２の方向に合わせられる短い側と、第１の方向に合わせられる長い側とを形成する。

請求項４に記載された実施の形態において、第２のトランジスタは、交互配置する第１のフィンガ及び第２のフィンガから構成される第２のフィンガ構造体を備え、両方のフィンガが第２の方向に延在する。第１のフィンガは、ここでは第２の入力信号を受け取るように相互接続され、第２のフィンガは増幅された第２の入力信号を供給するように相互接続される。この場合も先と同様に、第１のフィンガ及び第２のフィンガは第１の方向で互い違いになっている。

請求項５に記載された実施の形態において、集積ドハティ増幅器構造体は、第１及び第２のトランジスタの制御入力間に配置される入力キャパシタを更に備える。

請求項６に記載された実施の形態において、第１のトランジスタは、第１の入力信号を受け取るゲートと、増幅された第１の入力信号を供給するドレインとを有する第１の電界効果トランジスタである。第２のトランジスタは、第２の入力信号を受け取るゲートと、増幅された第２の入力信号を供給するドレインとを有する第２の電界効果トランジスタである。ドハティ増幅器は、前述の順序で、第２の方向に延びるラインに沿って移動する際に、第２のドレインと、第２のフィンガ構造体と、第２のゲートと、入力キャパシタと、第１のゲートと、第１のフィンガ構造体と、第１のドレインとを備える。第１のゲート及び第２のゲートは入力キャパシタを介して相互接続される。ドハティ増幅器の構成は特にコンパクトである。基本的なドハティ増幅器の列が得られるように複数のこれらの基本的なドハティ増幅器構造体を第２の方向で互いに隣接して位置させることにより集積回路の電力能力を容易に高めることができることが更に有益である。

請求項７に記載された実施の形態では、第１のフィンガ構造体によって覆われる第１の領域の重心及び第２のフィンガ構造体によって覆われる第２の領域の重心が第２の方向に延びる直線上に配置される。これは、トランジスタの基本部分であるフィンガ構造体の第２の方向に関して対称な構成を与える。これは、第１及び第２のトランジスタに対するボンドパッドの距離が同一であり、それにより、信号遅延も同じであるという利点を有する。

請求項８に記載された実施の形態では、第２のキャパシタ及び第４のインダクタの直列配列が第１のトランジスタの制御入力に対して接続される。この直列配列は、第１のトランジスタで見られる入力インピーダンスを所望のリアクタンス値に調整し且つ性質（線質）係数（Ｑ値）（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）を所望の値まで下げるための容易なツールを与える。性質係数を下げることにより、周波数帯域幅が更に広くなる。

請求項９に記載された実施の形態では、第３のキャパシタ及び第５のインダクタの直列配列が第２のトランジスタの制御入力に対して接続される。この直列配列は、必要とされるリアクタンス値及び性質係数を有するように第２のトランジスタで見られる入力インピーダンスを選択するための容易なツールを与える。

請求項１１に記載された実施の形態では、請求項１０に記載されるドハティ増幅回路が、第３のインダクタと直列に配置されるキャパシタを更に備える。好ましくは、このキャパシタは、トランジスタのうちの一つのドレインボンドパッドの近傍に配置される。オプションキャパシタは、リアクタンスの必要な値を与えるに際して、より高い自由度を与える。

本発明のこれらの態様及び他の態様は、以下に記載される実施の形態から明確になり、当該実施の形態を参照して上記態様について説明する。

尚、異なる図面において同じ参照符号を有する要素は、同じ構造的特徴及び同じ機能を有しており、又は、同じ信号である。そのような要素の機能及び／又は、構造が説明される場合、詳細な説明においてそれを繰り返し説明する必要はない。

図１は、従来の技術のドハティ増幅器の基本的な回路図を概略的に示している。メイン増幅器がトランジスタＴＭによって表されており、ピーク増幅器がピークトランジスタＴＰによって表されている。ピークトランジスタＴＰは、ドハティ増幅器の入力ＩＢＰに対して接続される制御入力Ｇ１と、ドハティ増幅器の出力ＯＢＰに対して接続される出力Ｄ１とを有している。メイントランジスタＴＭは、＋９０度位相シフト回路ＰＳＩを介して入力ＩＢＰに対して接続される制御入力Ｇ２と、−９０度位相シフト回路ＰＳＯを介して出力ＯＢＰに対して接続される出力Ｄ２とを有している。

一例として、ピークトランジスタＴＰ及びメイントランジスタＴＭは、その制御入力Ｇ１，Ｇ２がゲートであり、その出力Ｄ１，Ｄ２がドレインであるＦＥＴとなるように示されている。ソースＳ１，Ｓ２は、この例ではグランドである基準電圧に対して接続される。ドハティ増幅器の動作については、Ｗ．Ｈ．ドハティ（Ｗ．Ｈ．Ｄｏｈｅｒｔｙ）の刊行物を既に参照することにより周知であるため、詳細には説明しない。

図２Ａ及び図２Ｂは、二つの異なる集中素子位相シフト回路の回路図を示している。両方の回路は、特性インピーダンスＺ_Ｏを有しており、位相シフトθ＝±９０°を生成する。ドハティの実施において、通常、位相シフト回路の特性インピーダンスは異なる。図４Ａに示される位相シフト回路は、θ＝９０°の位相シフトを与えるとともに、位相シフト回路の入力と出力との間に配置されるキャパシタＣと、入力とグランドとの間に接続される第１のインダクタＬと、出力とグランドとの間に接続される第２のインダクタＬとを備えている。図４Ｂに示される位相シフト回路は、θ＝−９０°の位相シフトを与えるとともに、入力と出力との間に配置される直列インダクタＬと、二つのキャパシタＣとを有しており、一方のキャパシタは入力とグランドとの間に接続され、他方のキャパシタは出力とグランドとの間に接続される。

入力位相シフト回路及び出力位相シフト回路の両方における既知の周波数ｆｏ及びインピーダンスＺ_Ｏにおいて、キャパシタ値Ｃ及びインダクタ値Ｌは、以下のように規定される。
Ｃ＝１／ωＺ_Ｏ Ｌ＝Ｚ_Ｏ／ω ここで、ω＝２πｆｏである。

図３は、本発明の実施の一形態に係るドハティ増幅器の詳細な回路図を示している。このドハティ増幅器の構成において、ＦＥＴの寄生ゲートソースキャパシタンスＣｇｓ１，Ｃｇｓ２及び寄生ドレインソースキャパシタンスＣｄｓ１，Ｃｄｓ２は、所望のプラス及びマイナス９０°位相シフトをそれぞれ与えるために、入力及び出力位相シフト回路に組み込まれる。

ＲＦ設計の当業者において、インダクタとキャパシタとの並列接続が特定の周波数で共振を有することは、非常に周知の事実である。共振周波数を下回ると、並列接続のインピーダンスのリアクタンス部は、プラス値、従って、誘導成分を有し、一方、共振周波数を上回ると、インピーダンスのリアクタンス部は、マイナス、従って、容量成分を有する。前述したメイントランジスタＴ２及びピークトランジスタＴ１の寄生キャパシタンスを考慮すると、それらのそれぞれに対するインダクタンスＬＣ１乃至ＬＣ４の並列接続が特定のインダクタンスの値に応じて所望の周波数で所要の誘導応答又は容量応答を形成する場合があることは明らかである。そのような方法では、所望の周波数で所望の位相シフトを伴って位相シフト回路が形成される場合がある。また、ＲＦ設計における当業者においては、同時に、デバイスの入力／出力インピーダンスの実数成分が増大され、それにより、より幅広い周波数応答と、より一定のインピーダンスとが与えられることは明らかである。並列インダクタンスＬＣ１乃至ＬＣ４は、半導体基板上のボンドワイヤ又は集積インダクタンスによって実現されてもよい。これらのインダクタンスは、ＲＦキャリア信号に低いインピーダンスを与えるキャパシタＣ１乃至Ｃ４によってグランドからのＤＣ電流に関して分離されてもよい。並列インダクタンスＬＣ１乃至ＬＣ４とキャパシタＣ１乃至Ｃ４との間の接合部はそれぞれ、ゲートバイアス電圧又はドレイン電源電圧に対して幅広いビデオバンド／ベースバンド周波数範囲抑制を与えるための最良の接続点である。

ドハティ増幅器の入力は、入力ボンドパッドＩＢＰの形態をなして設けられ、また、ドハティ増幅器の出力は、出力ボンドパッドＯＢＰの形態をなして設けられる。オプションキャパシタＣｉが入力ボンドパッドＩＢＰとグランドとの間に接続され、オプションキャパシタＣ_Ｏが出力ボンドパッドＯＢＰとグランドとの間に接続される。ピークトランジスタＴ１は、オプションインダクタＬ１を介して入力ボンドパッドＩＢＰに接続されるゲートＧ１と、オプションインダクタＬ２を介して出力ボンドパッドＯＢＰに接続されるドレインＤ１と、グランドに接続されるソースＳ１とを有している。メイントランジスタＴ２は、キャパシタＣｉｎを介してピークトランジスタＴ１のゲートＧ１に接続されるゲートＧ２と、インダクタＬ３を介してピークトランジスタＴ１のドレインＤ１に接続されるドレインＤ２と、グランドに接続されるソースＳ２とを有している。場合により、キャパシタＣ５がインダクタＬ３と直列に接続される。

キャパシタＣｉ及びインダクタＬ１は、入力においてローパスフィルタ形態の更なるインピーダンストランスを形成する。キャパシタＣ_Ｏ及びインダクタＬ２は、出力においてローパスフィルタインピーダンストランスを形成する。

キャパシタＣ１及びインダクタＬＣ１のオプションの直列配列がゲートＧ１とグランドとの間に接続される。オプションキャパシタＣ１は、インダクタＬＣ１のインピーダンスに対して無視できる搬送周波数のインピーダンスを有するＤＣデカップリングキャパシタである。このキャパシタＣ１の存在は、ＤＣゲート電圧Ｖｇをローパスフィルタを介してゲートＧ１に対して印加できるという利点を有している。インダクタＬＣ１値は、並列配置されたゲート−ソースキャパシタＣｇｓ１と共に所望のプラスリアクタンスが動作周波数で得られるように選択される。即ち、トランジスタＴ１の誘導入力インピーダンスを得るようにする。

キャパシタＣ２及びインダクタＬＣ２のオプションの直列配列がゲートＧ２とグランドとの間に接続される。オプションキャパシタＣ２は、インダクタＬＣ２のインピーダンスに対して無視できる搬送周波数のインピーダンスを有するＤＣデカップリングキャパシタである。このキャパシタＣ２の存在は、ＤＣゲート電圧Ｖｇをローパスフィルタを介してゲートＧ２に対して印加できるという利点を有している。インダクタＬＣ２は、ゲート−ソースキャパシタＣｇｓ２を部分的に補償する。インダクタＬＣ２の値は、動作周波数でトランジスタＴ２の誘導入力インピーダンスを得るように選択することができる。

キャパシタＣｉｎと組み合わせられるトランジスタＴ１，Ｔ２のこれらの誘導入力インピーダンスの組み合わせは、図２Ａに示されるような高域位相シフタ形態を形成する。前述した方程式で表される条件が満たされる場合には、プラス９０°位相シフトがトランジスタＴ１の入力からトランジスタＴ２の入力へと与えられる。

キャパシタＣ３及びインダクタＬＣ３のオプションの直列配列がドレインＤ２とグランドとの間に接続される。オプションキャパシタＣ３は、インダクタＬＣ３のインピーダンスに対して無視できる搬送周波数のインピーダンスを有するＤＣデカップリングキャパシタである。このキャパシタＣ３の存在は、ＤＣドレイン電圧Ｖｄをローパスフィルタを介してドレインＤ２に対して印加できるという利点を有している。前述したようにドレイン−ソースキャパシタＣｄｓ２と効果的に並列に配置されるインダクタＬＣ３は、トランジスタＴ２の出力インピーダンスを所望の値に調整するために使用される。インダクタＬＣ３の値は、トランジスタＴ２の反応性（容量性）又は誘導性出力インピーダンスを得るように選択することができる。インダクタＬＣ３は、ボンドワイヤによって、又は、チップの基板上に堆積される集積インダクタンスによって設けることができる。

キャパシタＣ４及びインダクタＬＣ４のオプションの直列配列がドレインＤ１とグランドとの間に接続される。オプションキャパシタＣ４は、インダクタＬＣ４のインピーダンスに対して無視できる搬送周波数のインピーダンスを有するＤＣデカップリングキャパシタである。動作は、トランジスタＴ２に関して説明したキャパシタＣ３及びインダクタＬＣ３の動作と同じである。

＋９０度位相シフトは、図２Ａに示される回路に対応するインダクタＬＣ１，ＬＣ２及びキャパシタＣｉｎを備える位相シフト回路ＰＳＩによって得られる。−９０度位相シフトは、インダクタＬ３及びキャパシタＣｄｓ１，Ｃｄｓ２を備え且つ図２Ｂに示される回路を形成する位相シフト回路ＰＳＯによって得られる。

図４は、本発明の実施の一形態に係る集積回路におけるドハティ増幅器のレイアウト及び構造を示している。この実施の形態では、図３の構成要素ＬＣ３，Ｃ３，ＬＣ４，Ｃ４が示されていない。この状況は実際のＬＤＭＯＳＴに対応しており、このＬＤＭＯＳＴにおいて、キャパシタＣｄｓ２，Ｃｄｓ１は、図２Ｂの形態に示されるインピーダンスインバータを形成するために２ＧＨｚで所望のマイナス／容量性リアクタンスを与える値を有する。ドハティ増幅器の基本的なビルディングブロックの構成は、ピークトランジスタＴ１と、メイントランジスタＴ２と、キャパシタＣｉｎと、ボンドワイヤＢＷ３であるインダクタＬ３と、補償直列並列ＬＣ１，Ｃ１及びＬＣ２，Ｃ２とを備えている。ＦＤによって示される矢印と略平行な方向に延在する要素が第１の方向ＦＤで延在しており、ＳＤによって示される矢印と略平行に延在する要素が第２の方向ＳＤで延在している。矢印ＦＤ，ＳＤは互いに対して略垂直である。

ピークトランジスタＴ１は、ゲートフィンガＦ１１及びドレインフィンガＦ１２のフィンガ構造体Ｆ１を備えており、両方のフィンガは、第２の方向ＳＤに延在するとともに、第１の方向ＦＤで互い違いになっている。ゲートフィンガＦ１１は、ＧＰ１によって示されるゲートパッドに対して相互接続される。ドレインフィンガＦ１２は、ＤＰ１によって示されるドレインパッドに対して相互接続される。通常、フィンガ構造体Ｆ１は、ゲートパッドＧＰ１とドレインパッドＤＰ１との間に配置される。ピークトランジスタＴ１のレイアウトは、ゲートパッドＧＰ１、ドレインパッドＤＰ１及びフィンガ構造体Ｆ１が第２の方向ＳＤに延びる同じライン周りで鏡面対称であるという点において、左右対称であることが好ましい。場合により、一方におけるゲートパッドＧＰ１及びドレインパッドＤＰ１の両方と他方におけるフィンガ構造体Ｆ１の重心ＣＧ１との間には等しい距離が存在する。

メイントランジスタＴ２は、ゲートフィンガＦ２１及びドレインフィンガＦ２２のフィンガ構造体Ｆ２を備えており、両方のフィンガは、第２の方向ＳＤに延在するとともに、第１の方向ＦＤで互い違いになっている。ゲートフィンガＦ２１は、ＧＰ２によって示されるゲートパッドに対して相互接続される。ドレインフィンガＦ２２は、ＤＰ２によって示されるドレインパッドに対して相互接続される。通常、フィンガ構造体Ｆ２は、ゲートパッドＧＰ２とドレインパッドＤＰ２との間に配置される。ピークトランジスタＴ２のレイアウトは、ゲートパッドＧＰ２、ドレインパッドＤＰ２及びフィンガ構造体Ｆ２が第２の方向ＳＤに延びる同じライン周りで鏡面対称であるという点において、左右対称であることが好ましい。場合により、一方におけるゲートパッドＧＰ２及びドレインパッドＤＰ２の両方と他方におけるフィンガ構造体Ｆ２の重心ＣＧ２との間には等しい距離が存在する。

トランジスタの入力での信号の９０度位相シフトは、インダクタＬＣ１，ＬＣ２によって調整されるトランジスタＴ１，Ｔ２の誘導入力インピーダンスと共にキャパシタＣｉｎによって得られる。キャパシタＣｉｎは、ゲートパッドＧＰ１，ＧＰ２間でチップ上に配置される。好ましくは、このキャパシタＣｉｎによって占められる表面は、ゲートパッドＧＰ１，ＧＰ２のうちのそれぞれの一つによって占められる面積よりもさほど大きくない。これにより、直列配列ＬＣ１，Ｃ１及びＬＣ２，Ｃ２のための空間が残る。直列配列ＬＣ１，Ｃ１はキャパシタＣ１とインダクタＬＣ１とを備えており、直列配列ＬＣ２，Ｃ２はキャパシタＣ２とインダクタＬＣ２とを備えている。

ゲートパッドＧＰ１は、第１の方向ＦＤに延在し且つインダクタＬ１を形成するボンドワイヤＢＷ１を介して集積回路の入力ボンドパッドＩＢＰに対して接続される。ドレインパッドＤＰ１は、同様に第１の方向ＦＤに延在し且つインダクタＬ２を形成するボンドワイヤＢＷ２を介して集積回路の出力ボンドパッドＯＢＰに対して接続される。ボンドワイヤＢＷ１，ＢＷ２は同じ方向に延在しているが、それらの相互の電磁結合は最小である。これは、これらのボンドワイヤが平行に延在する最小領域だけが存在するからである。ドレインパッドＤＰ１，ＤＰ２は、第２の方向ＳＤに延在し且つインダクタＬ３を形成するボンドワイヤＢＷ３によって接続される。ボンドワイヤＢＷ３はボンドワイヤＢＷ１，ＢＷ２に対して略垂直に延在するため、それらの相互の電磁結合は最小である。ボンドワイヤＢＷ１，ＢＷ２，ＢＷ３の長さは、チップのパッケージとチップ表面との間の自由空間内でチップ表面よりも上側の適切な高さを選択することにより調整できる。従って、これらのボンドワイヤＢＷ１，ＢＷ２，ＢＷ３の最適な長さを選択することによりドハティ増幅器の性能を削減することは非常に容易である。

尚、図示のビルディングブロックは非常にコンパクトであり、ドハティ増幅器の更に高い出力が必要とされる場合には、図示のビルディングブロックと平行にビルディングブロックを加えることは容易に可能である。平行とは、更なるビルディングブロックが第２の方向ＳＤに移動されて加えられることを意味する。更なるビルディングブロックは図示のビルディングブロックと同一であることが好ましい。また、各ビルディングブロック内でトランジスタＴ１，Ｔ２のドレインを接続するボンドワイヤＢＷ３は、総てのビルディングブロックにおいて同じライン上に配置されることが好ましい。

ドハティ増幅器は、無線通信、例えば３Ｇ無線通信、Ｗ−ＣＤＭＡ、又は、高い効率が重要である任意の他のＲＦ電力増幅器用途のためのＲＦ増幅器において実施することができる。

尚、前述した実施の形態は本発明を例証するものであって限定するものではなく、また、当業者であれば、添付の特許請求の範囲から逸脱することなく、多くの他の実施の形態を設計することができる。

請求項中、括弧内の任意の参照符号は、請求項を限定するものと解釈されるべきではない。動詞「備える、含む（ｃｏｍｐｒｉｓｅ）」及びその活用形の使用は、請求項で述べられている要素又はステップ以外の要素又はステップの存在を排除するものではない。要素に先行する冠詞「一つの（ａ，ａｎ）」は、そのような要素の複数の存在を排除するものではない。本発明は、いくつかの別個の要素を備えるハードフェアによって、また、適切にプログラムされたコンピュータによって実施されてもよい。いくつかの手段を列挙する装置の請求項において、これらの手段のうちのいくつかは、ハードウェアの一つの同じ要素によって具現化されてもよい。特定の手段が互いに異なる従属請求項に記載されているという事実だけで、これらの手段の組み合わせを有利に使用できないことを示唆するものではない。

従来の技術のドハティ増幅器の基本的な回路図を概略的に示している。 集中素子位相シフト回路の回路図を高域形態で示している。 集中素子位相シフト回路の回路図を低域形態で示している。 本発明の実施の一形態に係るドハティ増幅器の詳細な回路図を示している。 本発明の実施の一形態に係る集積回路としてのドハティ増幅器の構造を示している。

Claims (13)

1. 入力ボンドパッド（ＩＢＰ）と、出力ボンドパッド（ＯＢＰ）と、ドハティ増幅器のピーク増幅段を形成し且つ前記ドハティ増幅器の入力信号である第１の入力信号（ＩＳ１）を受け取るための制御入力（Ｇ１）と前記ドハティ増幅器の出力で増幅された第１の入力信号（ＯＳ１）を供給するための出力（Ｄ１）とを有する第１のトランジスタ（Ｔ１）と、前記ドハティ増幅器のメイン増幅段を形成し且つ第２の入力信号（ＩＳ２）を受け取るための制御入力（Ｇ２）と増幅された第２の入力信号（ＯＳ２）を供給するための出力（Ｄ２）とを有する第２のトランジスタ（Ｔ２）とを備え、前記第１の入力信号（ＩＳ１）の位相が前記第２の入力信号（ＩＳ２）の位相に対して９０度遅れるとともに、
   第１のインダクタンス（Ｌ１）を形成し、第１の方向に主に延在するとともに、入力ボンドパッド（ＩＢＰ）と前記第１のトランジスタ（Ｔ１）の制御入力（Ｇ１）との間に配置される第１のボンドワイヤ（ＢＷ１）と、
   第２のインダクタンス（Ｌ２）を形成し、前記第１の方向に主に延在するとともに、出力ボンドパッド（ＯＢＰ）と前記第１のトランジスタ（Ｔ１）の出力（Ｄ１）との間に配置される第２のボンドワイヤ（ＢＷ２）と、
   第３のインダクタンス（Ｌ３）を形成し、前記第１の方向に対して略垂直な第２の方向に主に延在するとともに、前記第１のトランジスタ（Ｔ１）の出力（Ｄ１）と前記第２のトランジスタ（Ｔ２）の出力（Ｄ２）との間に配置される第３のボンドワイヤ（ＢＷ３）と、
   を備えることを特徴とする集積ドハティ増幅器構造体。
2. 前記入力ボンドパッド（ＩＢＰ）及び前記出力ボンドパッド（ＯＢＰ）が前記第１及び第２のトランジスタ（Ｔ１，Ｔ２）の両側に配置されることを特徴とする請求項１に記載の集積ドハティ増幅器構造体。
3. 前記第１のトランジスタ（Ｔ１）は、交互配置する第１のフィンガ（Ｆ１１）及び第２のフィンガ（Ｆ１２）から構成される第１のフィンガ構造体（Ｆ１）を備え、前記第１のフィンガ（Ｆ１１）が前記第１の入力信号（ＩＳ１）を受け取るように相互接続され、前記第２のフィンガ（Ｆ１２）が前記増幅された第１の入力信号（ＯＳ１）を供給し、前記第１のフィンガ（Ｆ１１）及び前記第２のフィンガ（Ｆ１２）の両方が前記第２の方向に延在しつつ、前記第１のフィンガ（Ｆ１１）及び前記第２のフィンガ（Ｆ１２）が前記第１の方向において互い違いになっていることを特徴とする請求項１又は２に記載の集積ドハティ増幅器構造体。
4. 前記第２のトランジスタ（Ｔ２）は、交互配置する第１のフィンガ（Ｆ２１）及び第２のフィンガ（Ｆ２２）から構成される第２のフィンガ構造体（Ｆ２）を備え、その第１のフィンガ（Ｆ２１）が前記第２の入力信号（ＩＳ２）を受け取るように相互接続され、その第２のフィンガ（Ｆ２２）が前記増幅された第２の入力信号（ＯＳ２）を供給し、その第１のフィンガ（Ｆ２１）及びその第２のフィンガ（Ｆ２２）の両方が前記第２の方向に延在しつつ、前記第１のフィンガ（Ｆ２１）及び前記第２のフィンガ（Ｆ２２）が前記第１の方向において互い違いになっていることを特徴とする請求項１乃至３のいずれか一項に記載の集積ドハティ増幅器構造体。
5. 前記第１のトランジスタ（Ｔ１）の制御入力（Ｇ１）と前記第２のトランジスタ（Ｔ２）の制御入力（Ｇ２）との間に配置される入力キャパシタ（Ｃｉｎ）を更に備えることを特徴とする請求項３又は４に記載の集積ドハティ増幅器構造体。
6. 前記第１のトランジスタ（Ｔ１）は、前記第１の入力信号（ＩＳ１）を受け取るための第１のゲート（Ｇ１）と、前記増幅された第１の入力信号（ＯＳ１）を供給するための第１のドレイン（Ｄ１）とを有する第１の電界効果トランジスタであり、
   前記第２のトランジスタ（Ｔ２）は、前記第２の入力信号（ＩＳ２）を受け取るための第２のゲート（Ｇ２）と、前記増幅された第２の入力信号（ＯＳ２）を供給するための第２のドレイン（Ｄ２）とを有する第２の電界効果トランジスタであり、
   前記ドハティ増幅器は、前述の順序で、前記第２の方向に延びるラインに沿って、前記第２のドレイン（Ｄ２）と、第２のフィンガ構造体（Ｆ２）と、前記第２のゲート（Ｇ２）と、前記入力キャパシタ（Ｃｉｎ）と、前記第１のゲート（Ｇ１）と、第１のフィンガ構造体（Ｆ１）と、前記第１のドレイン（Ｄ１）とを備え、前記第１のゲート（Ｇ１）及び前記第２のゲート（Ｇ２）が前記入力キャパシタ（Ｃｉｎ）を介して相互接続されることを特徴とする請求項５に記載の集積ドハティ増幅器構造体。
7. 第１のフィンガ構造体（Ｆ１）によって覆われる第１の領域（Ａ１）の重心（ＣＧ１）及び第２のフィンガ構造体（Ｆ２）によって覆われる第２の領域（Ａ２）の重心（ＣＧ２）が前記第２の方向に延びる直線上に配置されることを特徴とする請求項３，４，５又は６に記載の集積ドハティ増幅器構造体。
8. 第２のキャパシタ（Ｃ１）及び第４のインダクタ（ＬＣ１）の直列配列（Ｓ１）が前記第１のトランジスタ（Ｔ１）の制御入力（Ｇ１）に対して接続されることを特徴とする請求項１乃至７のいずれか一項に記載の集積ドハティ増幅器構造体。
9. 第３のキャパシタ（Ｃ３）及び第５のインダクタ（ＬＣ２）の直列配列（Ｓ２）が前記第２のトランジスタ（Ｔ２）の制御入力（Ｇ２）に対して接続されることを特徴とする請求項１乃至８のいずれか一項に記載の集積ドハティ増幅器構造体。
10. ドハティ増幅器のピーク増幅段を形成し且つ前記ドハティ増幅器の入力信号である第１の入力信号（ＩＳ１）を受け取るための制御入力（Ｇ１）と前記ドハティ増幅器の出力で増幅された第１の入力信号（ＯＳ１）を供給するための出力（Ｄ１）とを有する第１のトランジスタ（Ｔ１）と、前記ドハティ増幅器のメイン増幅段を形成し且つ第２の入力信号（ＩＳ２）を受け取るための制御入力（Ｇ２）と増幅された第２の入力信号（ＯＳ２）を供給するための出力（Ｄ２）とを有する第２のトランジスタ（Ｔ２）とを備え、前記第１の入力信号（ＩＳ１）の位相が前記第２の入力信号（ＩＳ２）の位相に対して９０度遅れるとともに、
    前記第１のトランジスタ（Ｔ１）の制御入力（Ｇ１）と前記第２のトランジスタ（Ｔ２）の制御入力（Ｇ２）との間に配置される入力キャパシタ（Ｃｉｎ）と、
    前記第１のトランジスタ（Ｔ１）の制御入力（Ｇ１）と第１の基準レベルとの間に配置される、インダクタ（ＬＣ１）及びキャパシタ（Ｃ１）の第１の直列配列（Ｓ１）と、
    前記第２のトランジスタ（Ｔ２）の制御入力（Ｇ２）と第２の基準レベルとの間に配置される、インダクタ（ＬＣ２）及びキャパシタ（Ｃ２）の第２の直列配列（Ｓ２）と、
    前記第２のトランジスタ（Ｔ２）の出力（Ｄ２）と前記第１のトランジスタ（Ｔ１）の出力（Ｄ１）との間に接続される出力インダクタンス（Ｌ３）と、
    第１のインダクタンス（Ｌ１）を形成し、第１の方向に主に延在するとともに、入力ボンドパッド（ＩＢＰ）と前記第１のトランジスタ（Ｔ１）の制御入力（Ｇ１）との間に配置される第１のボンドワイヤ（ＢＷ１）と、
    第２のインダクタンス（Ｌ２）を形成し、前記第１の方向に主に延在するとともに、出力ボンドパッド（ＯＢＰ）と前記第１のトランジスタ（Ｔ１）の出力（Ｄ１）との間に配置される第２のボンドワイヤ（ＢＷ２）と、
    第３のインダクタンス（Ｌ３）を形成し、前記第１の方向に対して略垂直な第２の方向に主に延在するとともに、前記第１のトランジスタ（Ｔ１）の出力（Ｄ１）と前記第２のトランジスタ（Ｔ２）の出力（Ｄ２）との間に配置される第３のボンドワイヤ（ＢＷ３）と、
    を備え、
    前記入力ボンドパッド（ＩＢＰ）が前記第１の入力信号（ＩＳ１）を受け取るように構成され、かつ、前記出力ボンドパッド（ＯＢＰ）が前記ドハティ増幅器の出力信号を供給するように構成されている、
    ことを特徴とするドハティ増幅回路。
11. 前記第３のインダクタンス（Ｌ３）と直列に配置される更なるキャパシタ（Ｃ５）を更に備えることを特徴とする請求項１０に記載のドハティ増幅回路。
12. 前記第１のトランジスタ（Ｔ１）及び前記第２のトランジスタ（Ｔ２）が異なるサイズを有することを特徴とする請求項１０に記載のドハティ増幅回路。
13. 前記第１のトランジスタ（Ｔ１）が前記第２のトランジスタ（Ｔ２）よりも大きいことを特徴とする請求項１２に記載のドハティ増幅回路。

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