WO2017141453A1 - 電力増幅器 - Google Patents

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幹一郎 竹中
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株式会社村田製作所
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    • H03F2203/21169—A parallel resonance circuit being coupled at the output of a power amplifier

Definitions

  • the present invention relates to a power amplifier.
  • a Doherty amplifier is known as a highly efficient power amplifier (power amplifier) (for example, Patent Document 1).
  • the Doherty amplifier includes a carrier amplifier that operates regardless of the power level of the input signal and a peak amplifier that operates when the power level of the input signal is low and is off when the power level of the input signal is large. It is the composition connected to.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a power amplifier that is highly efficient and can be miniaturized.
  • a power amplifier includes a distributor that distributes a first signal to a second signal and a third signal that is delayed by approximately 90 degrees from the second signal, and the power level of the first signal is first.
  • a first amplifier that amplifies the second signal and outputs a fourth signal in a region above the level, and a third signal in a region above the second level where the power level of the first signal is higher than the first level.
  • a second amplifier that outputs a fifth signal, an output unit that outputs an amplified signal of the first signal based on the fourth and fifth signals, an output terminal of the first amplifier, and an output terminal of the second amplifier
  • a first and second LC parallel resonant circuit connected in series between each other; a choke inductor having one end supplied with a power supply voltage and the other end connected to a connection point of the first and second LC parallel resonant circuits;
  • the resonance frequency of the 1LC parallel resonance circuit is approximately the frequency of the first signal. Is several times, the resonance frequency of the 2LC parallel resonant circuit is approximately an integral multiple of the frequency of the first signal.
  • FIG. 5 is a diagram illustrating a state where a carrier amplifier is on and a peak amplifier is off. It is a figure which shows the state in which both a carrier amplifier and a peak amplifier are on.
  • FIG. 5 is a diagram showing a path on the carrier amplifier side in the state of FIG. 4.
  • FIG. 5 is a diagram illustrating a path on a peak amplifier side in the state of FIG. 4. It is a figure for demonstrating that the parallel circuit by a grounded capacitor and an inductor is omissible.
  • FIG. 1 is a diagram showing an outline of an example of terminal arrangement in a power amplifier 100.
  • FIG. 3 is a diagram showing an outline of another example of terminal arrangement in the power amplifier 100.
  • FIG. 1 is a diagram illustrating a configuration example of a power amplifier 100 according to an embodiment of the present invention.
  • the power amplifier 100 is mounted on a mobile phone, for example, and is used to amplify the power of a signal transmitted to the base station.
  • the power amplifier 100 includes, for example, 2G (second generation mobile communication system), 3G (third generation mobile communication system), 4G (fourth generation mobile communication system), 5G (fifth generation mobile communication system), LTE (Long). It is possible to amplify the power of signals of communication standards such as Term Evolution (FDD) -FDD (Frequency Division Duplex), LTE-TDD (Time Division Duplex), LTE-Advanced, LTE-Advanced Pro. Note that the communication standards for signals amplified by the power amplifier 100 are not limited to these.
  • FDD Term Evolution
  • LTE-TDD Time Division Duplex
  • LTE-Advanced LTE-Advanced Pro.
  • the communication standards for signals amplified by the power amplifier 100
  • the power amplifier 100 includes a first-stage amplifier 110, a carrier amplifier 111, a peak amplifier 112, matching circuits (MN: Matching Network) 120 and 121, and a distributed-coupled (Coupled-Line) 3 dB coupler (hereinafter simply referred to as “3 dB coupler”) 130. , Phase shifters 140 and 141, a combining unit 142, LC parallel resonant circuits 150 and 151, inductors L1 and L2, and a capacitor C1.
  • the power amplifier 100 may be formed on the same substrate or may be formed on a plurality of substrates. Note that a 3 dB coupler may be realized by using a lumped constant circuit instead of the distributed coupling 3 dB coupler.
  • the first-stage amplifier 110 amplifies a radio frequency (RF) signal RFin input through the matching circuit 120 and outputs an amplified signal (first signal).
  • RF radio frequency
  • the frequency of the signal RFin is, for example, about several GHz.
  • Inductors L1 and L2 suppress high-frequency signal crosstalk from the signal line to the power supply.
  • the inductor L1 has one end supplied with the power supply voltage Vcc and the other end connected to the output terminal of the first stage amplifier 110.
  • the inductor L2 (choke inductor) has one end supplied with the power supply voltage Vcc and the other end connected to the connection point of the LC parallel resonant circuits 150 and 151.
  • the carrier amplifier 111 and the peak amplifier 112 share a power supply line, only one choke inductor is required for the carrier amplifier 111 and the peak amplifier 112. The inductance of the inductor L2 will be described later.
  • the carrier amplifier 111, the peak amplifier 112, the 3 dB coupler 130, the phase shifters 140 and 141, and the synthesis unit 142 are second-stage amplifier circuits that amplify the signal (first signal) output from the first-stage amplifier 110.
  • the configuration is similar to a general Doherty amplifier.
  • the 3 dB coupler 130 (distributor) converts the signal (first signal) output from the first-stage amplifier 110 into a signal (second signal) to the carrier amplifier 111 and a signal (third signal) to the peak amplifier 112. Distribute. Note that the phase of the signal to the peak amplifier 112 is delayed by approximately 90 degrees with respect to the phase of the signal to the carrier amplifier 111.
  • the carrier amplifier 111 (first amplifier) amplifies the input signal (second signal) and outputs an amplified signal (fourth signal).
  • the peak amplifier 112 (second amplifier) amplifies the input signal (third signal) and outputs an amplified signal (fifth signal).
  • FIG. 2 is a diagram illustrating an example of operation characteristics of the carrier amplifier 111 and the peak amplifier 112.
  • the horizontal axis indicates the voltage of the signal RFin
  • the vertical axis indicates the current of each amplifier.
  • the carrier amplifier 111 operates regardless of the voltage level of the signal RFin. That is, the carrier amplifier 111 operates regardless of the power level of the signal RFin (that is, in a region where the power level is zero (first level) or higher).
  • the peak amplifier 112 operates in a region where the voltage level of the signal RFin is equal to or higher than the level V BACK lower than the maximum level V MAX by a predetermined level. That is, the peak amplifier 112 operates in a region where the power level of the signal RFin is lower than a maximum level by a predetermined level (for example, about 6 dB) and higher than zero (second level).
  • phase shifters 140 and 141 and the synthesis unit 142 constitute an output unit that outputs the amplified signal RFout of the signal RFin based on the amplified signals output from the carrier amplifier 111 and the peak amplifier 112.
  • the phase shifter 140 (first phase shifter) includes an inductor L3 (series inductor) connected in series between the carrier amplifier 111 and the synthesis unit 142.
  • the phase shifter 140 outputs a signal (sixth signal) whose phase is delayed by approximately 45 degrees from the signal (fourth signal) output from the carrier amplifier 111.
  • 2R L is the impedance on the matching circuit 121 side viewed from the synthesis unit 142
  • ⁇ is an angular frequency corresponding to the center frequency of the signal RFin.
  • the phase shifter 141 (second phase shifter) includes a capacitor C2 (series capacitor) connected in series between the peak amplifier 112 and the synthesis unit 142.
  • the phase shifter 141 outputs a signal (seventh signal) whose phase is advanced by about 45 degrees from the signal (fifth signal) output from the peak amplifier 112.
  • the synthesizing unit 142 synthesizes a signal obtained by synthesizing the signal output from the phase shifter 140 (sixth signal) and the signal output from the phase shifter 141 (seventh signal) through the matching circuit 121. Output as amplified signal RFout.
  • the LC parallel resonance circuits 150 and 151 are connected in series between the output terminal of the carrier amplifier 111 and the output terminal of the peak amplifier 112.
  • the LC parallel resonance circuits 150 and 151 suppress crosstalk to the other path of the amplified signal output from one amplifier, which may occur when the power supply lines of the carrier amplifier 111 and the peak amplifier 112 are shared.
  • the LC parallel resonant circuit 150 (first LC parallel resonant circuit) includes a capacitor C3 and an inductor L4 connected in parallel.
  • the LC parallel resonant circuit 151 (second LC parallel resonant circuit) includes a capacitor C4 and an inductor L5 connected in parallel.
  • phase shifters 140A and 141A are assumed as phase shifters in FIGS.
  • the phase shifter 140A includes a capacitor C5 having one end electrically connected to the combining unit 142 and the other end grounded.
  • FIG. 3 is a diagram illustrating a state where the carrier amplifier 111 is on and the peak amplifier 112 is off, that is, a state where the signal RFin is equal to or less than V BACK .
  • the impedance on the output side of the peak amplifier 112 is ideally open.
  • FIG. 4 is a diagram illustrating a state where both the carrier amplifier 111 and the peak amplifier 112 are on and currents are equal, that is, a state where the signal RFin is V MAX .
  • the impedance of the load side (the matching circuit 121 side) as viewed from the synthesis unit 142 when the 2R L, viewed from the output of the phase shifter 140A impedance of the load side viewed from the output of the load side impedance and the phase shifter 141A is to distribute the impedance 2R L of the load, both become 4R L.
  • phase shifter 140A and the phase shifter 141A is connected in parallel, in order to the combined impedance of the phase shifter 140A and the phase shifter 141A to coincide with the load side impedance 2R L is the combined impedance, load side
  • the impedance 4R L needs to be twice the impedance 2R L of the current.
  • the phase shifter 140A as well as to delay the phase of 45 degrees, the load side of the impedance seen from the output of carrier amplifier 111 (2R L) and the load side of the impedance seen from the output of the phase shifter 140A (4R L ).
  • the phase shifter 141A advances the phase by 45 degrees, and the load side impedance (2R L ) viewed from the output of the peak amplifier 112 and the load side impedance (4R L ) viewed from the output of the phase shifter 141A. Impedance conversion between.
  • the principles of phase conversion and impedance conversion will be described.
  • FIG. 5 is a diagram showing a path on the carrier amplifier 111 side in the state of FIG.
  • the voltage on the input side of the phase shifter 140A is V 1
  • the current is I 1
  • the voltage on the output side of the phase shifter 140A is V 2
  • the current is I 2 . Since the impedance of the load side viewed from the output of the phase shifter 140A is 4R L, current I 2 is expressed by the following equation.
  • the current I 1 is expressed by the following equation.
  • the voltages V 1 is represented by the following equation.
  • the load-side impedance viewed from the output of the carrier amplifier 111 is expressed by the following equation.
  • the impedance of the load side viewed from the output of the carrier amplifier 111 is seen to be a 2R L.
  • FIG. 6 is a diagram showing a path on the peak amplifier 112 side in the state of FIG.
  • the voltage on the input side of the phase shifter 141A is V 1
  • the current is I 1
  • the voltage on the output side of the phase shifter 141A is V 2
  • the current is I 2 . Since the impedance of the load side viewed from the output of the phase shifter 141A is 4R L, current I 2 is expressed by the following equation.
  • the current I 1 is expressed by the following equation.
  • the voltages V 1 is represented by the following equation.
  • the voltage V 2 has a phase advanced 45 degrees from the voltage V 1 .
  • the load-side impedance viewed from the output of the peak amplifier 112 is expressed by the following equation.
  • the impedance of the load side viewed from the output of the peak amplifier 112 is seen to be a 2R L.
  • the carrier amplifier 111 operates in a region where the power level of the signal RFin is relatively low (for example, a region less than 6 dB backoff). Further, both the carrier amplifier 111 and the peak amplifier 112 operate in a region where the power level of the signal RFin is relatively high (for example, a region of 6 dB backoff or more).
  • phase shifter 140A the capacitor C5 of the phase shifter 140A and the inductor L6 of the phase shifter 141A can be omitted (phase shifters 140 and 141).
  • the capacitor C5 and the inductor L6 can be regarded as a parallel circuit in which one end is connected to the combining unit 142 and the other end is grounded.
  • Combined impedance Z LC of the capacitor C5 and the inductor L6 is represented by the following equation.
  • the capacitor C5 and the inductor L6 can be omitted.
  • FIG. 8 is a diagram showing a comparative example of the configuration of the power amplifier 100.
  • the comparative example includes inductors L7 and L8 instead of the LC parallel resonant circuits 150 and 151 and the inductor L2 in the power amplifier 100.
  • the inductor L7 has one end supplied with the power supply voltage Vcc and the other end connected to the output terminal of the carrier amplifier 111.
  • the inductor L8 has one end supplied with the power supply voltage Vcc and the other end connected to the output terminal of the peak amplifier 112.
  • the carrier amplifier 111 and the peak amplifier 112 do not share the power supply line, and the inductors L7 and L8 have a function as choke inductors of the respective amplifiers.
  • one inductor L2 functions as a choke inductor for the carrier amplifier 111 and the peak amplifier 112. Therefore, the choke inductor can be reduced by one compared to the comparative example shown in FIG.
  • the output terminals of the carrier amplifier 111 and the peak amplifier 112 are connected, there is a possibility that the output signal of one amplifier wraps around the path of the other amplifier (crosstalk) and affects the output signal of the other amplifier.
  • the LC parallel resonant circuits 150 and 151 whose resonance frequency is approximately M times (M: natural number) and approximately N times (N: natural number) the frequency of the signal RFin, Talk is suppressed.
  • the impedance is highest at the resonance frequency. Accordingly, by designing the resonant frequency of the LC parallel resonant circuits 150 and 151 to be approximately M times and approximately N times the frequency of the signal RFin, the amplified signal can pass through the approximately M and N harmonics. Can hinder.
  • the resonance frequency of the LC parallel resonance circuit 151 on the peak amplifier 112 side is 3fo, which is 3 times the resonance frequency of the LC parallel resonance circuit 150 on the carrier amplifier 111 side with respect to the frequency fo of the signal RFin. Is set to 1fo which is 1 time.
  • the first harmonic wave (fundamental frequency) of the amplified signal output from the carrier amplifier 111 and the peak amplifier 112 and the third harmonic wave signal are prevented from passing through the LC parallel resonance circuits 150 and 151, and the crosstalk described above. Is suppressed.
  • the allocation of the resonance frequency of the LC parallel resonance circuits 150 and 151 is not limited to this.
  • the resonance frequency of the LC parallel resonance circuit 150 on the carrier amplifier 111 side may be 1 fo
  • the resonance frequency of the LC parallel resonance circuit 151 on the peak amplifier 112 side may be 3 fo
  • the resonance frequency of the two LC parallel resonance circuits is not limited to the combination of 3 times and 1 time.
  • the resonance frequency of the LC parallel resonance circuit 150 may be four times fo and the resonance frequency of the LC parallel resonance circuit 151 may be one time fo, or the resonance frequency of the LC parallel resonance circuit 150 may be five times fo and LC parallel.
  • the resonance frequency of the resonance circuit 151 may be set to 1 times fo.
  • the number of LC parallel resonant circuits is not limited to two, and may be three or more.
  • the size of the inductor included in the power amplifier 100 can be reduced as compared with the comparative example. This point will be described using a specific example.
  • the load-side impedance (load impedance) viewed from the output of the carrier amplifier 111 is 2R L + j ⁇ 2R L ( (See FIG. 3).
  • the inductance of the choke inductor is required to be about five times the load impedance. That is, the inductances of the inductors L7 and L8 are each required to satisfy L > 10 ⁇ 2R L / ⁇ .
  • the inductance of the inductor L2 can be made smaller than a general value (for example, about 5 times the load impedance).
  • the power amplifier 100 does not need to use a ⁇ / 4 wavelength line as compared with a general Doherty amplifier. Furthermore, the area occupied by the choke inductor can be reduced as the inductance of the choke inductor decreases. Therefore, it is possible to provide a power amplifier that can be miniaturized with high efficiency.
  • the inductors L4 and L5 included in the LC parallel resonant circuits 150 and 151 are preferably designed so that the inductances are substantially equal. As a result, the DC resistances of the power supply lines on the carrier amplifier 111 side and the peak amplifier 112 side are substantially equal, and the voltages applied to the carrier amplifier 111 and the peak amplifier 112 can be made uniform.
  • FIG. 9 is a diagram showing another example of the configuration of the power amplifier 100 (power amplifier 200).
  • the power amplifier 200 includes a ⁇ / 4 wavelength line 160 instead of the phase shifters 140 and 141 included in the power amplifier 100.
  • the ⁇ / 4 wavelength line 160 has one end connected to the output terminal of the carrier amplifier 111 and the other end connected to the combining unit 142.
  • the ⁇ / 4 wavelength line 160 and the combining unit 142 constitute an output unit.
  • the inductor L2 and the LC parallel resonant circuits 150 and 151 can also be applied to a general Doherty amplifier including the ⁇ / 4 wavelength line 160.
  • the area occupied by the choke inductor can be reduced as the inductance of the choke inductor decreases.
  • FIG. 10A is a diagram showing an outline of an example of a terminal arrangement (power amplifier 100a) in the power amplifier 100.
  • the power amplifier 100a includes an amplification chip 170 provided with a carrier amplifier 111, a peak amplifier 112, and the like.
  • the inductor L2 (choke inductor) shown in FIG. 1, the inductor L3 included in the phase shifter 140, and the inductors L4 and L5 included in the LC parallel resonant circuits 150 and 151 are wired outside the amplifier chip 170. It is provided by a pattern. Each of the inductors L2 to L5 is connected to a terminal on the amplifier chip 170 by bonding wires BW1 to BW6. Thus, by using the inductors L2 to L5 as wiring patterns, the DC resistance value can be reduced and a high Q value can be ensured.
  • the capacitor C2 included in the phase shifter 141 shown in FIG. 1 and the capacitors C3 and C4 included in the LC parallel resonance circuits 150 and 151 are provided on the amplifier chip 170 by MIM (Metal-Insulator-Metal) capacitors. Yes. Thereby, the parasitic inductance can be reduced as compared with the case where each of the capacitors C2 to C4 is mounted outside the amplification chip 170. Therefore, unintended resonance due to parasitic inductance is avoided, and characteristic deterioration of the power amplifier 100 is suppressed.
  • MIM Metal-Insulator-Metal
  • FIG. 10B is a diagram illustrating an outline of another example of the terminal arrangement in the power amplifier 100 (power amplifier 100b).
  • the power amplifier 100b includes an amplification chip 171 provided with a carrier amplifier 111, a peak amplifier 112, and the like.
  • the inductors L2 to L5 are provided outside the amplifier chip 171 by a wiring pattern.
  • Capacitors C2 to C4 are provided on the amplifier chip 171 by MIM capacitors.
  • the positions of the terminals to which the bonding wires BW2 and BW4 are connected are different from those of the power amplifier 100a.
  • the terminals to which the bonding wires BW1, BW3, BW5 and BW6 are connected are provided on the right side of the amplification chip 171 while the terminals to which the bonding wires BW2 and BW4 are connected are respectively amplified.
  • the same effect as that of the power amplifier 100a can be obtained.
  • terminal arrangement shown in FIGS. 10A and 10B is an example, and the terminal arrangement of the power amplifier 100 is not limited to this.
  • the inductors L2 to L5 are all wiring patterns and the capacitors C2 to C4 are all MIM capacitors.
  • the configurations of the inductor and the capacitors are not limited to this.
  • a part of the inductor or capacitor may be configured other than the wiring pattern or the MIM capacitor.
  • FIGS. 10A and 10B one bonding wire is illustrated, but the number of bonding wires is not limited to this, and may be appropriately changed according to the design.
  • the inductor provided outside the amplification chip may be realized by a chip inductor by mounting by flip chip instead of wire bonding.
  • FIGS. 10A and 10B Note that the terminal arrangement of the power amplifiers 100a and 100b shown in FIGS. 10A and 10B can also be applied to the power amplifier 200.
  • FIG. 10A Note that the terminal arrangement of the power amplifiers 100a and 100b shown in FIGS. 10A and 10B can also be applied to the power amplifier 200.
  • FIG. 11A, FIG. 12A, and FIG. 13A are graphs showing simulation results of gain characteristics in the power amplifier 100 and the comparative example shown in FIG.
  • the vertical axis represents gain (dB)
  • the horizontal axis represents output power (dBm).
  • 11B, FIG. 12B, and FIG. 13B are graphs showing simulation results of power added efficiency in the power amplifier 100 and the comparative example shown in FIG.
  • the vertical axis represents power added efficiency (%)
  • the horizontal axis represents output power (dBm).
  • the resonance frequencies of the LC parallel resonance circuit 150 (carrier amplifier 111 side) and the LC parallel resonance circuit 151 (peak amplifier 112 side) of the power amplifier 100 are each a single harmonic of the frequency of the input signal. (1fo) or double wave (2fo).
  • 12A and 12B all the resonance frequencies of the LC parallel resonance circuit 150 are set to the first harmonic (1fo), and the resonance frequencies of the LC parallel resonance circuit 151 are the third harmonic (3fo), the fourth harmonic (4fo), and 5 Double wave (5fo).
  • the resonance frequency of the LC parallel resonance circuit 150 is set to the third harmonic (3fo), the fourth harmonic (4fo), and the fifth harmonic (5fo), and the resonance frequencies of the LC parallel resonance circuit 151 are all set to 1. Double wave (1fo).
  • the output power exceeds about 27 dBm and the gain is increased. Until it starts to decrease, there is almost no difference in gain characteristics from the comparative example. Further, as shown in FIGS. 11B, 12B, and 13B, as for the power added efficiency, the output power can be obtained regardless of the frequency (1fo to 5fo) of the LC parallel resonance circuits 150 and 151. Is almost the same as the comparative example until it exceeds about 29 dBm.
  • the power amplifier 100 maintains the power load efficiency as compared with the comparative example while reducing the total number and inductance of the choke inductors and reducing the area occupied by the inductor. That is, the power amplifier 100 can reduce the size of the power amplifier while maintaining high efficiency by applying the Doherty amplifier.
  • FIG. 14A is a graph showing the influence of the parasitic inductance in the power amplifier 100 on the gain characteristics.
  • the vertical axis represents gain (dB), and the horizontal axis represents output power (dBm).
  • FIG. 14B is a graph showing the influence of the parasitic inductance in the power amplifier 100 on the power added efficiency.
  • the vertical axis represents power added efficiency (%), and the horizontal axis represents output power (dBm).
  • the capacitor C2 is the MIM capacitor, and the influence of the parasitic inductance is avoided, thereby suppressing the characteristic deterioration of the power amplifier 100. I understand.
  • the carrier amplifier 111 and the peak amplifier 112 share one inductor L2 (choke inductor), and between the output terminal of each amplifier and the inductor L2.
  • LC parallel resonance circuits 150 and 151 having a resonance frequency that is substantially an integral multiple of the frequency of the input signal are provided.
  • the resonance frequency of the LC parallel resonance circuit can be set to approximately 1 time, approximately 3 times, approximately 4 times, or approximately 5 times the frequency of the input signal.
  • the resonance frequency of the LC parallel resonance circuit 150 on the carrier amplifier 111 side is approximately three times, approximately four times, or approximately five times, and the resonance frequency of the LC parallel resonance circuit 151 on the peak amplifier 112 side is approximately one time. Can do.
  • the configuration of the LC parallel resonance circuit is not limited to this.
  • the inductors L4 and L5 provided in the LC parallel resonant circuits 150 and 151 can be designed so that the inductances are substantially equal.
  • the DC resistances of the power supply lines on the carrier amplifier 111 side and the peak amplifier 112 side are substantially equal, and the voltages applied to the carrier amplifier 111 and the peak amplifier 112 can be made uniform.
  • the power amplifier 100 includes a phase shifter 140 that outputs a signal delayed by approximately 45 degrees from the output signal of the carrier amplifier 111, and a signal advanced by approximately 45 degrees from the peak amplifier 112, instead of including the ⁇ / 4 wavelength line.
  • An output phase shifter 141 is provided.
  • the power amplifiers 100 and 200 include at least one of the inductors L4 and L5, the inductor L2 (choke inductor), or the inductor L3 included in the LC parallel resonant circuits 150 and 151 by a wiring pattern, and the carrier amplifier 111 and the peak amplifier.
  • the chip on which 112 is mounted may be connected by wire bonding. Thereby, a direct-current resistance value can be reduced and a high Q value can be ensured.
  • the power amplifiers 100 and 200 include at least one of the capacitors C3 and C4 included in the LC parallel resonant circuits 150 and 151, or the capacitor C2 by MIM capacitors in a chip on which the carrier amplifier 111 and the peak amplifier 112 are mounted. May be. As a result, unintended resonance due to the parasitic inductance of the capacitor is avoided, and the characteristic deterioration of the power amplifier is suppressed.
  • each embodiment described above is for facilitating understanding of the present invention, and is not intended to limit the present invention.
  • the present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof. That is, those in which the person skilled in the art appropriately changes the design of each embodiment is also included in the scope of the present invention as long as the features of the present invention are included.
  • each element included in each embodiment and its arrangement, material, condition, shape, size, and the like are not limited to those illustrated, and can be changed as appropriate.
  • Each embodiment is an exemplification, and it is needless to say that a partial replacement or combination of configurations shown in different embodiments is possible, and these are also included in the scope of the present invention as long as they include the features of the present invention. .

Landscapes

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Abstract

　高効率で小型化が可能な電力増幅器を提供する。電力増幅器は、第１信号を、第２信号と第２信号より略９０度遅れた第３信号とに分配する分配器と、第１信号の電力レベルが第１レベル以上の領域において第２信号を増幅して第４信号を出力する第１増幅器と、第１信号の電力レベルが第１レベルより高い第２レベル以上の領域において第３信号を増幅して第５信号を出力する第２増幅器と、第４及び第５信号に基づいて第１信号の増幅信号を出力する出力部と、第１増幅器の出力端子と第２増幅器の出力端子との間に直列接続された第１及び第２ＬＣ並列共振回路と、一端に電源電圧が供給され他端が第１及び第２ＬＣ並列共振回路の接続点に接続されるチョークインダクタとを備え、第１ＬＣ並列共振回路の共振周波数は第１信号の周波数の略整数倍であり第２ＬＣ並列共振回路の共振周波数は第１信号の周波数の略整数倍である。

Description

電力増幅器
　本発明は、電力増幅器に関する。
　高効率な電力増幅器（パワーアンプ）として、ドハティアンプが知られている（例えば、特許文献１）。特許文献１に開示されるように、ドハティアンプは、入力信号の電力レベルにかかわらず動作するキャリアアンプと、入力信号の電力レベルが小さい場合はオフとなり、大きい場合に動作するピークアンプとが並列に接続された構成となっている。
特開平８－３３０８７３号公報
　上述のとおり、ドハティアンプは、高効率なパワーアンプとして注目されている。しかしながら、ドハティアンプはパワーアンプが２経路となるため、各経路におけるロードインピーダンスが増加するのに加え、パワーアンプの個数も増加するため、増幅回路として必要なチョークインダクタのインダクタンスが増大する。これにより、一般的なパワーアンプと比較してインダクタの占有面積が増大するため、携帯電話機等の小型の電子機器への搭載には不向きである。
　本発明はこのような事情に鑑みてなされたものであり、高効率で小型化が可能な電力増幅器を提供することを目的とする。
　本発明の一側面に係る電力増幅器は、第１信号を、第２信号と、第２信号より略９０度遅れた第３信号とに分配する分配器と、第１信号の電力レベルが第１レベル以上の領域において、第２信号を増幅して第４信号を出力する第１増幅器と、第１信号の電力レベルが第１レベルより高い第２レベル以上の領域において、第３信号を増幅して第５信号を出力する第２増幅器と、第４及び第５信号に基づいて、第１信号の増幅信号を出力する出力部と、第１増幅器の出力端子と第２増幅器の出力端子との間に直列接続された第１及び第２ＬＣ並列共振回路と、一端に電源電圧が供給され、他端が第１及び第２ＬＣ並列共振回路の接続点に接続されるチョークインダクタと、を備え、第１ＬＣ並列共振回路の共振周波数は、第１信号の周波数の略整数倍であり、第２ＬＣ並列共振回路の共振周波数は、第１信号の周波数の略整数倍である。
　本発明によれば、高効率で小型化が可能な電力増幅器を提供することができる。
本発明の一実施形態である電力増幅器１００の構成例を示す図である。 キャリアアンプ及びピークアンプの動作特性の一例を示す図である。 キャリアアンプがオン、ピークアンプがオフの状態を示す図である。 キャリアアンプ及びピークアンプが共にオンの状態を示す図である。 図４の状態におけるキャリアアンプ側の経路を示す図である。 図４の状態におけるピークアンプ側の経路を示す図である。 接地されたキャパシタ及びインダクタによる並列回路を省略可能であることを説明するための図である。 本発明の一実施形態である電力増幅器１００の比較例を示す図である。 本発明の一実施形態である電力増幅器１００の他の構成例を示す図である。 電力増幅器１００における端子配置の一例の概略を示す図である。 電力増幅器１００における端子配置の他の例の概略を示す図である。 電力増幅器１００におけるゲイン特性のシミュレーション結果の一例を示す図である。 電力増幅器１００における電力付加効率のシミュレーション結果の一例を示す図である。 電力増幅器１００におけるゲイン特性のシミュレーション結果の一例を示す図である。 電力増幅器１００における電力付加効率のシミュレーション結果の一例を示す図である。 電力増幅器１００におけるゲイン特性のシミュレーション結果の一例を示す図である。 電力増幅器１００における電力付加効率のシミュレーション結果の一例を示す図である。 電力増幅器１００におけるゲイン特性のシミュレーション結果の一例を示す図である。 電力増幅器１００における電力付加効率のシミュレーション結果の一例を示す図である。
　以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本発明の一実施形態である電力増幅器１００の構成例を示す図である。電力増幅器１００は、例えば、携帯電話機に搭載され、基地局に送信する信号の電力を増幅するために用いられる。電力増幅器１００は、例えば、２Ｇ（第２世代移動通信システム）、３Ｇ（第３世代移動通信システム）、４Ｇ（第４世代移動通信システム）、５Ｇ（第５世代移動通信システム）、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）－ＦＤＤ（Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　Ｄｕｐｌｅｘ）、ＬＴＥ－ＴＤＤ（Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　Ｄｕｐｌｅｘ）、ＬＴＥ－Ａｄｖａｎｃｅｄ、ＬＴＥ－Ａｄｖａｎｃｅｄ　Ｐｒｏ等の通信規格の信号の電力を増幅することができる。なお、電力増幅器１００が増幅する信号の通信規格はこれらに限られない。
　電力増幅器１００は、初段アンプ１１０、キャリアアンプ１１１、ピークアンプ１１２、整合回路（ＭＮ：Ｍａｔｃｈｉｎｇ　Ｎｅｔｗｏｒｋ）１２０，１２１、分布結合（Ｃｏｕｐｌｅｄ－Ｌｉｎｅ）３ｄＢカプラ（以下、単に「３ｄＢカプラ」という。）１３０、移相器１４０，１４１、合成部１４２、ＬＣ並列共振回路１５０，１５１、インダクタＬ１，Ｌ２、及びキャパシタＣ１を備える。電力増幅器１００は、同一基板上に形成されてもよいし、複数の基板上に形成されてもよい。なお、分布結合３ｄＢカプラの代わりに、集中定数回路を用いて３ｄＢカプラを実現してもよい。
　初段アンプ１１０は、整合回路１２０を通して入力される無線周波数（ＲＦ：Ｒａｄｉｏ－Ｆｒｅｑｕｅｎｃｙ）信号ＲＦｉｎを増幅し、増幅信号（第１信号）を出力する。信号ＲＦｉｎの周波数は、例えば数ＧＨｚ程度である。
　インダクタＬ１，Ｌ２は、信号ラインから電源への高周波信号のクロストークを抑制する。インダクタＬ１は、一端に電源電圧Ｖｃｃが供給され、他端が初段アンプ１１０の出力端子に接続される。インダクタＬ２（チョークインダクタ）は、一端に電源電圧Ｖｃｃが供給され、他端がＬＣ並列共振回路１５０，１５１の接続点に接続される。本実施形態においては、キャリアアンプ１１１及びピークアンプ１１２が電源ラインを共有するため、キャリアアンプ１１１及びピークアンプ１１２のために必要なチョークインダクタも１つとなる。インダクタＬ２のインダクタンスについては後述する。
　キャリアアンプ１１１、ピークアンプ１１２、３ｄＢカプラ１３０、移相器１４０，１４１、及び合成部１４２は、初段アンプ１１０から出力される信号（第１信号）を増幅する二段目の増幅回路であり、一般的なドハティアンプに類似の構成となっている。
　３ｄＢカプラ１３０（分配器）は、初段アンプ１１０から出力される信号（第１信号）を、キャリアアンプ１１１への信号（第２信号）と、ピークアンプ１１２への信号（第３信号）とに分配する。なお、ピークアンプ１１２への信号の位相は、キャリアアンプ１１１への信号の位相に対して略９０度遅れたものとなる。
　キャリアアンプ１１１（第１増幅器）は、入力される信号（第２信号）を増幅し、増幅信号（第４信号）を出力する。また、ピークアンプ１１２（第２増幅器）は、入力される信号（第３信号）を増幅し、増幅信号（第５信号）を出力する。
　図２は、キャリアアンプ１１１及びピークアンプ１１２の動作特性の一例を示す図である。図２において、横軸は信号ＲＦｉｎの電圧、縦軸は各アンプの電流を示している。図２に示すように、キャリアアンプ１１１は、信号ＲＦｉｎの電圧レベルにかかわらず動作する。即ち、キャリアアンプ１１１は、信号ＲＦｉｎの電力レベルにかかわらず（即ち、電力レベルがゼロ（第１レベル）以上の領域において）動作する。他方、ピークアンプ１１２は、信号ＲＦｉｎの電圧レベルが、最大レベルＶＭＡＸから所定レベル低いレベルＶＢＡＣＫ以上の領域において動作する。即ち、ピークアンプ１１２は、信号ＲＦｉｎの電力レベルが、最大レベルから所定レベル（例えば、６ｄＢ程度）低く、ゼロより高いレベル（第２レベル）以上の領域において動作する。
　図１に戻り、移相器１４０，１４１、及び合成部１４２は、キャリアアンプ１１１及びピークアンプ１１２から出力される増幅信号に基づいて、信号ＲＦｉｎの増幅信号ＲＦｏｕｔを出力する出力部を構成する。
　移相器１４０（第１移相器）は、キャリアアンプ１１１と合成部１４２との間に直列に接続されたインダクタＬ３（直列インダクタ）を備える。移相器１４０は、キャリアアンプ１１１から出力される信号（第４信号）より位相が略４５度遅れた信号（第６信号）を出力する。本実施形態では、インダクタＬ３のインダクタンスは、Ｌ＝２ＲＬ／ωに設定されている。ここで、２ＲＬは、合成部１４２から見た整合回路１２１側のインピーダンスであり、ωは、信号ＲＦｉｎの中心周波数に対応する角周波数である。
　移相器１４１（第２移相器）は、ピークアンプ１１２と合成部１４２との間に直列に接続されたキャパシタＣ２（直列キャパシタ）を備える。移相器１４１は、ピークアンプ１１２から出力される信号（第５信号）より位相が略４５度進んだ信号（第７信号）を出力する。本実施形態では、キャパシタＣ２のキャパシタンスは、Ｃ＝１／（２ＲＬω）に設定されている。移相器１４０，１４１における位相変換の原理については後述する。
　合成部１４２は、移相器１４０から出力される信号（第６信号）と、移相器１４１から出力される信号（第７信号）とを合成した信号を、整合回路１２１を通して、信号ＲＦｉｎの増幅信号ＲＦｏｕｔとして出力する。
　ＬＣ並列共振回路１５０，１５１は、キャリアアンプ１１１の出力端子とピークアンプ１１２の出力端子との間に直列接続される。ＬＣ並列共振回路１５０，１５１は、キャリアアンプ１１１とピークアンプ１１２の電源ラインの共有に伴って発生し得る、一方のアンプから出力される増幅信号の他方の経路へのクロストークを抑制する。ＬＣ並列共振回路１５０（第１ＬＣ並列共振回路）は、並列接続されたキャパシタＣ３及びインダクタＬ４を備える。ＬＣ並列共振回路１５１（第２ＬＣ並列共振回路）は、並列接続されたキャパシタＣ４及びインダクタＬ５を備える。本実施形態では、キャパシタＣ３のキャパシタンスはＣ＝１／（９ＲＬω）、キャパシタＣ４のキャパシタンスはＣ＝１／（ＲＬω）、インダクタＬ４，Ｌ５のインダクタンスはともにＬ＝ＲＬ／ωに設定されている。ＬＣ並列共振回路１５０、１５１の動作の詳細は後述する。
　次に、移相器１４０，１４１における位相変換の原理について、図３～図７を参照しつつ説明する。ここで、説明のため、図３～図７においては、移相器として移相器１４０Ａ，１４１Ａを想定する。移相器１４０Ａは、移相器１４０の構成に加えて、一端が合成部１４２に電気的に接続され、他端が接地されたキャパシタＣ５を備える。キャパシタＣ５のキャパシタンスは、Ｃ＝１／（４ＲＬω）に設定されているものとする。移相器１４１Ｂは、移相器１４１の構成に加えて、一端が合成部１４２に電気的に接続され、他端が接地されたインダクタＬ６を備える。インダクタＬ６のインダクタンスは、Ｌ＝４ＲＬ／ωに設定されているものとする。また、図３～図７においては、キャリアアンプ１１１及びピークアンプ１１２に対するチョークインダクタを省略して説明する。
　図３は、キャリアアンプ１１１がオン、ピークアンプ１１２がオフの状態、すなわち信号ＲＦｉｎがＶＢＡＣＫ以下の領域での状態を示す図である。この場合、ピークアンプ１１２がオフであるから、ピークアンプ１１２の出力側のインピーダンスは理想的にはオープンである。後述するように、キャパシタＣ５及びインダクタＬ６は省略可能であるから、合成部１４２から見た負荷側（整合回路１２１側）のインピーダンスを２ＲＬとすると、インダクタＬ３の出力から見た負荷側のインピーダンスも２ＲＬである。従ってキャリアアンプ１１１の出力から見た負荷側のインピーダンスは、２ＲＬ＋ｊω×（２ＲＬ／ω）＝２ＲＬ＋ｊ×２ＲＬとなる。
　図４は、キャリアアンプ１１１及びピークアンプ１１２が共にオンかつ電流が等しい状態、すなわち信号ＲＦｉｎがＶＭＡＸの状態を示す図である。この場合、ピークアンプ１１２がオンかつキャリアアンプ１１１と同じ電流が流れるから、合成部１４２から見た負荷側（整合回路１２１側）のインピーダンスを２ＲＬとすると、移相器１４０Ａの出力から見た負荷側のインピーダンス及び移相器１４１Ａの出力から見た負荷側のインピーダンスは、負荷側のインピーダンス２ＲＬを分配して、ともに４ＲＬとなる。すなわち、移相器１４０Ａ及び移相器１４１Ａは並列接続であるため、移相器１４０Ａ及び移相器１４１Ａの合成インピーダンスを負荷側のインピーダンス２ＲＬと一致させるためには、合成インピーダンスを、負荷側のインピーダンス２ＲＬの２倍のインピーダンス４ＲＬとする必要がある。この状態において、移相器１４０Ａは、位相を４５度遅らせるとともに、キャリアアンプ１１１の出力から見た負荷側のインピーダンス（２ＲＬ）と移相器１４０Ａの出力から見た負荷側のインピーダンス（４ＲＬ）との間のインピーダンス変換を行う。また、移相器１４１Ａは、位相を４５度進めるとともに、ピークアンプ１１２の出力から見た負荷側のインピーダンス（２ＲＬ）と移相器１４１Ａの出力から見た負荷側のインピーダンス（４ＲＬ）との間のインピーダンス変換を行う。以下、位相変換及びインピーダンス変換の原理について説明する。
　図５は、図４の状態におけるキャリアアンプ１１１側の経路を示す図である。ここで、移相器１４０Ａの入力側の電圧をＶ１、電流をＩ１とし、移相器１４０Ａの出力側の電圧をＶ２、電流をＩ２とする。移相器１４０Ａの出力から見た負荷側のインピーダンスは４ＲＬであるから、電流Ｉ２は、以下の式により表される。
Figure JPOXMLDOC01-appb-M000001
  
　また、電流Ｉ１は、以下の式により表される。
Figure JPOXMLDOC01-appb-M000002
  
　そして、電圧Ｖ１は、以下の式により表される。
Figure JPOXMLDOC01-appb-M000003
  
　上式より、電圧Ｖ２は、電圧Ｖ１より４５度遅れた位相となることがわかる。
　また、キャリアアンプ１１１の出力から見た負荷側のインピーダンスは、以下の式により表される。
Figure JPOXMLDOC01-appb-M000004
  
　上式より、キャリアアンプ１１１の出力から見た負荷側のインピーダンスが２ＲＬとなることがわかる。
　図６は、図４の状態におけるピークアンプ１１２側の経路を示す図である。ここで、移相器１４１Ａの入力側の電圧をＶ１、電流をＩ１とし、移相器１４１Ａの出力側の電圧をＶ２、電流をＩ２とする。移相器１４１Ａの出力から見た負荷側のインピーダンスは４ＲＬであるから、電流Ｉ２は、以下の式により表される。
Figure JPOXMLDOC01-appb-M000005
  
　また、電流Ｉ１は、以下の式により表される。
Figure JPOXMLDOC01-appb-M000006
  
　そして、電圧Ｖ１は、以下の式により表される。
Figure JPOXMLDOC01-appb-M000007
  
　上式より、電圧Ｖ２は、電圧Ｖ１より４５度進んだ位相となることがわかる。
　また、ピークアンプ１１２の出力から見た負荷側のインピーダンスは、以下の式により表される。
Figure JPOXMLDOC01-appb-M000008
  
　上式より、ピークアンプ１１２の出力から見た負荷側のインピーダンスが２ＲＬとなることがわかる。
　このような構成の電力増幅器１００によれば、信号ＲＦｉｎの電力レベルが比較的低い領域（例えば、６ｄＢバックオフ未満の領域）においては、キャリアアンプ１１１のみが動作する。また、信号ＲＦｉｎの電力レベルが比較的高い領域（例えば、６ｄＢバックオフ以上の領域）においては、キャリアアンプ１１１及びピークアンプ１１２の両方が動作する。
　次に、移相器１４０ＡのキャパシタＣ５及び移相器１４１ＡのインダクタＬ６を省略可能（移相器１４０，１４１）であることについて説明する。
　図７に示すように、キャパシタＣ５及びインダクタＬ６は、一端が合成部１４２に接続され、他端が接地された並列回路とみなすことができる。キャパシタＣ５及びインダクタＬ６の合成インピーダンスＺＬＣは、以下の式により表される。
Figure JPOXMLDOC01-appb-M000009
  
　上式のとおり、キャパシタＣ５及びインダクタＬ６の各々のインピーダンスを所定インピーダンスに設定することで、キャパシタＣ５及びインダクタＬ６の合成インピーダンスは無限大となる。従って、キャパシタＣ５及びインダクタＬ６は省略することができる。
　次に、図１及び図８を参照しつつ、ＬＣ並列共振回路１５０，１５１の動作について説明する。
　図８は、電力増幅器１００の構成の比較例を示す図である。比較例は、電力増幅器１００におけるＬＣ並列共振回路１５０，１５１及びインダクタＬ２の代わりに、インダクタＬ７，Ｌ８を備える。
　インダクタＬ７は、一端に電源電圧Ｖｃｃが供給され、他端がキャリアアンプ１１１の出力端子に接続される。インダクタＬ８は、一端に電源電圧Ｖｃｃが供給され、他端がピークアンプ１１２の出力端子に接続される。比較例においては、キャリアアンプ１１１及びピークアンプ１１２が電源ラインを共有せず、インダクタＬ７，Ｌ８が、各々のアンプのチョークインダクタとしての機能を有する。
　一方、本実施形態においては図１に示されるように、一つのインダクタＬ２が、キャリアアンプ１１１及びピークアンプ１１２のチョークインダクタとして機能する。従って、図８に示される比較例と比べて、チョークインダクタを一つ減らすことができる。
　キャリアアンプ１１１及びピークアンプ１１２の出力端子が接続されると、一方のアンプの出力信号が他方のアンプの経路に回り込み（クロストーク）、他方のアンプの出力信号に影響を与える可能性がある。しかし、本実施形態においては、共振周波数が信号ＲＦｉｎの周波数の略Ｍ倍（Ｍ：自然数）、及び略Ｎ倍（Ｎ：自然数）であるＬＣ並列共振回路１５０，１５１を備えることにより、当該クロストークが抑制される。ＬＣ並列共振回路においては、共振周波数においてインピーダンスが最も高くなる。従って、ＬＣ並列共振回路１５０，１５１の共振周波数が、信号ＲＦｉｎの周波数の略Ｍ倍、略Ｎ倍となるように設計することにより、増幅信号の略Ｍ倍波、略Ｎ倍波の通過を妨げることができる。
　本実施形態においては、一例として、信号ＲＦｉｎの周波数ｆｏに対し、キャリアアンプ１１１側のＬＣ並列共振回路１５０の共振周波数が３倍である３ｆｏ、ピークアンプ１１２側のＬＣ並列共振回路１５１の共振周波数が１倍である１ｆｏに設定されている。これにより、キャリアアンプ１１１及びピークアンプ１１２から出力される増幅信号の１倍波（基本周波数）、及びその３倍波の信号について、ＬＣ並列共振回路１５０，１５１の通過が妨げられ、上記クロストークが抑制される。なお、ＬＣ並列共振回路１５０，１５１の共振周波数の割り振りはこれに限られない。例えばキャリアアンプ１１１側のＬＣ並列共振回路１５０の共振周波数を１ｆｏ、ピークアンプ１１２側のＬＣ並列共振回路１５１の共振周波数を３ｆｏとしてもよい。また、２つのＬＣ並列共振回路の共振周波数は、３倍と１倍の組み合わせに限られない。例えば、ＬＣ並列共振回路１５０の共振周波数をｆｏの４倍、ＬＣ並列共振回路１５１の共振周波数をｆｏの１倍としてもよく、又はＬＣ並列共振回路１５０の共振周波数をｆｏの５倍、ＬＣ並列共振回路１５１の共振周波数をｆｏの１倍としてもよい。さらに、ＬＣ並列共振回路の個数は２つに限られず、３つ以上であってもよい。
　以上の構成により、本実施形態においては、比較例に比べて電力増幅器１００が備えるインダクタの大きさを減少させることができる。この点について、具体例を用いて説明する。
　図８に示す比較例においては、キャリアアンプ１１１がオン、ピークアンプ１１２がオフの状態において、キャリアアンプ１１１の出力から見た負荷側のインピーダンス（ロードインピーダンス）は２ＲＬ＋ｊ×２ＲＬとなる（図３参照）。一般的に、チョークインダクタのインダクタンスはロードインピーダンスの５倍程度の大きさが求められる。すなわち、インダクタＬ７，Ｌ８のインダクタンスは、各々、Ｌ＞１０√２ＲＬ／ωであることが求められる。本比較例においては、インダクタＬ７，Ｌ８のインダクタンスは、Ｌ＝１５ＲＬ／ωに設定されている。従って、インダクタＬ７，Ｌ８のインダクタンスの合計は、１５ＲＬ／ω＋１５ＲＬ／ω＝３０ＲＬ／ωとなる。
　一方、本実施形態では、キャリアアンプ１１１及びピークアンプ１１２の電源ラインにＬＣ並列共振回路１５０，１５１を備えるため、高周波の増幅信号がインダクタＬ２に供給される前に、増幅信号の基本周波数及び３倍波の通過を妨げることができる。従って、インダクタＬ２のインダクタンスは、一般的な値（例えば、ロードインピーダンスの５倍程度）より小さくすることができる。例えば、インダクタＬ２のインダクタンスは、Ｌ＝５ＲＬ／ωに設定することができる。また、インダクタＬ４，Ｌ５のインダクタンスは、ともにＬ＝ＲＬ／ωである。従って、インダクタＬ２，Ｌ４，Ｌ５のインダクタンスの合計は、５ＲＬ／ω＋ＲＬ／ω＋ＲＬ／ω＝７ＲＬ／ωとなる。すなわち、図８に示される比較例に比べ、インダクタンスを３０ＲＬ／ω－７ＲＬ／ω＝２３ＲＬ／ω程度減少させることができる。
　以上の構成により、電力増幅器１００は、一般的なドハティアンプに比べλ／４波長線路を用いる必要がない。さらに、チョークインダクタのインダクタンスの減少に伴い、チョークインダクタの占有面積を減少させることができる。従って、高効率で小型化が可能な電力増幅器を提供することができる。
　なお、ＬＣ並列共振回路１５０，１５１が備えるインダクタＬ４，Ｌ５は、インダクタンスが略等しくなるように設計することが好ましい。これにより、キャリアアンプ１１１側とピークアンプ１１２側の電源ラインの直流抵抗が略等しくなり、キャリアアンプ１１１とピークアンプ１１２にかかる電圧を揃えることができる。
　図９は、電力増幅器１００の構成の他の一例（電力増幅器２００）を示す図である。電力増幅器２００は、電力増幅器１００が備える移相器１４０，１４１の代わりに、λ／４波長線路１６０を備える。
　λ／４波長線路１６０は、一端がキャリアアンプ１１１の出力端子に接続され、他端が合成部１４２に接続される。λ／４波長線路１６０及び合成部１４２により、出力部が構成される。
　このように、λ／４波長線路１６０を備える一般的なドハティアンプにおいても、インダクタＬ２及びＬＣ並列共振回路１５０，１５１を適用することができる。これにより、チョークインダクタのインダクタンスの減少に伴い、チョークインダクタの占有面積を減少させることができる。
　図１０Ａは、電力増幅器１００における端子配置の一例（電力増幅器１００ａ）の概略を示す図である。図１０Ａに示されるように、電力増幅器１００ａは、キャリアアンプ１１１及びピークアンプ１１２等が設けられた増幅チップ１７０を備える。
　電力増幅器１００ａにおいては、図１に示すインダクタＬ２（チョークインダクタ）、移相器１４０が備えるインダクタＬ３、及びＬＣ並列共振回路１５０，１５１が各々備えるインダクタＬ４，Ｌ５は、増幅チップ１７０の外に配線パターンにより設けられている。インダクタＬ２～Ｌ５の各々は、ボンディングワイヤＢＷ１～ＢＷ６により増幅チップ１７０上の端子と接続される。このように、インダクタＬ２～Ｌ５を配線パターンとすることにより、直流抵抗値を低下させ、高いＱ値を確保することができる。
　また、図１に示す移相器１４１が備えるキャパシタＣ２、及びＬＣ並列共振回路１５０，１５１が各々備えるキャパシタＣ３，Ｃ４は、増幅チップ１７０上にＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタにより設けられている。これにより、キャパシタＣ２～Ｃ４の各々を増幅チップ１７０の外に実装する場合に比べ、寄生インダクタンスを削減することができる。従って、寄生インダクタンスによる意図しない共振が回避され、電力増幅器１００の特性劣化が抑制される。
　図１０Ｂは、電力増幅器１００における端子配置の他の例（電力増幅器１００ｂ）の概略を示す図である。電力増幅器１００ｂは、キャリアアンプ１１１及びピークアンプ１１２等が設けられた増幅チップ１７１を備える。
　電力増幅器１００ｂにおいても、電力増幅器１００ａと同様に、インダクタＬ２～Ｌ５が増幅チップ１７１の外に配線パターンにより設けられている。また、キャパシタＣ２～Ｃ４が増幅チップ１７１上にＭＩＭキャパシタにより設けられている。そして、電力増幅器１００ｂでは、ボンディングワイヤＢＷ２，ＢＷ４が接続される端子の位置が、電力増幅器１００ａと異なっている。具体的には、図１０Ｂにおいて、ボンディングワイヤＢＷ１，ＢＷ３，ＢＷ５，ＢＷ６が接続される端子は、増幅チップ１７１の右辺に設けられる一方、ボンディングワイヤＢＷ２，ＢＷ４が接続される端子は、それぞれ、増幅チップ１７１の上辺及び下辺に設けられている。このような構成においても、電力増幅器１００ａと同様の効果を得ることができる。
　なお、図１０Ａ及び図１０Ｂに示した端子配置は一例であり、電力増幅器１００の端子配置はこれに限られない。
　また、電力増幅器１００ａ，１００ｂにおいては、インダクタＬ２～Ｌ５を全て配線パターンとし、キャパシタＣ２～Ｃ４を全てＭＩＭキャパシタとしているが、インダクタ及びキャパシタの構成はこれに限定されない。例えば、インダクタ又はキャパシタの一部を、配線パターン又はＭＩＭキャパシタ以外の構成としてもよい。
　また、図１０Ａ及び図１０Ｂにおいては、ボンディングワイヤを各々１本として図示しているが、ボンディングワイヤの本数はこれに限られず、設計に応じて適宜変更してもよい。
　また、増幅チップの外に設けられるインダクタは、ワイヤボンディングの代わりにフリップチップにより実装し、チップインダクタで実現してもよい。
　なお、図１０Ａ及び図１０Ｂに示した電力増幅器１００ａ，１００ｂの端子配置は、電力増幅器２００にも適用できる。
　次に、電力増幅器１００における、ゲイン特性及び電力付加効率のシミュレーション結果について、図１１Ａ～図１３Ｂを参照しつつ説明する。
　図１１Ａ、図１２Ａ、及び図１３Ａは、電力増幅器１００及び図８に示す比較例におけるゲイン特性のシミュレーション結果を示すグラフである。図１１Ａ、図１２Ａ、及び図１３Ａに示すグラフにおいて、縦軸はゲイン（ｄＢ）を表し、横軸は出力電力（ｄＢｍ）を表している。また、図１１Ｂ、図１２Ｂ、及び図１３Ｂは、電力増幅器１００及び図８に示す比較例における電力付加効率のシミュレーション結果を示すグラフである。図１１Ｂ、図１２Ｂ、及び図１３Ｂに示すグラフにおいて、縦軸は電力付加効率（％）を表し、横軸は出力電力（ｄＢｍ）を表している。
　図１１Ａ及び図１１Ｂにおいては、電力増幅器１００のＬＣ並列共振回路１５０（キャリアアンプ１１１側）及びＬＣ並列共振回路１５１（ピークアンプ１１２側）の共振周波数を、各々、入力信号の周波数の１倍波（１ｆｏ）、又は２倍波（２ｆｏ）としている。図１２Ａ及び図１２Ｂにおいては、ＬＣ並列共振回路１５０の共振周波数を全て１倍波（１ｆｏ）とし、ＬＣ並列共振回路１５１の共振周波数を３倍波（３ｆｏ）、４倍波（４ｆｏ）、５倍波（５ｆｏ）としている。図１３Ａ及び図１３Ｂにおいては、ＬＣ並列共振回路１５０の共振周波数を３倍波（３ｆｏ）、４倍波（４ｆｏ）、５倍波（５ｆｏ）とし、ＬＣ並列共振回路１５１の共振周波数を全て１倍波（１ｆｏ）としている。
　図１１Ａ、図１２Ａ、及び図１３Ａに示されるように、ＬＣ並列共振回路１５０，１５１の共振周波数をいずれの周波数（１ｆｏ～５ｆｏ）とした場合においても、出力電力が約２７ｄＢｍを超えてゲインが低下し始めるまで、ゲイン特性において比較例とほぼ相違ない。また、図１１Ｂ、図１２Ｂ、及び図１３Ｂに示されるように、電力付加効率についても、ＬＣ並列共振回路１５０，１５１の共振周波数をいずれの周波数（１ｆｏ～５ｆｏ）とした場合においても、出力電力が約２９ｄＢｍを超えるまで比較例とほぼ相違ない。なお、本シミュレーション結果においては、ＬＣ並列共振回路１５０の共振周波数を３倍波、４倍波、又は５倍波とし、ＬＣ並列共振回路１５１の共振周波数を１倍波とした場合に、ゲイン特性が比較例と比べて向上している（図１３Ａ参照）。
　以上のシミュレーション結果から、電力増幅器１００は、チョークインダクタの合計数及びインダクタンスを削減し、インダクタの占有面積を減少させつつ、比較例と比べて電力負荷効率を維持していることが分かる。すなわち、電力増幅器１００は、ドハティアンプの適用による高効率性を維持しつつ、電力増幅器の小型化を図ることができる。
　次に、電力増幅器１００における寄生インダクタンスの影響について、図１４Ａ及び図１４Ｂを参照しつつ説明する。
　図１４Ａは、電力増幅器１００における寄生インダクタンスがゲイン特性に及ぼす影響を示すグラフである。図１４Ａに示すグラフにおいて、縦軸はゲイン（ｄＢ）を表し、横軸は出力電力（ｄＢｍ）を表している。また、図１４Ｂは、電力増幅器１００における寄生インダクタンスが電力付加効率に及ぼす影響を示すグラフである。図１４Ｂに示すグラフにおいて、縦軸は電力付加効率（％）を表し、横軸は出力電力（ｄＢｍ）を表している。図１４Ａ及び図１４Ｂは、電力増幅器１００におけるキャパシタＣ２の寄生インダクタンスを、Ｌ＝０．０ｎＨ（理想状態）、０．１ｎＨ、０．２ｎＨ、０．３ｎＨとしたときのシミュレーション結果を示している。
　図１４Ａ及び図１４Ｂに示されるように、理想状態と比較して、寄生インダクタンスの量が増大するほどゲイン特性、電力付加効率ともに劣化していることがわかる。以上のシミュレーション結果から、図１０Ａ及び図１０Ｂに示される電力増幅器１００ａ，１００ｂにおいては、キャパシタＣ２をＭＩＭキャパシタとし、寄生インダクタンスによる影響を回避することにより、電力増幅器１００の特性劣化が抑制されることが分かる。
　以上、本発明の例示的な実施形態について説明した。電力増幅器１００，２００は、一般的なドハティアンプの構成のうち、キャリアアンプ１１１及びピークアンプ１１２が一つのインダクタＬ２（チョークインダクタ）を共有し、各々のアンプの出力端子と当該インダクタＬ２との間に、共振周波数が入力信号の周波数の略整数倍であるＬＣ並列共振回路１５０，１５１を備える。このようにドハティアンプを適用することにより、電力増幅器の高効率化を図りつつ、チョークインダクタの合計数及びインダクタンスを削減し、チョークインダクタの占有面積を減少させることができる。従って、高効率で小型化が可能な電力増幅器を提供することができる。
　また、ＬＣ並列共振回路の共振周波数は、入力信号の周波数の略１倍、略３倍、略４倍、略５倍とすることができる。特に、キャリアアンプ１１１側のＬＣ並列共振回路１５０の共振周波数を略３倍、略４倍、又は略５倍とし、ピークアンプ１１２側のＬＣ並列共振回路１５１の共振周波数を略１倍とすることができる。なお、ＬＣ並列共振回路の構成はこれに限られない。
　また、ＬＣ並列共振回路１５０，１５１が備えるインダクタＬ４，Ｌ５は、インダクタンスが略等しくなるように設計することができる。これにより、キャリアアンプ１１１側とピークアンプ１１２側の電源ラインの直流抵抗が略等しくなり、キャリアアンプ１１１とピークアンプ１１２にかかる電圧を揃えることができる。
　また、電力増幅器１００は、λ／４波長線路を備える代わりに、キャリアアンプ１１１の出力信号より略４５度遅れた信号を出力する移相器１４０と、ピークアンプ１１２より略４５度進んだ信号を出力する移相器１４１を備える。これにより、λ／４波長線路を用いることなく、高効率な電力増幅器を提供することができる。従って、電力増幅器２００と比較して、より小型化が可能となる。
　また、電力増幅器１００，２００は、ＬＣ並列共振回路１５０，１５１が備えるインダクタＬ４，Ｌ５、インダクタＬ２（チョークインダクタ）、又はインダクタＬ３の少なくとも１つを配線パターンにより構成し、キャリアアンプ１１１及びピークアンプ１１２が実装されたチップにワイヤボンディングで接続してもよい。これにより、直流抵抗値を低下させ、高いＱ値を確保することができる。
　また、電力増幅器１００，２００は、ＬＣ並列共振回路１５０，１５１が備えるキャパシタＣ３，Ｃ４、又はキャパシタＣ２の少なくとも１つを、キャリアアンプ１１１及びピークアンプ１１２が実装されたチップにおけるＭＩＭキャパシタにより構成してもよい。これにより、キャパシタの寄生インダクタンスによる意図しない共振が回避され、電力増幅器の特性劣化が抑制される。
　なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。すなわち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。
　１００，１００ａ，１００ｂ，２００　電力増幅器
　１１０　初段アンプ
　１１１　キャリアアンプ
　１１２　ピークアンプ
　１２０，１２１　整合回路
　１３０　３ｄＢカプラ
　１４０，１４０Ａ，１４１，１４１Ａ　移相器
　１４２　合成部
　１５０，１５１　ＬＣ並列共振回路
　１６０　λ／４波長線路
　１７０，１７１　増幅チップ
　Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８　インダクタ
　Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５　キャパシタ

Claims (8)

  1. 　第１信号を、第２信号と、前記第２信号より略９０度遅れた第３信号とに分配する分配器と、
    　前記第１信号の電力レベルが第１レベル以上の領域において、前記第２信号を増幅して第４信号を出力する第１増幅器と、
    　前記第１信号の電力レベルが前記第１レベルより高い第２レベル以上の領域において、前記第３信号を増幅して第５信号を出力する第２増幅器と、
    　前記第４及び第５信号に基づいて、前記第１信号の増幅信号を出力する出力部と、
    　前記第１増幅器の出力端子と前記第２増幅器の出力端子との間に直列接続された第１及び第２ＬＣ並列共振回路と、
    　一端に電源電圧が供給され、他端が前記第１及び第２ＬＣ並列共振回路の接続点に接続されるチョークインダクタと、
    　を備え、
    　前記第１ＬＣ並列共振回路の共振周波数は、前記第１信号の周波数の略整数倍であり、
    　前記第２ＬＣ並列共振回路の共振周波数は、前記第１信号の周波数の略整数倍である、
    　電力増幅器。
  2. 　請求項１に記載の電力増幅器であって、
    　前記第１ＬＣ並列共振回路の前記共振周波数が前記第１信号の周波数の略３倍であり、
    　前記第２ＬＣ並列共振回路の前記共振周波数が前記第１信号の周波数の略１倍である、
    　電力増幅器。
  3. 　請求項１に記載の電力増幅器であって、
    　前記第１ＬＣ並列共振回路の前記共振周波数が前記第１信号の周波数の略４倍又は略５倍であり、
    　前記第２ＬＣ並列共振回路の前記共振周波数が前記第１信号の周波数の略１倍である、
    　電力増幅器。
  4. 　請求項２又は３に記載の電力増幅器であって、
    　前記第１ＬＣ並列共振回路の一端に前記第４信号が供給され、
    　前記第２ＬＣ並列共振回路の一端に前記第５信号が供給される、
    　電力増幅器。
  5. 　請求項１～４のいずれか一項に記載の電力増幅器であって、
    　前記第１及び第２ＬＣ並列共振回路が備えるインダクタのインダクタンスが略等しい、　電力増幅器。
  6. 　請求項１～５のいずれか一項に記載の電力増幅器であって、
    　前記出力部は、
    　前記第４信号が入力され、前記第４信号より略４５度遅れた第６信号を出力する第１移相器と、
    　前記第５信号が入力され、前記第５信号より略４５度進んだ第７信号を出力する第２移相器と、
    　前記第６及び第７信号を合成し、前記第１信号の増幅信号を出力する合成部と、
    　をさらに備える、電力増幅器。
  7. 　請求項１～６のいずれか一項に記載の電力増幅器であって、
    　前記第１増幅器の出力端子に直列接続された直列インダクタをさらに備え、
    　前記第１及び第２ＬＣ並列共振回路が備えるインダクタ、前記チョークインダクタ、又は前記直列インダクタの少なくとも１つが、前記第１及び第２増幅器が実装されたチップにワイヤボンディングで接続される、
    　電力増幅器。
  8. 　請求項１～７のいずれか一項に記載の電力増幅器であって、
    　前記第２増幅器の出力端子に直列接続された直列キャパシタをさらに備え、
    　前記第１及び第２ＬＣ並列共振回路が備えるキャパシタ、又は前記直列キャパシタの少なくとも１つが、前記第１及び第２増幅器が実装されたチップにおけるＭＩＭキャパシタにより構成される、
    　電力増幅器。
     
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