WO2008068809A1

WO2008068809A1 - 高周波増幅器

Info

Publication number: WO2008068809A1
Application number: PCT/JP2006/323991
Authority: WO
Inventors: Kazutomi Mori; Kazuhiro Iyomasa; Akira Ohta; Teruyuki Shimura; Masatoshi Nakayama
Original assignee: Mitsubishi Electric Corporation
Priority date: 2006-11-30
Filing date: 2006-11-30
Publication date: 2008-06-12
Also published as: US7907009B2; KR101088240B1; EP2124329A4; JP4896990B2; US20100033241A1; EP2124329A1; CN101542897A; CN101542897B; JPWO2008068809A1; KR20090087103A

Abstract

　素子サイズの異なる２つの増幅素子を並列に接続し、出力電力の大小に応じて増幅素子を切替える高周波増幅器であって、特に、出力電力が大きい場合と小さい場合のいずれの場合でも、特性インピーダンス（５０オーム）に整合するとともに、２つの増幅素子の出力側の接続点からＯＦＦしている増幅素子を見たインピーダンスを高くする出力整合回路を設けた。その結果、高出力、高効率の特性を実現することができ、また、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができるという効果を奏する。

Description

明細書

高周波増幅器

技術分野

[0001] この発明は、サイズの異なる 2つの増幅素子を並列に接続し、出力電力の大小に応じて増幅素子を切替える高周波増幅器であって、特に、出力電力の大小のいずれの場合でも特性インピーダンス（50オーム）に整合され、 2つの増幅素子の出力側の接続点から OFFの増幅素子を見たインピーダンスを高くした出力整合回路に関するものである。

背景技術

[0002] 高周波増幅器は、一般的に、出力レベルが飽和レベルに近づくにつれて効率が高くなる特性を有する。逆にいえば、出力レベルが低い時の効率は低いという問題がある。例えば、広い出力電力のダイナミックレンジを有するシステムにおいて高周波増幅器を用いた場合には、低出力時の効率が低くなるため、低出力時の効率を高めることが課題となる。

[0003] 従来の高周波増幅器は、例えば、非特許文献 1の高周波増幅器のようにサイズの異なる増幅器を並列に接続し、出力レベルが大きい場合には大きなサイズの増幅器を動作させ、出力レベルが小さい場合には小さな増幅器を動作させるように、出カレベルに応じて増幅器を切替えることによって、低出力時の効率を高める工夫がなされていた。

[0004] また、特許文献 1にお、ては、増幅器のサイズを切替える方法としてトランジスタから構成されるスィッチを用いて、る。

[0005] また、特許文献 2においては、増幅器を切替えた際に、増幅器の出力インピーダンスがいずれの場合についても、特性インピーダンスの 50オーム（Ω )に整合がなされる出力整合回路にっ、て開示して、る。

[0006] また、特許文献 3においては、増幅器のコレクタ電圧を制御することによって低出力時の効率を高める工夫を開示する。また、増幅器のサイズを可変する際に、同時に出力整合回路をスィッチによって可変することによって低出力時の効率を高める工夫について開示している。

[0007] また、特許文献 4では、増幅器のサイズを切替える際に、出力整合回路をスィッチによって切替えることによって低出力時の効率を高める工夫について開示している。

[0008] さらに、特許文献 5では、 2段増幅器のサイズを出力レベルによって切替える増幅器において、増幅器の段間にスィッチを設け、 OFFする増幅器に設けたスィッチをォフすることでアイソレーションを高め、発振を抑圧する工夫にっ、て開示して、る。

[0009] 特許文献 1：特開 2000— 278109号公報

特許文献 2 :特開 2003— 046340号公報

特許文献 3 :特開 2002— 353751号公報

特許文献 4：特開 2004 - 134823号公報

特許文献 5 :特開 2003— 087059号公報

非特許文献 1： J.H.Kim,etc.,"A Power Efficient W- CDMA Smart Power Amplifier Wit h Emitter Area Adjusted For Output Power Levels", 2004 IEEE International Micro wave Symposium (MTT-S) Digest, pp.1165- 1168.

発明の開示

発明が解決しょうとする課題

[0010] 非特許文献 1及び特許文献 1の従来の高周波増幅器においては、 2つの増幅器に対する整合回路は同一の整合回路であるため、増幅器の切替えにより、出力の負荷インピーダンスが最適とならず、特性が劣化するという問題点があった。また、 OFFした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。さらに、 OFFした増幅器のアイソレーションが不十分なために、 OFFした増幅器を回り込んだ高周波信号によって発振する可能性があるという問題点があった。

[0011] 特許文献 2の従来の高周波増幅器においては、増幅器を切替えた際に、いずれの場合についても、出力の特性インピーダンスへ整合されていることは示されている。しかし、 OFFした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。また、 OF Fした増幅器のアイソレーションが不十分なために、 OFFした増幅器を回り込んだ高周波信号によって発振する可能性があるという問題点があった。

[0012] 特許文献 3及び特許文献 4については、増幅器を切替えた際に、整合回路も同時にスィッチを用いて切替えて、いずれの場合についても、出力の特性インピーダンスへ整合されていることは示されている。しかし、スィッチを用いるために、回路サイズが大きくなり、スィッチの損失によって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。また、 OFFした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といつた特性が劣化するという問題点があった。さらに、 OFFした増幅器のアイソレーションが不十分なために、 OFFした増幅器を回り込んだ高周波信号によって発振する可能 '性があるという問題点があった。

[0013] 特許文献 5の従来の高周波増幅器にぉ、ては、切替える増幅器を 2段増幅器で構成し、 2段増幅器の段間にスィッチを設け、増幅器を OFFする際にはスィッチも OFF すること〖こよって、アイソレーションを十分に得て、 OFFした増幅器を回り込んだ高周波信号による発振を防止することができることが示されている。しかし、スィッチを設けるため、回路サイズが大きくなるという問題点があった。また、増幅器を切替えた際に、出力の負荷インピーダンスが最適とならず、特性が劣化するという問題点があった。さらに、 OFFした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。

[0014] この発明は、上述のような課題を解決するためになされたもので、その目的は、出力電力が大き、場合と小さ、場合の、ずれの場合も、特性インピーダンスである 50 オーム（Ω )へ整合することができ、高出力、高効率の特性を実現することができる高周波増幅器を得るものである。

[0015] また、増幅された高周波信号力OFFしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路の損失を低減でき、さらに、 OFFしている増幅素子側の出力一入力の間のアイソレーションを高めることができ、 OFFしている増幅素子を介した回り込みによる発振を抑圧することができる高周波増幅器を得るものである。

課題を解決するための手段 [0016] この発明に係る高周波増幅器は、入力端子力も入力した高周波信号を増幅する第 1の増幅素子と、前記第 1の増幅素子と並列接続され、前記第 1の増幅素子と比べて素子サイズが小さぐ前記高周波信号を増幅する第 2の増幅素子と、出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて前記第 1の増幅素子を ONZOFFする第 1のバイアス制御回路と、前記モード切替電圧に基づ!/ヽて前記第 2の増幅素子を ONZOFFする第 2のバイアス制御回路と、前記第 1及び第 2の増幅素子の出力側に接続された出力整合回路とを設け、前記出力整合回路は、前記第 1の増幅素子の出力側に接続された第 1の整合回路と、前記第 2の増幅素子の出力側に接続された第 2の整合回路と、前記第 1及び第 2の整合回路の出力側の接続点と出力端子の間に接続され、 50オームに整合する第 3の整合回路とを有する高周波増幅器であって、前記第 1の整合回路は、前記第 1の増幅素子の出力側に接続された第 1のノヽィパスフィルタ形整合回路及び前記第 1のノ、ィパスフィルタ形整合回路に接続された直列インダクタによって構成され、前記第 2の整合回路は、前記第 2の増幅素子の出力側に接続された第 2のハイパスフィルタ形整合回路によつて構成され、出力電力が大きい場合である、前記第 1の増幅素子が ON、前記第 2の増幅素子が OFFの場合の前記接続点力前記第 1の整合回路を見た第 1のインピ一ダンスと、出力電力が小さい場合である、前記第 2の増幅素子が ON、前記第 1の増幅素子が OFFの場合の前記接続点力前記第 2の整合回路を見た第 2のインピ一ダンスとが略同一であり、出力電力が大きい場合である、前記第 1の増幅素子が O N、前記第 2の増幅素子が OFFの場合の前記接続点から前記第 2の整合回路を見た第 2のインピーダンスが、前記接続点力前記第 1の整合回路を見た第 1のインピ一ダンスよりも高ぐかつ出力電力が小さい場合である、前記第 2の増幅素子が ON、前記第 1の増幅素子が OFFの場合の前記接続点から前記第 1の整合回路を見た第 1のインピーダンスが、前記接続点力前記第 2の整合回路を見た第 2のインピーダンスよりも高いものである。

発明の効果

[0017] この発明に係る高周波増幅器は、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである 50オーム（Ω )へ整合することができ、高出力、高効率の特性を実現することができるという効果を奏する。また、増幅された高周波信号が OFFしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路の損失を低減でき、さらに、 OFFしている増幅素子側の出力一入力の間のァイソレーシヨンを高めることができ、 OFFしている増幅素子を介した回り込みによる発振を抑圧することができるという効果を奏する。

図面の簡単な説明

[0018] [図 1]この発明の実施例 1に係る高周波増幅器の構成を示す回路図である。

[図 2]スミスチャート上のインピーダンスを説明するための図である。

[図 3]スミスチャート上のインピーダンスを説明するための図である。

[図 4]この発明の実施例 1に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。

[図 5]この発明の実施例 2に係る高周波増幅器の構成を示す回路図である。

[図 6]この発明の実施例 2に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。

[図 7]この発明の実施例 3に係る高周波増幅器の構成を示す回路図である。

[図 8]この発明の実施例 3に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。

[図 9]この発明の実施例 4に係る高周波増幅器の構成を示す回路図である。

[図 10]この発明の実施例 4に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。

[図 11]この発明の実施例 5に係る高周波増幅器の構成を示す回路図である。

[図 12]この発明の実施例 5に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。

[図 13]この発明の実施例 6に係る高周波増幅器の構成を示す回路図である。

[図 14]この発明の実施例 7に係る高周波増幅器の構成を示す回路図である。

[図 15]この発明の実施例 8に係る高周波増幅器の構成を示す回路図である。

発明を実施するための最良の形態

[0019] この発明の実施例 1〜実施例 8に係る高周波増幅器について以下説明する。実施例 1

[0020] この発明の実施例 1に係る高周波増幅器について図 1から図 4までを参照しながら説明する。図 1は、この発明の実施例 1に係る高周波増幅器の構成を示す回路図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。

[0021] 図 1において、この実施例 1に係る高周波増幅器 100は、入力端子 1と、出力端子 2 と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0022] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16とが設けられている。なお、 2つのベース（ゲート)バイアス制御回路 16 には、電源端子 28がそれぞれ接続されている。

[0023] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36とが設けられている。なお、第 1及び第 2の整合回路 34、 35は、接続点 29を介して第 3の整合回路 36と接続されて、る。

[0024] 第 1の整合回路 34は、ハイノスフィルタ形整合回路 (第 1のハイノスフィルタ形整合回路） 27と、直列インダクタ 25とが設けられている。また、ハイパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 24から構成されるショートスタブと、直列キャパシタ 17と、並列インダクタ 18とが設けられている。なお、ノィパスキャパシタ 24及び並列インダクタ 18の一端は、グランド 19にそれぞれ接続されている。

[0025] 第 2の整合回路 35は、ハイノスフィルタ形整合回路（第 2のハイノスフィルタ形整合回路） 27が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン）バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17とが設けられている。なお、ノィパスキャパシタ 24の一端は、グランド 19に接続されている。

[0026] 第 3の整合回路 36は、ローパスフィルタ形整合回路 30が設けられている。また、口一パスフィルタ形整合回路 30は、直列インダクタ 25と、並列キャパシタ 22とが設けられている。なお、並列キャパシタ 22の一端は、グランド 19に接続されている。

[0027] ここで、高周波増幅器の動作について説明する前に、スミスチャート（Smith char t)上の複素インピーダンス (Z=R+jX) [ Ω ]について説明する。図 2及び図 3は、スミスチャート上のインピーダンスを説明するための図である。

[0028] 図 2において、 Χ=0の線 LX0より上側の半円 SCA上は、誘導性のインピーダンスである。すなわち、 X=j co L>0より Χ>0の場合は誘導性のインピーダンスである。また、 Χ=0の線 LXOより下側の半円 SCB上は、容量性のインピーダンスである。すなわち、 X= l/ (j ω =— j/ co Cく 0より Xく 0の場合は容量性のインピーダンスである。左へ行く程低いインピーダンスで、左端の点 ZAは、 Z = 0 (R=0、 X=0)である。右へ行く程高いインピーダンスで、右端の点 ZBは、 Z =∞ (無限大）（R =∞、 X=0 )である。なお、 Z =∞の Xは厳密には X= ±∞である力便宜上 X=0としている。さらに、左端の点 ZAと右端の点 ZBの中間の点 ZCは、 Z= 50 (オーム）（R= 50、 X=0 )である。この点 ZCは、大きな円の中心である。

[0029] 図 3において、（a)に示す直列キャパシタ Csの場合、（e)に示すように、インピーダンス Z1と Z =∞(ZB)を通る円上を直列キャパシタ Csが小さい程、右側の端子から見たインピーダンス Z—Csが反時計回りで移動する。 (b)に示す直列インダクタ Lsの場合、（e)に示すように、インピーダンス Z1と Z =∞(ZB)を通る円上を直列インダクタ L sが大きい程、右側の端子から見たインピーダンス Z—Lsが時計回りで移動する。 (c) に示す並列キャパシタ Cpの場合、 (e)に示すように、インピーダンス Z1と Z=0 (ZA) を通る円上を並列キャパシタ Cpが大き、程、右側の端子力も見たインピーダンス Z— Cpが時計回りで移動する。（d)に示す並列インダクタ Lpの場合、（e)に示すように、インピーダンス Z 1と Z = 0 (ZA)を通る円上を並列インダクタ Lpが小さ、程、右側の端子から見たインピーダンス Z—Lpが反時計回りで移動する。

[0030] つぎに、この実施例 1に係る高周波増幅器の動作について図面を参照しながら説明する。図 4は、この発明の実施例 1に係る高周波増幅器の出力整合回路のインピ一ダンスを示すスミスチャートである。

[0031] 高周波増幅器 100は、図 1に示すように、高出力時用最終段増幅素子 11、低出力時用最終段増幅素子 12、 2つの入力整合回路 13、出力整合回路 15、及び 2つのべース (ゲート)バイアス制御回路 16より構成されている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。

[0032] 増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ（HBT:Heterobipolar T ransistor)、バイポーラ接合トランジスタ（BJT: Bipolar Junction Transistor)などのバイポーラトランジスタや、金属半導体電界効果トランジスタ（MESFET: MEtal -Semiconductor FET)、高電子移動度トランジスタ（HEMT:High Electron Mobility Transistor)などの電界効果トランジスタ（FET: Field Effect Trans istor)などで構成される。

[0033] 高出力時用最終段増幅素子 11は、コレクタ（ドレイン)バイアス端子 4に印加されたコレクタバイアス電圧力バイパスキャパシタ 24側力もコレクタ（ドレイン)バイアス線路 23を介して供給される。また、低出力時用最終段増幅素子 12は、コレクタ (ドレイン）バイアス端子 4に印加されたコレクタバイアス電圧力バイパスキャパシタ 24側カもコレクタ（ドレイン)バイアス印加用インダクタ 26を介して供給される。ここで、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ（ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ（ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイアス線路 23を用いても良い。また、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バイアス印加用インダクタ 26は、整合素子を兼ねている。

[0034] 増幅素子 11もしくは 12のベース（ゲート）バイアス電圧は、ベース（ゲート）バイアス設定端子 5に印加された電圧力もベース (ゲート)バイアス制御回路 16によって供給される。ベース (ゲート)バイアス制御回路 16には、ベース (ゲート)バイアス設定端子 5に印加された電圧から、増幅素子 11もしくは 12に印加するベース (ゲート）電圧に変換するバイアス回路が含まれる。ベース (ゲート)バイアス制御回路 16の電源電圧は、電源端子 28より供給される。

[0035] ベース (ゲート)バイアス制御回路 16は、モード切替端子 6に印加される、出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて、高周波増幅器 100の出力電力が大きい場合には、高出力時用最終段増幅素子 11を ONとするように、高出力時用最終段増幅素子 11のベース (ゲート)電圧を設定する。また、ベース (ゲート)バイアス制御回路 16は、低出力時用最終段増幅素子 12を OFFとするように、低出力時用最終段増幅素子 12のベース (ゲート)電圧を設定する。

[0036] 逆に、モード切替端子 6に印加されるモード切替電圧に基づいて、高周波増幅器 1 00の出力電力が小さい場合には、ベース (ゲート)バイアス制御回路 16は、低出力時用最終段増幅素子 12を ONとするように、低出力時用最終段増幅素子 12のべ一ス (ゲート)電圧を設定する。また、ベース (ゲート)バイアス制御回路 16は、高出力時用最終段増幅素子 11を OFFとするように、高出力時用最終段増幅素子 11のベース (ゲート)電圧を設定する。

[0037] 入力端子 1から入力した高周波信号は、高周波増幅器 100の出力電力が大きい場合には、入力整合回路 13を介して高出力時用最終段増幅素子 11で増幅される。その後、第 1の整合回路 34によって、増幅素子 11と高周波増幅器 100の入出力の特性インピーダンスである 50オーム（ Ω )との中間インピーダンスに整合される。その後、第 3の整合回路 36により、特性インピーダンスの 50オーム（Ω )に整合され、出力端子 2より出力される。

[0038] 第 1の整合回路 34は、上述したように、ハイノスフィルタ形整合回路 27と直列インダクタ 25によって構成される。ハイパスフィルタ形整合回路 27は、コレクタ（ドレイン）バイアス線路 23及びバイパスキャパシタ 24で構成されるショートスタブと、直列キャパシタ 17と、並列インダクタ 18とで構成される。また、第 3の整合回路 36は、ローパスフィルタ形整合回路 30で構成される。ローパスフィルタ形整合回路 30は、直列インダクタ 25と並列キャパシタ 22で構成される。

[0039] ここでは、第 3の整合回路 36が、 1段のはしご形ローパスフィルタ形整合回路 30の場合を示している力中間インピーダンスを 50オーム（Ω )に整合できる整合回路であればどのような回路構成でも構わない。従って、多段のローパスフィルタ形整合回路でも、 1段もしくは多段のノ、ィパスフィルタ形整合回路でも、ローパスフィルタ形整合回路とハイパスフィルタ形整合回路を組み合わせた整合回路でも良い。

[0040] 高周波増幅器 100の出力電力が小さい場合には、入力端子 1から入力した高周波信号は、入力整合回路 13を介して低出力時用最終段増幅素子 12で増幅される。その後、第 2の整合回路 35によって、増幅素子 12と高周波増幅器 100の入出力の特性インピーダンスである 50オーム（ Ω )との中間インピーダンスに整合される。その後、第 3の整合回路 36によって、特性インピーダンスである 50オーム（Ω )に整合され、出力端子 2より出力される。

[0041] 第 2の整合回路 35は、上述したように、ハイノスフィルタ形整合回路 27によって構成される。ハイパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26及びバイパスキャパシタ 24で構成される回路と、直列キャパシタ 17とで構成される。

[0042] なお、図 1に示した回路は、主に集中定数素子を用いて構成されているが、分布定数回路を用いて、直列インダクタ 25は直列線路で構成しても構わないし、並列キャパシタ 22はオープンスタブで構成しても構わな!/、し、並列インダクタ 18はショートスタブで構成しても構わない。

[0043] ここで、第 1の整合回路 34と、第 2の整合回路 35には、第 1の整合回路 34と第 2の整合回路 35の接続点 29から見たインピーダンスに対する要求がある。『1つ目の条件』は、出力電力が大きい場合、すなわち、高出力時用最終段増幅素子 11が ON、低出力時用最終段増幅素子 12が OFFの場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス）と、出力電力が小さい場合、すなわち、低出力時用最終段増幅素子 12が ON、高出力時用最終段増幅素子 11が OFFの場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス）とが、略同一であることである。これにより、出力電力の大小で、増幅素子 11、 12を切替えたいずれの場合においても、高周波増幅器 100の出力インピーダンス Zoutは、第 3の整合回路 36によって、 50オーム（Ω )に整合することが可能となる。

[0044] 『2つ目の条件』は、出力電力が大きい場合、すなわち、高出力時用最終段増幅素子 11が ON、低出力時用最終段増幅素子 12が OFFの場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス）が、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス）よりも十分に高いことである。これにより、高出力時用最終段増幅素子 11で増幅され、第 1の整合回路 34を介して接続点 29へ流れてきた高周波信号は、第 2の整合回路 35の方へ回り込まず、第 3の整合回路 36を介して出力端子 2から出力されることになる。

[0045] 従って、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合の出力電力、効率といった特性を高めることができる。同時に、高周波信号が第 2の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11 で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーシヨンを高めることができ、発振を抑圧することができる。

[0046] 『3つ目の条件』は、出力電力が小さい場合、すなわち、低出力時用最終段増幅素子 12が ON、高出力時用最終段増幅素子 11が OFFの場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス）が、出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス）よりも十分に高いことである。これにより、低出力時用最終段増幅素子 12で増幅され、第 2の整合回路 35を介して接続点 29へ流れてきた高周波信号は、第 1の整合回路 34の方へ回り込まず、第 3の整合回路 36を介して出力端子 2から出力されることになる。

[0047] 従って、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合の出力電力、効率といった特性を高めることができる。同時に、高周波信号が第 1の整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12 で増幅した高周波信号が、 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーシヨンを高めることができ、発振を抑圧することができる。

[0048] ここで、図 1に示す高周波増幅器 100の出力整合回路 15の動作について説明する。図 4 (a)と (b)は、出力電力が大きい場合と小さい場合の接続点 29から第 1の整合回路 34側を見たインピーダンスの軌跡、図 4 (c)と (d)は、出力電力が大きい場合と小さい場合の接続点 29から第 2の整合回路 35側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点 29から出力端子 2までのインピーダンスの軌跡も点線矢印であわせて示している。図 4中の Zoutl、 Zl l、 Z12、 Z13、 Z14、 Zou t2、 Z21、 Z22、 Z3、 Zoutは、それぞれ図 1の回路図上に示す位置から見たインピ一ダンスである。

[0049] 図 4 (a)は出力電力が大きい場合の接続点 29から第 1の整合回路 34側を見たインピーダンス、図 4 (b)は出力電力が小さい場合の接続点 29から第 1の整合回路 34側を見たインピーダンス、図 4 (c)は出力電力が大きい場合の接続点 29から第 2の整合回路 35側を見たインピーダンス、図 4 (d)は出力電力が小さい場合の接続点 29から第 2の整合回路 35側を見たインピーダンスをそれぞれ示した図である。

[0050] 図 4 (a)と (d)より、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンスである Z14と、出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンスである Z22とは、略等しいことが解る。従って、上記の『 1つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子 11、 12を切替えたいずれの場合においても、高周波増幅器 100の出力インピーダンス Z outは、第 3の整合回路 36によって、 50オーム（Ω )に整合することが可能となる。従つて、高周波増幅器 100は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。

[0051] 図 4 (c)と (a)より、出力電力が大き!/、場合の接続点 29から第 2の整合回路 35を見たインピーダンス Z22が、出力電力が大きい場合の接続点 29から第 1の整合回路 34 を見たインピーダンス Z14よりも十分に高くなつていることが解る。従って、上記の『2 つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第 2 の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションを高めることができ、発振を抑圧することができる。

[0052] ここで、出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス Z22を高くする方法について説明する。低出力時用最終段増幅素子 12の OF F時の出力インピーダンス Zout2が、図 4 (c)に示すように、容量'性インピーダンスにあることから、第 2の整合回路 35は、コレクタ（ドレイン)バイアス印加用インダクタ 26 や直列キャパシタ 17といったハイパスフィルタ形の整合素子を用いることによって、接続点 29から見たインピーダンス Z22を高くすることができる。このように、第 2の整合回路 35の接続点 29側にノ、ィパスフィルタ形整合回路 27を設ける必要がある。

[0053] 図 4 (b)と (d)より、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス Z14が、出力電力が小さい場合の接続点 29から第 2の整合回路 35 を見たインピーダンス Z22よりも十分に高くなつていることが解る。従って、上記の『3 つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 iの整合回路 34の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第 1 の整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12で増幅した高周波信号が、 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーションを高めることができ、発振を抑圧することができる。

[0054] ここで、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス Z14を高くする方法について説明する。高出力時用最終段増幅素子 11の OF F時の出力インピーダンス Zoutlが、図 4 (b)に示すように、容量性インピーダンスにあることから、第 1の整合回路 34は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 24で構成されるショートスタブや、直列キャパシタ 17、並列インダクタ 18といったノヽィパスフィルタ形の整合素子で構成されるハイパスフィルタ形整合回路 27を設けることによって、接続点 29から見たインピーダンス Z14を高くすることができる。ノ、ィパスフィルタ形整合回路 27によって、インピーダンスを高くした際、誘導性のインピーダンス (Z13)となったために、最も接続点 29よりの位置に直列インダクタ 25を設けることにより、さらにインピーダンスを高めている。このように、第 1の整合回路 34の接続点 29側にハイパスフィルタ形整合回路 27と、直列インダクタ 25を設ける必要がある。

[0055] この実施の形態 1によれば、図 1に示す高周波増幅器 100においては、高出力時用最終段増幅素子 11の出力側に第 1の整合回路 34を、低出力時用最終段増幅素子 12の出力側に第 2の整合回路 35を、それらの後段に第 3の整合回路 36をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性ィンピーダンスである 50オーム（ Ω )へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。

[0056] また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点 29から OFF して、る増幅素子側の整合回路を見たインピーダンスを、接続点 29から ONして、る増幅素子側の整合回路を見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号力 SOFFしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路 15の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、 OFFしている増幅素子側の出力 —入力の間のアイソレーションを高めることができ、 OFFしている増幅素子を介した回り込みによる発振を抑圧することが可能である。

実施例 2

[0057] この発明の実施例 2に係る高周波増幅器について図 5及び図 6を参照しながら説明する。図 5は、この発明の実施例 2に係る高周波増幅器の構成を示す回路図である。

[0058] 図 5において、この実施例 2に係る高周波増幅器 100は、入力端子 1と、出力端子 2 と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0059] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16とが設けられている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。なお、 2つのベース (ゲート)バィァス制御回路 16には、電源端子 28がそれぞれ接続されている。

[0060] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36とが設けられている。なお、第 1及び第 2の整合回路 34、 35は、接続点 29を介して第 3の整合回路 36と接続されて、る。

[0061] 第 1の整合回路 34は、ハイノスフィルタ形整合回路 (第 1のハイノスフィルタ形整合回路） 27が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス線路 23及びバイノスキャパシタ 24から構成されるショートスタブが設けられている。なお、バイパスキャパシタ 24の一端は、グランド 19に接続されている。

[0062] 第 2の整合回路 35は、直列インダクタ 25と、ハイパスフィルタ形整合回路（第 2のハィパスフィルタ形整合回路） 27が設けられている。また、ハイパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17とが設けられている。なお、バイパスキャパシタ 24の一端は、グランド 19に接続されている。

[0063] 第 3の整合回路 36は、ローパスフィルタ形整合回路 30が設けられている。また、口一パスフィルタ形整合回路 30は、直列インダクタ 25と並列キャパシタ 22の回路が 2 段設けられている。なお、 2つの並列キャパシタ 22の一端は、グランド 19にそれぞれ接続されている。

[0064] 図 5に示す実施例 2の高周波増幅器 100は、図 1に示す実施例 1の高周波増幅器 100と比較して、第 1の整合回路 34が、ハイパスフィルタ形整合回路 27のみで構成されている点と、ハイパスフィルタ形整合回路 27が、コレクタ（ドレイン)バイアス線路 2 3とバイパスキャパシタ 24で構成されるショートスタブのみで構成されている点が異なる。

[0065] また、第 2の整合回路 35が、直列インダクタ 25と、ハイパスフィルタ形整合回路 27 によって構成される点が異なる。

[0066] さらに、第 3の整合回路 36が、 2段のローパスフィルタ形整合回路 30で構成されている点が異なる。

[0067] つぎに、この実施例 2に係る高周波増幅器の動作について図面を参照しながら説明する。図 6は、この発明の実施例 2に係る高周波増幅器の出力整合回路のインピ一ダンスを示すスミスチャートである。

[0068] 高周波増幅器 100の信号の流れ、バイアスの印加方法、及び出力整合回路 15に要求される条件については、上記の実施例 1と同様であるので説明を省略する。

[0069] 図 5に示す高周波増幅器 100の出力整合回路 15の動作について説明する。図 6 ( a)と (b)は、出力電力が大きい場合と小さい場合の接続点 29から第 1の整合回路 34 側を見たインピーダンスの軌跡、図 6 (c)と (d)は、出力電力が大きい場合と小さい場合の接続点 29から第 2の整合回路 35側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点 29から出力端子 2までのインピーダンスの軌跡も点線矢印であわせて示している。図 6中の Zoutl、 Zl l、 Zout2、 Z21、 Z22、 Z23、 Z3、 Z4、 Z5、 Zoutは、それぞれ図 5の回路図上に示す位置から見たインピーダンスである。

[0070] 図 6 (a)は出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピ一ダンス、図 6 (b)は出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス、図 6 (c)は出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス、図 6 (d)は出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンスをそれぞれ示した図である。

[0071] 図 6 (a)と (d)より、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z 11と、出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンス（第 2のインピーダンス）である Z 23とは、略等しいことが解る。従って、上記の『1つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子 11、 12を切替えたいずれの場合においても、高周波増幅器 100の出力インピーダンス Zoutは、第 3の整合回路 36によって、 5 0オーム（Ω )に整合することが可能となる。従って、高周波増幅器 100は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。

[0072] 図 6 (c)と (a)より、出力電力が大きい場合の第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス)である Z23が、出力電力が大きい場合の接続点 29から第 1 の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Zl 1よりも十分に高くなつている。従って、上記の『2つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第 2の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションを高めることができ、発振を抑圧することができる。

[0073] ここで、出力電力が大きい場合の第 2の整合回路 35を見たインピーダンス Z23を高くする方法について説明する。低出力時用最終段増幅素子 12の OFF時の出力インピーダンス Zout2が、図 6 (c)に示すように、容量性インピーダンスにあることから、第 2の整合回路 35は、増幅素子 12の出力側の直に直列インダクタ 25が接続されている力その大きさはインピーダンスが容量性にある範囲であまり大きくなつてはならない。その上で、コレクタ（ドレイン)バイアス印加用インダクタ 26や直列キャパシタ 17といったノヽィパスフィルタ形の整合素子を用いることによって、接続点 29から見たインピーダンス Z23を高くすることができる。このように、第 2の整合回路 35の接続点 29側に直列インダクタ 25とハイパスフィルタ形整合回路 27を設ける必要がある。

[0074] 図 6 (b)と (d)より、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z 11が、出力電力が小さ V、場合の接続点 29から第 2の整合回路 35を見たインピーダンス（第 2のインピーダンス）である Z 23よりも十分に高くなつていることが解る。従って、上記の『3つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第 1の整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12 で増幅した高周波信号が、 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーシヨンを高めることができ、発振を抑圧することができる。

[0075] ここで、出力電力が小さい場合の第 1の整合回路 34を見たインピーダンス Z11を高くする方法について説明する。高出力時用最終段増幅素子 11の OFF時の出力インピーダンス Zoutlが、図 6 (b)に示すように、容量性インピーダンスにあることから、第 1の整合回路 34は、ショートスタブで構成されるハイパスフィルタ形整合回路 27を設けることによって、接続点 29から見たインピーダンス Z11を高くすることができる。このショートスタブは、コレクタ（ドレイン)バイアス線路 23とバイパスキャパシタ 24で構成される。すなわち、第 1の整合回路 34は、最も接続点 29よりの位置にハイパスフィルタ形整合回路 27を設けている。

[0076] また、この実施例 2に係る高周波増幅器 100と、上記の実施例 1に係る高周波増幅器 100とを比較すると、出力電力が大きい場合に ONになる高出力時用最終段増幅素子 11と出力端子 2の間の整合回路が、実施例 1では、一部がバイアス回路を兼ねるハイパスフィルタ形整合回路とローパスフィルタ形整合回路で構成されているのに対して、この実施例 2では、ノィァス回路以外は全てローノスフィルタ形整合回路で構成されている。

[0077] ハイパスフィルタ形整合回路は、低いインピーダンスにおいて並列のインダクタを用いると、インダクタの寄生抵抗による損失が大きいという問題がある。この実施例 2に係る高周波増幅器 100では、出力整合回路 15が主にローパスフィルタ形整合回路で構成されており、実施例 1に係る高周波増幅器 100と比較して、出力電力が大きい場合の出力整合回路 15の損失が低減され、高周波増幅器 100をさらに高出力、高効率にすることが可能である。

[0078] この実施例 2によれば、図 5に示す高周波増幅器 100においては、高出力時用最終段増幅素子 11の出力側に第 1の整合回路 34を、低出力時用最終段増幅素子 12 の出力側に第 2の整合回路 35を、それらの後段に第 3の整合回路 36をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである 50オーム（Ω )へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。 [0079] また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点 29から OFF して、る増幅素子側の整合回路を見たインピーダンスを、接続点 29から ONして、る増幅素子側の整合回路を見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号力 SOFFしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路 15の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、 OFFしている増幅素子側の出力 —入力の間のアイソレーションを高めることができ、 OFFしている増幅素子を介した回り込みよる発振を抑圧することが可能である。

[0080] さらに、出力電力が大きい場合に、高出力時用最終段増幅素子 11が ONの時の出力整合回路 15が主にローパスフィルタ形整合回路で構成されるため、出力電力が大きい場合の出力整合回路 15の損失が低減され、高周波増幅器 100をさらに高出力、高効率にすることが可能である。

[0081] なお、この実施例 2で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ 25は直列線路で構成しても構わないし、並列キャパシタ 22はォープンスタブで構成しても構わな、し、並列インダクタはショートスタブで構成しても構わない。増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ (HBT)で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（MESF ET)、高電子移動度トランジスタ (HEMT)などの電界効果トランジスタ (FET)などで構成されても構わない。また、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ (ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ（ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイァス線路 23を用いても良い。さらに、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バイアス印加用インダクタ 26は、整合素子を兼ねて、る。

実施例 3

[0082] この発明の実施例 3に係る高周波増幅器について図 7及び図 8を参照しながら説明する。図 7は、この発明の実施例 3に係る高周波増幅器の構成を示す回路図である。

[0083] 図 7において、この実施例 3に係る高周波増幅器 100は、入力端子 1と、出力端子 2 と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0084] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16とが設けられている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。なお、 2つのベース (ゲート)バィァス制御回路 16には、電源端子 28がそれぞれ接続されている。

[0085] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36とが設けられている。なお、第 1及び第 2の整合回路 34、 35は、接続点 29を介して第 3の整合回路 36と接続されて、る。

[0086] 第 1の整合回路 34は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 2 4力も構成されるショートスタブと、ローパスフィルタ形整合回路 30と、直列インダクタ（第 1の直列インダクタ） 25とが設けられている。また、ローノスフィルタ形整合回路 30 は、直列インダクタ (第 3の直列インダクタ） 25と並列キャパシタ (第 1の並列キャパシタ） 22の回路が 2段設けられている。なお、バイパスキャパシタ 24と並列キャパシタ 2 2の一端は、グランド 19に接続されている。

[0087] 第 2の整合回路 35は、ハイノスフィルタ形整合回路 27と直列インダクタ（第 2の直列インダクタ） 25が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17とが設けられている。なお、バイパスキャパシタ 24の一端は、グランド 19に接続されている。

[0088] 第 3の整合回路 36は、直列キャパシタ 17が設けられている。

[0089] 図 7に示す実施例 3の高周波増幅器 100は、図 1に示す実施例 1の高周波増幅器 100と比較して、第 1の整合回路 34が、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 24で構成されるショートスタブと、直列インダクタ 25及び並列キャパシタ 22の回路が 2段で構成されるローパスフィルタ形整合回路 30と、直列インダクタ 25 とで構成されて、る点が異なる。 [0090] また、第 2の整合回路 35が、コレクタ（ドレイン)バイアス印加用インダクタ 26及びバィパスキャパシタ 24で構成される回路と直列キャパシタ 17で構成されるハイパスフィルタ形整合回路 27と、直列インダクタ 25とで構成される点が異なる。

[0091] さらに、第 3の整合回路 36が、直列キャパシタ 17のみで構成されている点が異なる。ただし、図 7においては、第 3の整合回路 36については、直列キャパシタ 17のみで構成されている力中間インピーダンスを 50オーム（Ω )に整合できる整合回路であればどのような回路構成でも構わない。第 3の整合回路 36は、直列のキャパシタと直列のインダクタによる回路で構成されていても構わない。また、上記の実施例 1と同様に、 1段のローパスフィルタ形整合回路 30で構成されても構わないし、多段のローバスフィルタ形整合回路で構成されても構わな、し、 1段もしくは多段のハイパスフィルタ形整合回路で構成されても構わな、し、ローパスフィルタ形整合回路とハイパスフィルタ形整合回路を組み合わせた整合回路で構成されて、ても構わな、。

[0092] つぎに、この実施例 3に係る高周波増幅器の動作について図面を参照しながら説明する。図 8は、この発明の実施例 3に係る高周波増幅器の出力整合回路のインピ一ダンスを示すスミスチャートである。

[0093] 高周波増幅器 100の信号の流れ、バイアスの印加方法、及び出力整合回路 15に要求される条件については、上記の各実施例と同様であるので説明を省略する。

[0094] 図 7に示す高周波増幅器 100の出力整合回路 15の動作について説明する。図 8 ( a)と (b)は、出力電力が大きい場合と小さい場合の接続点 29から第 1の整合回路 34 側を見たインピーダンスの軌跡、図 8 (c)と (d)は、出力電力が大きい場合と小さい場合の接続点 29から第 2の整合回路 35側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点 29から出力端子 2までのインピーダンスの軌跡も点線矢印であわせて示している。図 8中の Zoutl、 Zl l、 Z12、 Z13、 Z14、 Z15、 Z16、 Z out2、 Z21、 Z22、 Z23、 Zoutは、それぞれ図 7の回路図上に示す位置から見たィンピーダンスである。

[0095] 図 8 (a)は出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピ一ダンス、図 8 (b)は出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス、図 8 (c)は出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス、図 8 (d)は出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンスをそれぞれ示した図である。

[0096] 図 8 (a)と (d)より、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z 16と、出力電力が小さ V、場合の接続点 29から第 2の整合回路 35を見たインピーダンス（第 2のインピーダンス）である Z 23とは、略等しいことが解る。従って、上記の『1つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子 11、 12を切替えたいずれの場合においても、高周波増幅器 100の出力インピーダンス Zoutは、第 3の整合回路 36によって、 5 0オーム（Ω )に整合することが可能となる。従って、高周波増幅器 100は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。また、インピーダンス Z16と Z23は、略 50オーム（Ω )に整合されているため、直列キャパシタ 17だけの簡単な回路構成で 50オーム（ Ω )に整合できる。

[0097] 図 8 (c)と (a)より、出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス)である Z23が、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z 16よりも十分に高くなつていることが解る。従って、上記の『2つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第 2の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11 で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーシヨンを高めることができ、発振を抑圧することができる。

[0098] ここで、出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス Z23を高くする方法について説明する。低出力時用最終段増幅素子 12の OF F時の出力インピーダンス Zout2が、図 8 (c)に示すように、容量性インピーダンスにあること力も、コレクタ（ドレイン）バイアス印加用インダクタ 26や直列キャパシタ 17といつたノ、ィパスフィルタ形の整合素子を用いることによって、接続点 29から見たインピ一ダンス Z23を高くすることができる。その上で、インピーダンス Z22が誘導性インピ一ダンスとなっていることから、第 2の整合回路 35には、直列インダクタ 25を最も接続点 29よりの位置に設けている。このように、第 2の整合回路 35の接続点 29側にハイパスフィルタ形整合回路 27と、直列インダクタ 25を設ける必要がある。

[0099] 図 8 (b)と (d)より、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z 16が、出力電力が小さ V、場合の接続点 29から第 2の整合回路 35を見たインピーダンス（第 2のインピーダンス）である Z 23よりも十分に高くなつていることが解る。従って、上記の『3つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第 1の整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12 で増幅した高周波信号が、 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーシヨンを高めることができ、発振を抑圧することができる。

[0100] ここで、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス Z16を高くする方法について説明する。高出力時用最終段増幅素子 11の OF F時の出力インピーダンス Zoutlが、図 8 (b)に示すように、容量性インピーダンスにあることから、第 1の整合回路 34は、ショートスタブを設けることによって、接続点 29から見たインピーダンス Z11を高くすることができる。このショートスタブは、コレクタ（ドレイン)バイアス線路 23及びバイノスキャパシタ 24から構成される。しかし、高出力時用最終段増幅素子 11が ONの場合の整合のため、第 1の整合回路 34には、ローバスフィルタ形整合回路 30が設けられている。そのため、インピーダンスが低くなつてしまう（Z12→Z13→Z14→Z15)。この時、インピーダンス Z 15は誘導性インピーダンスとなるため、最も接続点 29よりの位置に直列インダクタ 25を挿入することで、インピ一ダンス (Z16)を高くする必要がある。このように、第 1の整合回路 34の接続点 29側に直列インダクタ 25を設ける必要がある。

[0101] また、この実施例 3に係る高周波増幅器 100と、上記の実施例 1に係る高周波増幅器 100とを比較すると、出力電力が大きい場合に ONになる高出力時用最終段増幅素子 11と出力端子 2の間の整合回路が、実施例 1では、一部がバイアス回路を兼ねるハイパスフィルタ形整合回路とローパスフィルタ形整合回路で構成されているのに対して、この実施例 3では、ノィァス回路以外は主にローパスフィルタ形整合回路で構成されている。

[0102] ハイパスフィルタ形整合回路は、低いインピーダンスにおいて並列のインダクタを用いると、インダクタの寄生抵抗による損失が大きいという問題がある。この実施例 3に係る高周波増幅器 100では、出力整合回路 15が主にローパスフィルタ形整合回路の構成となっており、実施例 1に係る高周波増幅器 100と比較して、出力電力が大きい場合の出力整合回路 15の損失が低減され、高周波増幅器 100をさらに高出力、高効率にすることが可能である。

[0103] この実施例 3によれば、図 7に示す高周波増幅器 100においては、高出力時用最終段増幅素子 11の出力側に第 1の整合回路 34を、低出力時用最終段増幅素子 12 の出力側に第 2の整合回路 35を、それらの後段に第 3の整合回路 36をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである 50オーム（Ω )へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。

[0104] また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点 29から OFF して、る増幅素子側の整合回路を見たインピーダンスを、接続点 29から ONして、る増幅素子側の整合回路を見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号力 SOFFしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路 15の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、 OFFしている増幅素子側の出力 —入力の間のアイソレーションを高めることができ、 OFFしている増幅素子を介した回り込みよる発振を抑圧することが可能である。

[0105] さらに、出力電力が大きい場合に、高出力時用最終段増幅素子 11が ONの場合の出力整合回路 15が主にローパスフィルタ形整合回路で構成されるため、出力電力が大きい場合の出力整合回路 15の損失が低減され、高周波増幅器 100をさらに高出力、高効率にすることが可能である。

[0106] なお、この実施例 3で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ 25は直列線路で構成しても構わないし、並列キャパシタ 22はォープンスタブで構成しても構わな、し、並列インダクタはショートスタブで構成しても構わない。増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ (HBT)で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（MESF ET)、高電子移動度トランジスタ (HEMT)などの電界効果トランジスタ (FET)などで構成されても構わない。また、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ (ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ（ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイァス線路 23を用いても良い。さらに、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バイアス印加用インダクタ 26は、整合素子を兼ねて、る。

実施例 4

[0107] この発明の実施例 4に係る高周波増幅器について図 9及び図 10を参照しながら説明する。図 9は、この発明の実施例 4に係る高周波増幅器の構成を示す回路図である。

[0108] 図 9において、この実施例 4に係る高周波増幅器 100は、入力端子 1と、出力端子 2 と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0109] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16とが設けられている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。なお、 2つのベース (ゲート)バィァス制御回路 16には、電源端子 28がそれぞれ接続されている。

[0110] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36とが設けられている。なお、第 1及び第 2の整合回路 34、 35は、接続点 29を介して第 3の整合回路 36と接続されて、る。

[0111] 第 1の整合回路 34は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 2 4力も構成されるショートスタブと、ローパスフィルタ形整合回路 30と、直列インダクタ（第 1の直列インダクタ） 25とが設けられている。また、ローノスフィルタ形整合回路 30 は、並列キャパシタ (第 2の並列キャパシタ） 22と、直列インダクタ (第 3の直列インダクタ） 25と並列キャパシタ (第 1の並列キャパシタ） 22の回路が 2段設けられている。なお、バイパスキャパシタ 24と並列キャパシタ 22の一端は、グランド 19に接続されている。

[0112] 第 2の整合回路 35は、ハイノスフィルタ形整合回路 27と直列インダクタ（第 2の直列インダクタ） 25が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17とが設けられている。なお、バイパスキャパシタ 24の一端は、グランド 19に接続されている。

[0113] 第 3の整合回路 36は、直列キャパシタ 17が設けられている。

[0114] 図 9に示す実施例 4の高周波増幅器 100は、図 7に示す実施例 3の高周波増幅器 100と比較して、第 1の整合回路 34の中のローパスフィルタ形整合回路 30において、最も増幅素子 11よりの位置に、並列キャパシタ 22が追加されている点のみが異なる。

[0115] つぎに、この実施例 4に係る高周波増幅器の動作について図面を参照しながら説明する。図 10は、この発明の実施例 4に係る高周波増幅器の出力整合回路のインピ一ダンスを示すスミスチャートである。

[0116] 高周波増幅器 100の信号の流れ、バイアスの印加方法、及び出力整合回路 15に要求される条件については、上記の各実施例と同様であるので説明を省略する。

[0117] 図 9に示す高周波増幅器 100の出力整合回路 15の動作について説明する。図 10

(a)と (b)は、出力電力が大きい場合と小さい場合の接続点 29から第 1の整合回路 3 4側を見たインピーダンスの軌跡、図 10 (c)と (d)は、出力電力が大きい場合と小さい場合の接続点 29から第 2の整合回路 35側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点 29から出力端子 2までのインピーダンスの軌跡も点線矢印であわせて示している。図 10中の Zoutl、 Zl l、 Z12、 Z13、 Z14、 Z15、 Zl 6、 Z17、 Zout2、 Z21、 Z22、 Z23、 Zoutは、それぞれ図 9の回路図上に示す位置力も見たインピーダンスである。

[0118] 図 10 (a)は出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス、図 10 (b)は出力電力が小さい場合の接続点 29から第 1の整合回路 34 を見たインピーダンス、図 10 (c)は出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス、図 10 (d)は出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンスをそれぞれ示した図である。

[0119] 図 10 (a)と (d)より、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z 17と、出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス)である Z23とは、略等しいことが解る。また、インピーダンス Z17と Z23は、略 50オーム（Ω ) に整合されている。ローパスフィルタ形整合回路 30の最も高出力時用最終段増幅素子 11よりの位置に、新たに追加した並列キャパシタ 22によるインピーダンスの軌跡は、インピーダンスが低いために Z11から Z12へと小さい。そのため、新たに並列キャパシタ 22を追加しても問題なく整合できていることが解る。従って、上記の『1つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子 11、 12を切替えたいずれの場合においても、高周波増幅器 100の出力インピーダンス Zoutは、第 3の整合回路 36によって、 50オーム（Ω )に整合することが可能となる。従って、高周波増幅器 100は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。

[0120] 図 10 (c)と (a)より、出力電力が大きい場合の第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス)である Z23が、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス（第 1のインピーダンス）である Z 17よりも十分に高くなつていることがわかる。従って、上記の『2つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第 2の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションを高めることができ、発振を抑圧することができる。

[0121] ここで、出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス Z23を高くする方法について説明する。低出力時用最終段増幅素子 12の OF F時の出力インピーダンス Zout2力図 10 (c)に示すように、容量性インピーダンスにあることから、第 2の整合回路 35は、コレクタ（ドレイン)バイアス印加用インダクタ 2 6や直列キャパシタ 17といったハイパスフィルタ形の整合素子を用いることによって、接続点 29から見たインピーダンスを高くすることができる。その上で、インピーダンス Z22が誘導性となっていることから、直列インダクタ 25を最も接続点 29よりの位置に設けている。このように、第 2の整合回路 35の接続点 29側にハイパスフィルタ形整合回路 27と、直列インダクタ 25を設ける必要がある。

[0122] 図 10 (b)と (d)より、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z17が、出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス)である Z23よりも十分に高くなつて、ることが解る。ローパスフィルタ形整合回路 30の最も高出力時用最終段増幅素子 11よりの位置に新たに追加した並列キャパシタ 22を挿入することにより、挿入していない場合である図 8 (b)の場合と比較して、接続点 29から第 1の整合回路 34を見たインピーダンス Z17を高くすることができている。従って、上記の『3つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第 iの整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12で増幅した高周波信号が、 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーションを高めることができ、発振を抑圧することができる。

[0123] ここで、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス Z17を高くする方法について説明する。高出力時用最終段増幅素子 11の OF F時の出力インピーダンス Zoutlが、図 10 (b)に示すように、容量性インピーダンスにあることから、第 1の整合回路 34は、ショートスタブを設けることによってインピーダンスを高くすることができる。このショートスタブは、コレクタ（ドレイン)バイアス線路 23 とバイパスキャパシタ 24で構成される。しかし、高出力時用最終段増幅素子 11が O Nの場合の整合のためローパスフィルタ形整合回路 30が設けられたため、インピーダンスが低くなつてしまう。この時、インピーダンス (Z16)は誘導性となるため、最も接続点 29よりの位置に直列インダクタ 25を挿入することで、インピーダンスを高くする必要がある。

[0124] また、この実施例 4に係る高周波増幅器 100と、上記の実施例 3に係る高周波増幅器 100とを比較すると、上述したように、出力電力が小さい場合に、ローパスフィルタ形整合回路 30の最も増幅素子 11よりの位置に新たに並列キャパシタ 22を挿入することにより、接続点 29から第 1の整合回路 34を見たインピーダンス Z17をより高くすることができる。したがって、出力電力が小さい場合に、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力が小さい場合の出力、効率をさらに高めることができる。同時に、高周波信号が第 1の整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12で増幅した高周波信号力 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振をより抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 1 1側の回路の出力一入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。

[0125] この実施例 4によれば、図 9に示す高周波増幅器 100においては、高出力時用最終段増幅素子 11の出力側に第 1の整合回路 34を、低出力時用最終段増幅素子 12 の出力側に第 2の整合回路 35を、それらの後段に第 3の整合回路 36をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである 50オーム（Ω )へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。

[0126] また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点 29から OFF して、る増幅素子側の整合回路を見たインピーダンスを、接続点 29から ONして、る増幅素子側の整合回路見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号力 SOFFしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路 15の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、 OFFしている増幅素子側の出力入力の間のアイソレーションを高めることができ、 OFFしている増幅素子を介した回り込みよる発振を抑圧することが可能である。

[0127] さらに、出力電力が大きい場合に、高出力時用最終段増幅素子 11が ONの場合の出力整合回路 15が主にローパスフィルタ形整合回路で構成されるため、出力電力が大きい場合の出力整合回路 15の損失が低減され、高周波増幅器 100をさらに高出力、高効率にすることが可能である。

[0128] さらに、出力電力が小さい場合に、接続点 29から第 1の整合回路 34を見たインピ一ダンス Z17をより高くすることができ、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力力 S小さい場合の出力、効率をさらに高めることができる。また、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。

[0129] なお、この実施例 4で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ 25は直列線路で構成しても構わないし、並列キャパシタ 22はォープンスタブで構成しても構わな、し、並列インダクタはショートスタブで構成しても構わない。増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ (HBT)で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（MESF ET)、高電子移動度トランジスタ (HEMT)などの電界効果トランジスタ (FET)などで構成されても構わない。また、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ (ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ（ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイァス線路 23を用いても良い。さらに、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バイアス印加用インダクタ 26は、整合素子を兼ねて、る。

実施例 5

[0130] この発明の実施例 5に係る高周波増幅器について図 11及び図 12を参照しながら説明する。図 11は、この発明の実施例 5に係る高周波増幅器の構成を示す回路図である。

[0131] 図 11において、この実施例 5に係る高周波増幅器 100は、入力端子 1と、出力端子 2と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0132] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16とが設けられている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。なお、 2つのベース (ゲート)バィァス制御回路 16には、電源端子 28がそれぞれ接続されている。

[0133] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36とが設けられている。なお、第 1及び第 2の整合回路 34、 35は、接続点 29を介して第 3の整合回路 36と接続されて、る。

[0134] 第 1の整合回路 34は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 2 4から構成されるショートスタブと、ローパスフィルタ形整合回路 30と、ハイパスフィルタ形整合回路 (第 1のハイパスフィルタ形整合回路） 27と、直列インダクタ (第 1の直列インダクタ） 25とが設けられている。また、ローパスフィルタ形整合回路 30は、直列ィンダクタ 25と並列キャパシタ 22が設けられて!/、る。ハイパスフィルタ形整合回路 27は、直列キャパシタ 17と並列インダクタ 18が設けられている。なお、バイパスキャパシタ 24と並列キャパシタ 22と並列インダクタ 18の一端は、グランド 19に接続されている。

[0135] 第 2の整合回路 35は、ハイノスフィルタ形整合回路 (第 2のハイノスフィルタ形整合回路） 27と直列インダクタ (第 2の直列インダクタ） 25が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17と、並列インダクタ 18とが設けられている。なお、バイパスキャパシタ 24と並列インダクタ 18の一端は、グランド 19に接続されている。

[0136] 第 3の整合回路 36は、直列キャパシタ 17が設けられている。

[0137] 図 11に示す実施例 5の高周波増幅器 100は、図 7に示す実施例 3の高周波増幅器 100と比較して、第 1の整合回路 34が、コレクタ（ドレイン)バイアス線路 23及びバィパスキャパシタ 24で構成されるショートスタブと、直列インダクタ 25及び並列キャパシタ 22で構成されるローパスフィルタ形整合回路 30と、直列キャパシタ 17及び並列インダクタ 18で構成されるハイパスフィルタ形整合回路 27と、直列インダクタ 25とで構成されて V、る点のみが異なる。

[0138] つぎに、この実施例 5に係る高周波増幅器の動作について図面を参照しながら説明する。図 12は、この発明の実施例 5に係る高周波増幅器の出力整合回路のインピ一ダンスを示すスミスチャートである。

[0139] 高周波増幅器 100の信号の流れ、バイアスの印加方法、及び出力整合回路 15に要求される条件については、上記の各実施例と同様であるので説明を省略する。

[0140] 図 11に示す高周波増幅器 100の出力整合回路 15の動作にっ、て説明する。図 1 2 (a)と (b)は、出力電力が大きい場合と小さい場合の接続点 29から第 1の整合回路 34側を見たインピーダンスの軌跡、図 12 (c)と (d)は、出力電力が大きい場合と小さい場合の接続点 29から第 2の整合回路 35側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点 29から出力端子 2までのインピーダンスの軌跡も点線矢印であわせて示している。図 12中の Zoutl、 Zl l、 Z12、 Z13、 Z14、 Z15、 Z16、 Zout2、 Z21、 Z22、 Z23、 Z24、 Zoutは、それぞれ図 11の回路図上に示す位置から見たインピーダンスである。

[0141] 図 12 (a)は出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス、図 12 (b)は出力電力が小さい場合の接続点 29から第 1の整合回路 34 を見たインピーダンス、図 12 (c)は出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス、図 12 (d)は出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンスをそれぞれ示した図である。

[0142] 図 12 (a)と (d)より、この実施例 5の第 1の整合回路 34の構成が実施例 3の第 1の整合回路 34とは異なるが、出力電力が大きい場合の接続点 29から第 1の整合回路 34 を見たインピーダンス (第 1のインピーダンス)である Z 16と、出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス)である Z24とは、略等しいことが解る。従って、上記の『1つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子 11、 12を切替えたいずれの場合においても、高周波増幅器 100の出力インピーダンス Zoutは、第 3の整合回路 36によつて、 50オーム（Ω )に整合することが可能となる。従って、高周波増幅器 100は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。

[0143] 図 12 (c)と (a)より、この実施例 5の第 1の整合回路 34の構成が実施例 3の第 1の整合回路 34とは異なるが、出力電力が大きい場合の接続点 29から第 2の整合回路 35 を見たインピーダンス (第 2のインピーダンス)である Z24が、出力電力が大きい場合の接続点 29から第 1の整合回路 34を見たインピーダンス (第 1のインピーダンス)である Z16よりも十分に高くなつている。従って、上記の『2つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第 2の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフイードバックすることによって発生する発振を抑圧することができる。すなわち、 OFF である低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションを高めることができ、発振を抑圧することができる。

[0144] ここで、出力電力が大きい場合の接続点 29から第 2の整合回路 35を見たインピーダンス Z24を高くする方法について説明する。低出力時用最終段増幅素子 12の OF F時の出力インピーダンス Zout2が、図 12 (c)に示すように、容量性インピーダンスにあることから、第 2の整合回路 35は、直列キャパシタ 17や並列インダクタ 18といつたハイパスフィルタ形の整合素子を用いることによって、接続点 29から見たインピーダンスを高くすることができる。その上で、インピーダンス (Z23)が誘導性となっていることから、第 2の整合回路 35は、直列インダクタ 25を最も接続点 29よりの位置に設けている。このように、第 2の整合回路 35の接続点 29側にハイパスフィルタ形整合回路 27と、直列インダクタ 25を設ける必要がある。

[0145] 図 12 (b)と (d)より、この実施例 5の第 1の整合回路 34の構成が実施例 3の第 1の整合回路 34とは異なるが、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス（第 1のインピーダンス）である Z16が、出力電力が小さい場合の接続点 29から第 2の整合回路 35を見たインピーダンス (第 2のインピーダンス）である Z24よりも十分に高くなつていることが解る。従って、上記の『3つ目の条件』を満たすことができる。これにより、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第 1の整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12で増幅した高周波信号が、 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 11側の回路の出力-入力間のァイソレーシヨンを高めることができ、発振を抑圧することができる。

[0146] ここで、出力電力が小さい場合の接続点 29から第 1の整合回路 34を見たインピーダンス Z16を高くする方法について説明する。高出力時用最終段増幅素子 11の OF F時の出力インピーダンス Zoutlが、図 12 (b)に示すように、容量性インピーダンスにあることから、第 1の整合回路 34は、ショートスタブを設けることによってインピーダンス（Z11)を高くすることができる。このショートスタブは、コレクタ（ドレイン)バイアス線路 23とバイパスキャパシタ 24で構成される。しかし、高出力時用最終段増幅素子 11が ONの場合の整合のためローパスフィルタ形整合回路 30が設けられたため、ィンピーダンス (Z13)が低くなつてしまうが、このローパスフィルタ形整合回路 30が 1段であることから、インピーダンスは容量性となる。そのため、第 1の整合回路 34は、直列キャパシタ 17や並列インダクタ 18と!、つたハイパスフィルタ形の整合素子を用、ることによって接続点 29から見たインピーダンスを高くすることができる。その上で、インピーダンスが誘導性となっていることから、第 1の整合回路 34は、直列インダクタ 25を最も接続点 29よりの位置に設けている。このように、第 1の整合回路 34の接続点 29 側に、ハイパスフィルタ形整合回路 27と、直列インダクタ 25を設ける必要がある。

[0147] また、この実施例 5に係る高周波増幅器 100と、上記の実施例 3に係る高周波増幅器 100とを比較すると、実施例 3では、ローノスフィルタ形整合回路 30が 2段構成であるのに対して、この実施例 5では、ローノスフィルタ形整合回路 30が 1段であり、かつ、接続点 29よりの位置に、 1段のローパスフィルタ形整合回路の代わりにハイパスフィルタ形整合回路 27を設けているため、出力電力が小さい場合に接続点 29から O FFになる高出力時用最終段増幅素子 11側の第 1の整合回路 34を見たインピーダンス Z16を、図 8 (b)に示す実施例 3と比較して、より高くすることができる。したがって、出力電力が小さい場合に、出力整合回路 15内で、高周波信号が第 1の整合回路 3 4の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力が小さい場合の出力、効率をさらに高めることができる。同時に、高周波信号が第 1の整合回路 34の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子 12で増幅した高周波信号が、 OFFである高出力時用最終段増幅素子 11を介して入力側へフィードバックすることによって発生する発振をより抑圧することができる。すなわち、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。

[0148] この実施例 5によれば、図 11に示す高周波増幅器 100においては、高出力時用最終段増幅素子 11の出力側に第 1の整合回路 34を、低出力時用最終段増幅素子 12 の出力側に第 2の整合回路 35を、それらの後段に第 3の整合回路 36をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである 50オーム（Ω )へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。

[0149] また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点 29から OFF して、る増幅素子側の整合回路を見たインピーダンスを、接続点 29から ONして、る増幅素子側の整合回路見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号力 SOFFしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路 15の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、 OFFしている増幅素子側の出力入力の間のアイソレーションを高めることができ、 OFFしている増幅素子を介した回り込みよる発振を抑圧することが可能である。

[0150] さらに、出力電力が小さい場合に、接続点 29から第 1の整合回路 34を見たインピ一ダンスをより高くすることができ、出力整合回路 15内で、高周波信号が第 1の整合回路 34の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力が小さい場合の出力、効率をさらに高めることができる。また、 OFFである高出力時用最終段増幅素子 11側の回路の出力一入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。

[0151] なお、この実施例 5で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ 25は直列線路で構成しても構わないし、並列キャパシタ 22はォープンスタブで構成しても構わな、し、並列インダクタはショートスタブで構成しても構わない。増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ (HBT)で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（MESF ET)、高電子移動度トランジスタ (HEMT)などの電界効果トランジスタ (FET)などで構成されても構わない。また、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ (ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ（ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイァス線路 23を用いても良い。さらに、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バイアス印加用インダクタ 26は、整合素子を兼ねて、る。

実施例 6

[0152] この発明の実施例 6に係る高周波増幅器について図 13を参照しながら説明する。

図 13は、この発明の実施例 6に係る高周波増幅器の構成を示す回路図である。

[0153] 図 13において、この実施例 6に係る高周波増幅器 100は、入力端子 1と、出力端子 2と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0154] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16とが設けられている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。なお、 2つのベース (ゲート)バィァス制御回路 16には、電源端子 28がそれぞれ接続されている。

[0155] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36と、スィッチ 31とが設けられている。なお、第 1の整合回路 34は、接続点 29を介して、第 2の整合回路 35は、スィッチ 31及び接続点 29を介して、第 3の整合回路 36とそれぞれ接続されている。

[0156] 第 1の整合回路 34は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 2 4力も構成されるショートスタブと、ローパスフィルタ形整合回路 30と、直列インダクタ（第 1の直列インダクタ） 25とが設けられている。また、ローノスフィルタ形整合回路 30 は、直列インダクタ 25と並列キャパシタ 22の回路が 2段設けられている。なお、バイパスキャパシタ 24と並列キャパシタ 22の一端は、グランド 19に接続されている。

[0157] 第 2の整合回路 35は、ハイノスフィルタ形整合回路 27と直列インダクタ（第 2の直列インダクタ） 25が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17とが設けられている。なお、バイパスキャパシタ 24の一端は、グランド 19に接続されている。

[0158] 第 3の整合回路 36は、直列キャパシタ 17が設けられている。

[0159] 図 13に示す高周波増幅器 100は、図 7に示す高周波増幅器 100と比較して、第 2 の整合回路 35と接続点 29の間に、ダイオード 32で構成されるスィッチ 31が設けられている点のみが異なる。

[0160] つぎに、この実施例 6に係る高周波増幅器の動作について図面を参照しながら説明する。

[0161] 図 7に示す実施例 3に係る高周波増幅器 100と異なる部分についてのみ説明する。この実施例 6に係る高周波増幅器 100においては、第 2の整合回路 34と接続点 29 の間に、ダイオード 32で構成されるスィッチ 31が設けられている。このスィッチ 31は、モード切替端子 6に印加された電圧によって、出力電力が大きい場合に OFFし、出力電力が小さ、場合に ONするように制御される。

[0162] 従って、出力電力が大きい場合に接続点 29から第 2の整合回路 35を見たインピーダンスを、スィッチ 31が OFFとなるため、さらに高くすることができる。そのため、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合により高出力、高効率の特性を実現できる。同時に、高周波信号が第 2の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11で増幅した高周波信号力 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。

[0163] この実施例 6によれば、図 13の高周波増幅器 100では、図 7の実施例 3の高周波増幅器 100の効果に加えて、出力電力が大きい場合に、出力整合回路 15内で、高周波信号が第 2の整合回路 35の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合により高出力、高効率の特性を実現できる。同時に、高周波信号が第 2の整合回路 35の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子 11で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。

[0164] この実施例 6では、ダイオード 32で構成されるスィッチ 31を、実施例 3 (図 7)に対して適用した場合について説明したが、実施例 1 (図 1)、実施例 2 (図 5)、実施例 4 (図 9)、実施例 5 (図 11)に対して適用した場合についても、同様の効果を有する。また、この実施例 6では、スィッチ 31としてダイオード 32を用いた場合について説明したが、スィッチ 31として、 FETスィッチや、機械式スィッチなどのスィッチを用いても構わない。

[0165] 増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ (HBT)で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ (MESFET)、高電子移動度トランジスタ (HEMT)などの電界効果トランジスタ（FET)などで構成されても構わない。また、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ（ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ (ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイアス線路 2 3を用いても良い。さらに、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バィァス印加用インダクタ 26は、整合素子を兼ねている。

実施例 7

[0166] この発明の実施例 7に係る高周波増幅器について図 14を参照しながら説明する。

図 14は、この発明の実施例 7に係る高周波増幅器の構成を示す回路図である。

[0167] 図 14において、この実施例 7に係る高周波増幅器 100は、入力端子 1と、出力端子 2と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0168] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16と、ベース (ゲート)接地トランジスタ (第 3の増幅素子） 33とが設けられている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。なお、 2つのベース（ゲート）バイアス制御回路 16には、電源端子 28がそれぞれ接続されて、る。

[0169] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36とが設けられている。なお、第 1及び第 2の整合回路 34、 35は、接続点 29を介して第 3の整合回路 36と接続されて、る。

[0170] 第 1の整合回路 34は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 2 4力も構成されるショートスタブと、ローパスフィルタ形整合回路 30と、直列インダクタ（第 1の直列インダクタ） 25とが設けられている。また、ローノスフィルタ形整合回路 30 は、直列インダクタ 25と並列キャパシタ 22の回路が 2段設けられている。なお、バイパスキャパシタ 24と並列キャパシタ 22の一端は、グランド 19に接続されている。

[0171] 第 2の整合回路 35は、ハイノスフィルタ形整合回路 27と直列インダクタ（第 2の直列インダクタ） 25が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17とが設けられている。なお、バイパスキャパシタ 24の一端は、グランド 19に接続されている。

[0172] 第 3の整合回路 36は、直列キャパシタ 17が設けられている。

[0173] 図 14に示す高周波増幅器 100は、図 7に示す高周波増幅器 100と比較して、低出力時用最終段増幅素子 12の出力側にカスコード接続したベース (ゲート)接地トランジスタ 33が挿入されて!、る点のみが異なる。

[0174] つぎに、この実施例 7に係る高周波増幅器の動作について図面を参照しながら説明する。

[0175] 図 7に示す実施例 3に係る高周波増幅器 100と異なる部分についてのみ説明する。図 14に示す実施例 7に係る高周波増幅器 100においては、低出力時用最終段増幅素子 12の出力側にベース（ゲート）接地トランジスタ 33が挿入されている。このべース（ゲート）接地トランジスタ 33のベース電圧は、ベース（ゲート)バイアス制御回路 (第 2のバイアス制御回路） 16から供給されている。そして、ベース (ゲート)バイアス制御回路 16は、モード切替端子 6からの電圧によって、出力電力が大きい場合にはベース（ゲート）接地トランジスタ 33が OFFし、出力電力が小さ!/、場合にはベース（ゲート)接地トランジスタ 33が ONするように制御する。

[0176] 従って、出力電力が大きい場合に、第 2の整合回路 35を介して低出力時用最終段増幅素子 12の方へ回り込んできた信号を、 OFFされたベース (ゲート)接地トランジスタ 33で遮断することによって、高出力時用最終段増幅素子 11で増幅した高周波信号力 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。

[0177] この実施例 7によれば、図 14に示す高周波増幅器 100では、図 7の実施例 3の高周波増幅器 100の効果に加えて、出力電力が大きい場合に、第 2の整合回路 35を介して低出力時用最終段増幅素子 12の方へ回り込んできた信号を、 OFFされたベース (ゲート)接地トランジスタ 33で遮断することによって、高出力時用最終段増幅素子 11で増幅した高周波信号が、 OFFである低出力時用最終段増幅素子 12を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、 OFFである低出力時用最終段増幅素子 12側の回路の出力一入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。

[0178] この実施例 7では、ベース (ゲート)接地トランジスタ 33を図 7の実施例 3の高周波増幅器 100に対して適用した場合について説明したが、実施例 1 (図 1)、実施例 2 (図 5 )、実施例 4 (図 9)、実施例 5 (図 11)、実施例 6 (図 13)の高周波増幅器 100に対して適用した場合についても、同様の効果を有する。

[0179] 増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ (HBT)で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ (MESFET)、高電子移動度トランジスタ (HEMT)などの電界効果トランジスタ（FET)などで構成されても構わない。また、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ（ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ (ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイアス線路 2 3を用いても良い。さらに、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バィァス印加用インダクタ 26は、整合素子を兼ねている。

実施例 8

[0180] この発明の実施例 8に係る高周波増幅器について図 15を参照しながら説明する。

図 15は、この発明の実施例 8に係る高周波増幅器の構成を示す回路図である。

[0181] 図 15において、この実施例 8に係る高周波増幅器 100は、入力端子 1と、出力端子 2と、コレクタ（ドレイン)バイアス端子 4と、ベース (ゲート)バイアス設定端子 5と、モード切替端子 6とが設けられて、る。

[0182] また、高周波増幅器 100は、高出力時用最終段増幅素子 (第 1の増幅素子） 11と、低出力時用最終段増幅素子 (第 2の増幅素子） 12と、 2つの入力整合回路 13と、出力整合回路 15と、 2つのベース (ゲート)バイアス制御回路 (第 1及び第 2のバイアス制御回路） 16と、高出力時用前段増幅素子 (第 3の増幅素子) 8と、低出力時用前段増幅素子 (第 4の増幅素子） 9と、 2つの段間整合回路 (第 1及び第 2の段間整合回路 ) 14とが設けられている。高出力時用最終段増幅素子 11の素子サイズは、低出力時用最終段増幅素子 12のサイズよりも大きい。なお、 2つのベース (ゲート)バイアス制御回路 16には、電源端子 28がそれぞれ接続されて、る。

[0183] 出力整合回路 15は、第 1の整合回路 34と、第 2の整合回路 35と、第 3の整合回路 36とが設けられている。なお、第 1及び第 2の整合回路 34、 35は、接続点 29を介して第 3の整合回路 36と接続されて、る。

[0184] 第 1の整合回路 34は、コレクタ（ドレイン)バイアス線路 23及びバイパスキャパシタ 2 4力も構成されるショートスタブと、ローパスフィルタ形整合回路 30と、直列インダクタ（第 1の直列インダクタ） 25とが設けられている。また、ローノスフィルタ形整合回路 30 は、直列インダクタ 25と並列キャパシタ 22の回路が 2段設けられている。なお、バイパスキャパシタ 24と並列キャパシタ 22の一端は、グランド 19に接続されている。

[0185] 第 2の整合回路 35は、ハイノスフィルタ形整合回路 27と直列インダクタ（第 2の直列インダクタ） 25が設けられている。また、ノ、ィパスフィルタ形整合回路 27は、コレクタ（ドレイン)バイアス印加用インダクタ 26と、バイパスキャパシタ 24と、直列キャパシタ 17とが設けられている。なお、バイパスキャパシタ 24の一端は、グランド 19に接続されている。

[0186] 第 3の整合回路 36は、直列キャパシタ 17が設けられている。

[0187] 図 15に示す実施例 8の高周波増幅器 100は、図 7に示す実施例 3の高周波増幅器 100と比較して、高出力時用前段増幅素子 8、低出力時用前段増幅素子 9及び 2 つの段間整合回路 14が追加され、切替える増幅素子が 2段構成となった点のみが異なる。

[0188] つぎに、この実施例 8に係る高周波増幅器の動作について図面を参照しながら説明する。

[0189] 図 7に示す実施例 3に係る高周波増幅器 100と異なる部分についてのみ説明する。高出力時用前段増幅素子 8、低出力時用前段増幅素子 9^のコレクタ (ドレイン)バィァスは、コレクタ (ドレイン)バイアス端子 4から、段間整合回路 14を介して供給される。高出力時用前段増幅素子 8、低出力時用前段増幅素子 9 のベース (ゲート)バィァスは、 2つのベース（ゲート)バイアス制御回路 16力もそれぞれ供給される。

[0190] この実施例 8によれば、図 15の高周波増幅器 100では、図 7の実施例 3の高周波増幅器 100の効果に加えて、より高い利得を得ることができる。また、 2段増幅器として考えた場合、出力電力が小さい場合に、最終段増幅素子 12だけでなく前段増幅素子 9のサイズも小さいため、消費電力をより低減でき、より高効率な特性が実現できる。

[0191] 図 15の実施例 8の高周波増幅器 100では、図 7の実施例 3に係る高周波増幅器に対して、増幅素子の 2段化を適用した場合について説明したが、実施例 1 (図 1)、実施例 2 (図 5)、実施例 4 (図 9)、実施例 5 (図 11)、実施例 6 (図 13)、実施例 7 (図 14) の高周波増幅器 100に対して適用した場合についても、同様の効果を有する。

[0192] 増幅素子 11、 12は、ヘテロ接合バイポーラトランジスタ (HBT)で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ (MESFET)、高電子移動度トランジスタ (HEMT)などの電界効果トランジスタ（FET)などで構成されても構わない。また、コレクタ（ドレイン)バイアス線路 23の代わりに、コレクタ（ドレイン)バイアス印加用インダクタ 26を用いても良ぐその逆でも良い。すなわち、コレクタ (ドレイン)バイアス印加用インダクタ 26の代わりに、コレクタ（ドレイン)バイアス線路 2 3を用いても良い。さらに、コレクタ（ドレイン)バイアス線路 23と、コレクタ（ドレイン)バィァス印加用インダクタ 26は、整合素子を兼ねている。

Claims

請求の範囲

入力端子から入力した高周波信号を増幅する第 1の増幅素子と、

前記第 1の増幅素子と並列接続され、前記第 1の増幅素子と比べて素子サイズが小さぐ前記高周波信号を増幅する第 2の増幅素子と、

出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて前記第 1の増幅素子を ONZOFFする第 1のバイアス制御回路と、

前記モード切替電圧に基づいて前記第 2の増幅素子を ONZOFFする第 2のバイァス制御回路と、

前記第 1及び第 2の増幅素子の出力側に接続された出力整合回路とを備え、前記出力整合回路は、

前記第 1の増幅素子の出力側に接続された第 1の整合回路と、

前記第 2の増幅素子の出力側に接続された第 2の整合回路と、

前記第 1及び第 2の整合回路の出力側の接続点と出力端子の間に接続され、 50 オームに整合する第 3の整合回路とを有する高周波増幅器であって、

前記第 1の整合回路は、前記第 1の増幅素子の出力側に接続された第 1のハイパスフィルタ形整合回路及び前記第 1のハイパスフィルタ形整合回路に接続された直列インダクタによって構成され、

前記第 2の整合回路は、前記第 2の増幅素子の出力側に接続された第 2のハイパスフィルタ形整合回路によって構成され、

出力電力が大きい場合である、前記第 1の増幅素子が ON、前記第 2の増幅素子が OFFの場合の前記接続点力前記第 1の整合回路を見た第 1のインピーダンスと、出力電力が小さい場合である、前記第 2の増幅素子が ON、前記第 1の増幅素子が OFFの場合の前記接続点力前記第 2の整合回路を見た第 2のインピーダンスとが略同一であり、

出力電力が大きい場合である、前記第 1の増幅素子が ON、前記第 2の増幅素子が OFFの場合の前記接続点力前記第 2の整合回路を見た第 2のインピーダンスが、前記接続点力前記第 1の整合回路を見た第 1のインピーダンスよりも高ぐかつ出力電力が小さい場合である、前記第 2の増幅素子が ON、前記第 1の増幅素子が OFFの場合の前記接続点力前記第 1の整合回路を見た第 1のインピーダンスが、前記接続点力前記第 2の整合回路を見た第 2のインピーダンスよりも高ヽ高周波増幅器。

前記第 1の整合回路は、前記第 1の増幅素子の出力側に接続された第 1のハイパスフィルタ形整合回路によって構成され、

前記第 2の整合回路は、前記第 2の増幅素子の出力側に接続された直列インダクタ及び前記直列インダクタに接続された第 2のハイパスフィルタ形整合回路によって構成され、

前記第 1の整合回路は、前記第 1の増幅素子の出力側に接続されたローパスフィルタ形整合回路及び前記ローパスフィルタ形整合回路に接続された第 1の直列インダクタによって構成され、

前記第 2の整合回路は、前記第 2の増幅素子の出力側に接続されたハイパスフィルタ形整合回路及び前記ハイパスフィルタ形整合回路に接続された第 2の直列インダクタによって構成され、

出力電力が大きい場合である、前記第 1の増幅素子が ON、前記第 2の増幅素子力 SOFFの場合の前記接続点力前記第 2の整合回路を見た第 2のインピーダンスが、前記接続点力前記第 1の整合回路を見た第 1のインピーダンスよりも高ぐかつ出力電力が小さい場合である、前記第 2の増幅素子が ON、前記第 1の増幅素子力 SOFFの場合の前記接続点力前記第 1の整合回路を見た第 1のインピーダンスが、前記接続点力前記第 2の整合回路を見た第 2のインピーダンスよりも高ヽ高周波増幅器。

[4] 前記ローパスフィルタ形整合回路は、前記第 1の増幅素子の出力側に接続され、第 3の直列インダクタ及び第 1の並列キャパシタの回路が 2段で構成される

請求項 3記載の高周波増幅器。

[5] 前記ローパスフィルタ形整合回路は、前記第 1の増幅素子の出力側と前記 2段の回路の間に接続された第 2の並列キャパシタをさらに含む

請求項 4記載の高周波増幅器。

[6] 入力端子から入力した高周波信号を増幅する第 1の増幅素子と、

前記第 1の整合回路は、前記第 1の増幅素子の出力側に接続されたローパスフィルタ形整合回路、前記ローパスフィルタ形整合回路に接続された第 1のハイパスフィルタ形整合回路及び前記第 1のハイパスフィルタ形整合回路に接続された第 1の直列インダクタによって構成され、

前記第 2の整合回路は、前記第 2の増幅素子の出力側に接続された第 2のハイパスフィルタ形整合回路及び前記第 2のハイパスフィルタ形整合回路に接続された第 2 の直列インダクタによって構成され、

出力電力が大きい場合である、前記第 1の増幅素子が ON、前記第 2の増幅素子力 SOFFの場合の前記接続点力前記第 1の整合回路を見た第 1のインピーダンスと、出力電力が小さい場合である、前記第 2の増幅素子が ON、前記第 1の増幅素子力 SOFFの場合の前記接続点力前記第 2の整合回路を見た第 2のインピーダンスとが略同一であり、

[7] 前記出力整合回路は、前記第 2の整合回路と前記接続点の間に接続され、前記モード切替電圧に基づ V、て出力電力が大き V、場合は OFFし、出力電力が小さ V、場合には ONするスィッチをさらに有する

請求項 1から請求項 6までのいずれかに記載の高周波増幅器。

[8] 前記第 2の増幅素子にカスコード接続された第 3の増幅素子をさらに備え、

前記第 2のバイアス制御回路は、前記モード切替電圧に基づいて出力電力が大きい場合は前記第 3の増幅素子を OFFし、出力電力が小さい場合には前記第 3の増幅素子を ONする

[9] 前記第 1の増幅素子の入力側に接続された第 3の増幅素子と、前記第 2の増幅素子の入力側に接続された第 4の増幅素子と、

前記第 3の増幅素子と前記第 1の増幅素子の間に接続された第 1の段間整合回路と、

前記第 4の増幅素子と前記第 2の増幅素子の間に接続された第 2の段間整合回路とをさらに備え、

前記第 1のバイアス制御回路は、前記モード切替電圧に基づいて前記第 1及び第 3の増幅素子を ONZOFFし、

前記第 2のバイアス制御回路は、前記モード切替電圧に基づいて前記第 2及び第 4の増幅素子を ONZOFFする