KR100251007B1 - 고주파(rf) 송/수신부용 구동 증폭기 및 그 설계 방법 - Google Patents

고주파(rf) 송/수신부용 구동 증폭기 및 그 설계 방법 Download PDF

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Abstract

본 발명은 고주파(RF) 송/수신부용 구동증폭기 및 그 설계 방법에 관한 것으로, 구동 증폭기의 출력이득을 약 40dB가 되도록 높게하면서 선형화시키고, 인가된 바이어스 전압의 변화에 따른 출력단의 이득을 캐스코드(Cascode) 구조로 안정화시키기 위해, 초고주파(UFH 대역 : 300~3000 MHz)회로 설계에서 사용하는 능동소자[전계효과트랜지스터(FET : Field Effect Transistor, FET 1 ~ FET 4)]와 수동소자[캐패시터(Capacitor : C1 ~ C5), 인턱터(Inductor : L1 ~ L98), 전송선(Microstrip Line)] 및 입출력 단자 접속패드, 접지[그라운드(Ground)]용 패드로 구성하므로써, 구동 증폭기의 신뢰도를 향상시키는 고주파(RF) 송/수신부용 구동증폭기 및 그 설계 방법에 관한 것이다.

Description

고주파(RF) 송/수신부용 구동 증폭기 및 그 설계 방법
본 발명은 고주파(RF) 송/수신부용 구동증폭기 및 그 설계 방법에 관한 것으로, 구동 증폭기의 출력이득을 약 40dB가 되도록 높게 하면서 선형화시키고, 인가된 바이어스 전압의 변화에 따른 출력단의 이득을 캐스코드 구조로 안정화 시키는 고주파 송/수신부용 구동증폭기 및 그 설계 방법에 관한 것이다.
일반적으로 이동통신 채널에서는 거리에 따른 전파의 감쇄, 송수신기의 이동으로 인한 도플러 페이딩 및 전파그늘 등으로 인하여 페이딩이 발생하며, 이것을 극복하기 위해서는 단말기 송신부에서 출력전력을 원하는 수준으로 제어해 주어야 하는 점이 요구되고 있다.
본 발명에서는 상기에 기술한 바와 같은 종래 불편했던 점을 감안하여, 고주파(RF)구동 증폭기는 그다지 넓은 주파수 대역을 요구하지 않으므로, 궤한회로를 이용하는 대신 캐스코드(Cascode)로 연결된 FET를 사용하여 넓은 이득 조정 범위를 얻음과 동시에 고안정화 시키는 구동 증폭기를 구현하는 것을 목적으로 한다.
제1도는 본 발명에 의해 구현된 구동 증폭기의 레이-아웃을 나타내는 도면.
제2도는 본 발명에 의해 구현된 제1도의 구동 증폭기의 회로도.
제3도는 제2도의 FET의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 입력부 11 : RF 입력포트
12, 13 : 그라운딩용 패드 20 : 이득조정 중간단
21 : 입력단 정합부 211, 212 : 그라운딩용 패드
22 : 출력단 정합부 23 : DC 제어신호 입력포트
30 : 출력부 31 : RF 출력 포트
32, 33 : 그라운딩용 패드
상기와 같은 목적을 달성하기 위해 본 발명에서는 구동 증폭기의 입력단에 구현된 RF 입력 포트와, 상기 RF 입력 포트의 양측에 구현된 그라운딩용 패드와, 상기 RF 입력 포트의 일측에 연결된 제 1 전계효과 트랜지스터(FET)와, 상기 RF 입력 포트와 상기 제 1 FET 사이에 연결되며, 입력단을 구성하는 소자로, 각각 직류 차단 및 직류 피더 기능을 하면서 이득조정 중간단의 이득이 최대화 되도록 최적화시키는 제 1 캐패시터 및 제 1 인덕터와, 상기 제 1 FET의 소스단에 연결되어 바이어스 전압에 따른 주파수의 변화를 평탄하게 하는 제 2 인덕터, 및 상기 제 1 인덕터의 일측에 구현된 그라운딩용 패드로 이루어진 입력부와, 상기 입력부와 일측이 직렬로 접속되며, 안정도를 향상시키면서 출력효율을 향상시키는 캐스코드 방식의 복수의 제 2, 제 3 FET와, 상기 제 1 FET의 출력단 및 상기 제 2, 제 3 FET의 입력단과 정합을 이루면서, 직류 차단 및 직류 피더 역할을 하여 이득조정 중간단의 이득을 최대화시키는 입력단 정합부, 및 상기 제 2, 제3 FET의 출력단 및 구동 증폭기의 최종 출력단의 입력단과 정합을 이루면서, 직류 차단 및 직류 피더 역할을 하는 출력단 정합부와, 상기 제 2 FET의 일단에 연결된 제 5 인덕터와, 단말기 내의 전원 조정부에서 출력되는 DC 제어신호를 입력받는 DC 제어신호 입력포트, 및 상기 DC 제어신호 입력포트를 통해 입력된 제어신호에 따라 제어를 받으며, 제 3 FET의 바이어스 전압을 인가받는 제 3 캐패시터로 이루어진 이득조정 중간단과, 구동 증폭기의 출력단에 구현된 RF 출력 포트와, 상기 RF 출력 포트의 양측에 구현된 그라운딩용 패드와, 상기 RF출력 포트의 일측에 연결된 제 4 FET와, 상기 RF출력 포트와 상기 제 4 FET 사이에 연결되며, 출력단을 구성하는 소자로, 각각 직류 차단 및 직류 피더 기능을 하는 제 5 캐패시터 및 제 9 인덕터와, 상기 제 4 FET의 일측에 연결되어 주파수의 변화를 평탄하게 하는 제 8 인덕터, 및 상기 제 9 인덕터의 일측에 구현된 그라운딩 용 패드로 이루어진 출력부를 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명에서는 구동 증폭기의 넓은 이득 조정 범위와, 고안정화를 위해, 다단 구동증폭기 구성 중 첫단은 이득조정 중간단과의 정합을 담당하도록 다수개의 인덕터와, 캐패시터 및 전계효과 트랜지스터(FET)를 사용하고, 이득조정 중간단은 이득 조정레벨을 고 레벨로 하기 위해 복수의 FET를 캐스코드 타입으로 연결하며, 상기 캐스코드 타입의 FET 중 하나의 게이트에 조정전압을 인가하여 이득을 제어할 수 있도록 하며, 마지막 출력단은 종단의 전력 증폭기의 입력단과 상호접속이 용이하도록 설계하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
먼저 본 발명에서 구현하는 구동 증폭기의 각 단에 대해 설계 방식을 설명하면 하기와 같다.
다단 구동증폭기는 3단으로 구성하며, 그 첫단은 게이트 폭이 300㎛인 전계효과 트랜지스터(FET)를 사용해서 설계한다.
그리고 이득조정 중간단의 이득 조정레벨을 40dB 이상이 되도록 하기 위하여 FET 400㎛ 2개를 캐스코드 타입으로 연결하고, 2개의 FET 중 윗단의 FET의 게이트에 조정전압을 걸 수 있도록 한다.
또한, 구동 증폭기의 구동단 전체의 이득은 중심주파수에서 약 40dB가 되도록 설계하였으며, 안정도를 고려하여 주어진 구동점에서 FET 300㎛로 부터 추출한 S 파라미터의 안정화 계수 K > 1이 되도록 인덕터를 FET의 소스에 연결하여 설계한다.
본 발명에서 제시한 미래 공중용 육상이동 통신 시스템(FPLMTS)용 구동 증폭기는 그다지 넓은 대역을 요구하지 않으므로, 궤한회로를 이용하는 대신 캐스코드로 연결된 FET를 사용하여 보다 넓은 이득 조정 범위를 얻는다.
그리고, 출력단은 종단 전력 증폭기의 입력단과 상호 접속(inter-stage connection)이 용이하도록 반사계수 S22를 -15dBm 이하가 되도록 설계한다.
이에 따라 구동 증폭기의 출력이득을 높게하고 선형화 시키며, 출력단의 이득을 안정화시킨다.
이를 도면을 통해 보면, 제1도에 도시된 바와 같이,
구동 증폭기의 입력단에 구현된 RF 입력 포트(11)와, 상기 RF 입력 포트(11)의 양측에 구현된 그라운딩용 패드(12)와, 상기 RF 입력 포트(11)의 일측에 연결된 제 1 전계효과 트랜지스터(FET1)와, 상기 RF 입력 포트(11)와 상기 제 1 FET(FET1) 사이에 연결되며, 입력단을 구성하는 소자로, 각각 직류 차단 및 직류 피더(feeder) 기능을 하면서 이득조정 중간단의 이득이 최대화 되도록 최적화시키는 캐패시터(C1) 및 인덕터(L1)와, 상기 제 1 FET(FET1)의 소스단에 연결되어 바이어스 전압에 따른 주파수의 변화를 평탄하게 하는 인덕터(L2), 및 상기 인덕터(L1)의 일측에 구현된 그라운딩용 패드(13)로 이루어진 입력부(10)와, 상기 입력부(10)와 일측이 직렬로 접속되며, 안정도를 향상시키면서 출력효율을 향상시키는 캐스코드 방식의 복수의 제 2, 제 3 FET(FET2, FET3)와, 상기 제 1 FET(FET1)의 출력단 및 상기 제 2, 제 3 FET(FET2, FET3)의 입력단과 정합을 이루면서, 직류 차단 및 직류 피더 역할을 하여 이득조정 중간단의 이득을 최대화 시키는 입력단 정합부(21), 및 상기 제 2, 제 3 FET(FET2, FET3)의 출력단 및 구동 증폭기의 최종 출력단의 입력단과 정합을 이루면서, 직류 차단 및 직류 피더 역할을 하는 출력단 정합부(22)와, 상기 제 2 FET(FET2)의 일단에 연결된 인덕터(L5)와, 단말기(도면에는 도시하지 않음) 내의 전원 조정부(도면에는 도시하지 않음)에서 출력되는 DC 제어신호를 입력받는 DC 제어신호 입력포트(23), 및 상기 DC 제어신호 입력포트(23)를 통해 입력된 제어신호에 따라 제어를 받으며, 제 3 FET(FET3)의 바이어스 전압을 인가받는 캐패시터(C3)로 이루어진 이득조정 중간단(20)과, 구동 증폭기의 출력단에 구현된 RF 출력포트(31)와, 상기 RF 출력 포트(31)의 양측에 구현된 그라운딩용 패드(32)와, 상기 RF 출력 포트(31)의 일측에 연결된 제 4 FET(FET4)와, 상기 RF 출력 포트(31)와 상기 제 4 FET(FET4) 사이에 연결되며, 출력단을 구성하는 소자로, 각각 직류 차단 및 직류 피더(feeder) 기능을 하는 캐패시터(C5) 및 인덕터(L9)와, 상기 제 4 FET(FET4)의 일측에 연결되어 주파수의 변화를 평탄하게 하는 인덕터(L8), 및 상기 인덕터(L9)의 일측에 구현된 구라운딩용 패드(33)로 이루어진 출력부(30)를 포함하여 구성된다.
이때 상기 입력단 정합부(21)는 π형태의 정합을 이루는 캐패시터(C2)와, 인덕터(L3) 및 인덕터(L4)를 포함하며, 상기 각 인덕터(L3, L4)들은 일측에 그라운딩용 패드(211, 212)들을 가진다.
제2도는 본원 발명의 MMIC화 설계회로의 레이아웃(Layout)를 나타낸 제1도의 회로 설계에 대응하는 실제 회로를 적용한 회로도로서, 이하에서 그 대응 관계를 상세히 설명 한다.
제2도에서 사용된 참조부호는 제1도에서 사용된 참조 부호, 예컨대 제1도의 FET1은 제2도의 MODEL=FET1에 대응하며, 그 동작도 동일한 참조부호에 대해서 역시 대응한다.
제2도에 있어서, 초고주파 MMIC화 회로접속 설계에서 사용한 FET는 게이트(Gate), 소스(Source), 드레인(Drain) 단자와 수동소자간의 연결을 전송선으로 접속하며, 저주파(MF 대역 : 300~3000 KHz)회로 설계와 동일한 명칭으로 표기된다.
본 발명의 구동증폭기 소자에 대하여, 제3도의 등가회로(equivalent circuit)로 모델링하여 입,출력 임피던스 정합 및 소자간의 상호간섭을 해석한다. 이 등가회로 소자에 초고주파 신호를 입,출력할 경우 소자 내에는 기생성분(Parasitic)이 있게 되므로, FET의 각 단자에는 내부 저항(RG, RS, RD), 내부 인덕턴스(LG, LS, LD), 내부 캐패시턴스(CG, CS, CD) 및 상호 콘덕턴스(gm)가 존재하게 된다.
초고주파 신호가 구성된 회로에 입,출력될 때에는 1차성분은 진폭만 보유하고, 2차성분은, 전압 [Vs=Vs(t)=V1cos(ω1t)+V1cos(ω2t)]과, 전류 [ia(t)=aVs(t)=aV1cos(ω1t)+V2cos(ω2T)]내에 주파수 성분
Figure kpo00002
이 포함되어 있다.
그러므로 1차 및 2차 성분은 주파수내의 고조파(2차 이후 n차까지 발생하나 3차이후의 고조파는 이론적으로 영(0)에 수렴하므로 무시함)에 의한 2톤 3차고조파 간섭(2nd-tone 3rd order IP)현상이 설계된 회로에서 발생하게 된다.
따라서, FET의 게이트, 소스, 드레인 단자와 연결되는 수동소자와 바이어스 전원 및 연결 패드를 구성하면, 입.출력주파수의 기본성분(진폭)과 1차 신호에 의한 영향을 증폭시킬 수 있다.
또한 고조파 신호에 따른 기생성분들에 대한 잡음, 임피던스 정합등을 방지하기 위하여 연결하는 단자가 서로 영향을 받지 않도록 7 계층(GaAs) 반도체 소자 제작공정별 계층, "예" M1 : GaAs 기판 절연, -2 : 게이트 연결선 에칭등 M1~M3 및 연결단자 구성용 혼합물 계층)으로 분리하고 연결 단자간을 전송선 및 동일 계층간을 접속한다.
한편, 기생성분이 발생되지 않는 저주파 회로를 설계할 경우에는 별도의 계층으로 분리하지 않고 접속하여도 상기와 같은 문제점이 나타나지 않게 된다. 즉, 무시하여도 전체회로의 잡음 및 임피던스 정합 등 과는 어떠한 장애를 발생하지 않는다.
그리고, 상기한 바와 같이, 제1도의 수동소자(캐패시터, 인덕터)는 제2도의 수동 소자와 동일한 명칭을 사용하며, 캐패시터의 레이아웃은 제1도와 같이 폭(W), 길이(d), 감긴 코일과의 간격(p)와 출력(output) 단자의 코일 간격(I)에 따라서 용량은 나타내고 플레너 스피얼(Planar Spiral) 및 스택 스피얼(Stacked Spiral) 인덕터가 있으며, 스택 스피얼 인덕터는 6~20 GHz 대역까지의 주파수에서 주로 사용된다.
인덕터의 레이아웃은 제1도와 같이 가로(W), 세로(1)의 길이에 따라 용량(소용량)을 나타내는 폴리미드(Polymide) 형과 가로(W), 세로(1)의 길이에 따라 용량(대용량)을 나타내는 니트라이드(Nitride) 형이 있는데, 본 발명에서는 플래너 스파이럴(Planar Spiral) 형의 캐패시터와 폴리미드 형의 인덕터를 사용하였다.
그리고 상기 캐스코드 방식의 제 2, 제 3 FET(FET2, FET3) 중 제 3 FET(FET3)의 드레인단에 걸리는 바이어스 전압 Vdd는 제 2, 제 3 FET(FET2, FET3)에 나누어 인가 된다.
이러한 인가방식에 따라, 본원 발명의 고주파(RF) 송/수신부용 구동증폭기 및 그 설계방법은, 구동증폭기의 출력이득을 약 40 dB가 되도록 선형화시키고, 인가된 바이어스 전압의 변화에 따른 출력단의 이득을 제 2 및 제 3 FET를 캐스케드(Cascade) 구조로 연결하면, 제 3 FET의 게이트에 접속된 캐패시터(C3)를 통해서 인가된 밧데리(Battery)의 조정진압[(23)에 접속된 DC 전압, -2~0 V]이 0 V에서 증가할수록, 제 2 FET의 드레인-소스간 전압(Vds1)은 증가되고, 반대로 제 3 FET(FET3)의 드레인-소스 전압(Vds2)은 감소되면서 게이트-소스 전압(Vgs2)은 증가하게 된다.
다시말해, 단말기(도면에는 도시하지 않음)내의 전원 조정부의 조정전압(도시면에는 도시하지 않음)에서 입력되는 조정전압(VCNTR: 이 신호가 DC 제어신호 입력포트(23)를 통해 입력된 신호임)이 -2 에서 0V까지 증가할수록, 제 2 FET(FET2)의 드레인-소스 전압(Vds1)은 증가되고, 반대로 제 3 FET(FET3)의 드레인-소스 전압(Vds2)은 감소되면서 게이트-소스 전압(Vgs2)은 증가하게 된다.
그러므로 상기 조정전압(VCNTR)이 작으면 제 3 FET(FET3)가 핀치-오프(pinch-off) 상태로 되고, 드레인 전류가 흐르지 않는 상태가 되어 이득이 낮아지게 되며, 조정전압(VCNTR)이 증가함에 따라 게이트-소스 전압(Vgs2)도 증가하게 되어 드레인 전류가 커지므로 이득이 증가하게 된다.
참고로 본 발명에서는 상기 캐스코드 방식의 FET는 게이트 폭이 400㎛인 영국 'GEC-Marconi'사의 라이브러리 소자를 이용하였다.
그리고 최종 출력단인 상기 출력부(30)에서는 게이트 폭이 600㎛인 FET를 사용하여 RF송신부의 전단인 주파수 혼합기(Down-Mixer)(도면에는 도시하지 않음)에서 공급되는 입력신호를 약 40dB로 증폭시켰다.
또한 본 발명의 구동 증폭기에 의하면, 상향 주파수의 캐리어 주파수로 업-컨버전(up-conversion)된 송신부 믹서의 출력은 전력 증폭기(도면에는 도시하지 않음 : 이는 단말기 내에서 구동 증폭기의 뒷단에 접속됨)에서 증폭하여 충분한 출력을 얻을 수 있도록 미리 증폭시켜 주는 기능과 함께, 상향링크의 전력제어가 가능하도록 전력 증폭기에 입력되는 신호의 크기를 조정해 주는 기능을 갖는다.
이상에서 설명한 바와 같이 본 발명은 단말기 내에 사용되는 구동 증폭기의 출력이득을 약 40dB가 되도록 높게하고 선형화 시키며, 인가된 바이어스 전압의 변화에 따른 출력단의 이득을 캐스코드 구조로 안정화 시키므로써, 구동 증폭기의 신뢰도를 향상시키는 잇점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 구동 증폭기의 입력단에 구현된 고주파(RF) 입력 포트와, 상기 RF 입력 포트의 양측에 구현된 그라운딩용 패드와, 상기 RF 입력 포트의 일측에 연결된 제 1 FET와, 상기 RF 입력 포트와 상기 제 1 FET 사이에 연결되며, 입력단을 구성하는 소자로, 각각 직류 차단 및 직류 피더 기능을 하면서 이득조정 중간단의 이득이 최대화 되도록 최적화시키는 제 1 캐패시터 및 제 1 인덕터와, 상기 제 1 FET의 소스단에 연결되어 바이어스 전압에 따른 주파수의 변화를 평탄하게 하는 제 2 인덕터, 및 상기 제 1 인덕터의 일측에 구현된 그라운딩용 패드로 이루어진 입력부와, 상기 입력부와 일측이 직렬로 접속되며, 안정도를 향상시키면서 출력효율을 향상시키는 캐스코드 방식의 복수의 제 2, 제 3 FET와, 상기 제 1 FET의 출력단 및 상기 제 2, 제 3 FET의 입력단과 정합을 이루면서, 직류 차단 및 직류 피더 역할을 하여 이득조정 중간단의 이득을 최대화시키는 입력단 정합부, 및 상기 제 2, 제 3 FET의 출력단 및 구동 증폭기의 최종 출력단의 입력단과 정합을 이루면서, 직류 차단 및 직류 피더 역할을 하는 출력단 정합부와, 상기 제 2 FET의 일단에 연결된 제 5 인덕터와, 단말기 내의 전원 조정부에서 출력되는 DC 제어신호를 입력받는 DC 제어신호 입력포트, 및 상기 DC 제어신호 입력포트를 통해 입력된 제어신호에 따라 제어를 받으며, 제 3 FET의 바이어스 전압을 인가받는 제 3 캐패시터로 이루어진 이득조정 중간단과, 구동 증폭기의 출력단에 구현된 RF 출력 포트와, 상기 RF 출력 포트의 양측에 구현된 그라운딩용 패드와, 상기 RF 출력 포트의 일측에 연결된 제 4 FET와, 상기 RF 출력 포트와 상기 제 4 FET 사이에 연결되며, 출력단을 구성하는 소자로, 각 각 직류 차단 및 직류 피더 기능을 하는 제 5 캐패시터 및 제 9 인덕터와, 상기 제 4 FET의 일측에 연결되어 주파수의 변화를 평탄하게 하는 제 8 인덕터, 및 상기 제 9 인덕터의 일측에 구현된 그라운딩용 패드로 이루어진 출력부를 포함하여 구성되는 것을 특징으로 하는 고주파(RF) 송/수신부용 구동증폭기.
  2. 청구항1에 있어서, 상기 입력단 정합부는 π형태의 정합을 이루는 제 2 캐패시터와, 제 3 인덕터 및 제 4 인덕터를 포함하며, 상기 제 3, 제 4 인덕터 각각은 일측에 그라운딩용 패드들을 가지는 것을 특징으로 하는 고주파(RF) 송/수신부용 구동증폭기.
  3. 청구항1에 있어서, 상기 캐스코드 방식의 복수의 FET 중 제 3 FET의 드레인단에 바이어스 전압(Vdd)을 인가하고, 이 전압은 상기 각 FET에 나누어 입력되도록 접속하며, 상기 FET에 단말기 내부의 파워 조정부에서 인가되는 조정전압(VCNTR)을 인가하여, 제 3 FET의 이득을 제어하는 것을 특징으로 하는 고주파(RF) 송/수신부용 구동증폭기.
  4. 다단 구동증폭기 중 첫단은 이득조정 중간단과의 정합을 담당하도록 다수개의 인덕터와, 캐패시터 및 전계효과 트랜지스터(FET)를 사용하고, 이득조정 중간단은 이득 조정레벨을 고 레벨로 하기 위해 복수의 FET를 캐스코드 타입으로 연결하며, 상기 캐스코드 타입의 FET 중 하나의 게이트에 조정간압을 인가하여 이득을 제어할 수 있도록 하며, 마지막 출력단은 종단의 전력 증폭기의 입력단과 상호 접속함으로써, 상기 구동 증폭기가 넓은 이득 조정 범위를 가지며, 고안정화하는 것을 특징으로 하는 고주파(RF) 송/수신부용 구동증폭기 설계 방법.
  5. 청구항4에 있어서, 상기 구동 증폭기의 전체 이득은 중심주파수에서 약 40dB가 되도록 설계하며, 안정도를 고려하여 주어진 구동점에서 첫단의 FET로 부터 추출한 S 파라미터의 안정화 계수 K > 1 되도록 인덕터를 FET의 소스단에 연결하는 것을 특징으로 하는 고주파(RF) 송/수신부용 구동증폭기 설계 방법.
  6. 청구항5에 있어서, 상기 출력단은 인터-스테이지 컨넥션을 위해 반사계수를 -15dBm 이하가 되도록 설계하는 것을 특징으로 하는 고주파(RF) 송/수신부용 구동증폭기 설계 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294521B2 (en) 2009-08-14 2012-10-23 Electronics And Telecommunications Research Institute Power amplifier having depletion mode high electron mobility transistor
KR101148351B1 (ko) * 2009-08-21 2012-05-21 가부시끼가이샤 도시바 멀티 칩 모듈 구조를 갖는 고주파 회로
US8345434B2 (en) 2009-08-21 2013-01-01 Kabushiki Kaisha Toshiba High frequency circuit having multi-chip module structure

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