KR101607030B1 - 컨커런트 듀얼밴드 신호 증폭기 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 신호 증폭기는, 입력신호에 포함된 대역중 사전에 설정된 대역을 억제하는 대역 억제 필터부; 구동전압과 접지단 사이에 접속되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제1 입력신호를 증폭하여 공통 출력노드에 제1 증폭 신호를 제공하는 제1 공통 소스형 증폭부; 상기 구동전압과 접지단 사이에서 상기 제1 공통 소스형 증폭부와 스택되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제2 입력신호를 증폭하여 상기 공통 출력노드에 제2 증폭 신호를 제공하는 제2 공통 소스형 증폭부; 및 상기 공통 출력노드과 출력단간의 임피던스를 매칭시키고, 상기 공통 출력노드에서 상기 제1 증폭 신호와 상기 제2 증폭 신호가 결합된 결합 신호를 상기 출력단에 전달하는 출력 매칭부; 를 포함할 수 있다.

Description

컨커런트 듀얼밴드 신호 증폭기{CONCURRENT DUAL-BAND SIGNAL AMPLIFIER}
본 발명은 다중대역(Multi-band) RF(Radio frequency) 수신단에 적용될 수 있으며, 스택된 공통 소스 구조의 인버티드 토폴로지를 갖는 컨커런트 듀얼밴드 신호 증폭기에 관한 것이다.
일반적으로, 무선 통신의 수요와 다양한 규격이 증가함에 따라 하나의 휴대 기기에서 여러 대역의 신호를 동시에 처리할 수 있는 다중대역 송/수신기의 수요가 증가하고 있다.
예를 들면, 무선 랜(Wireless local area network, WLAN)의 경우 2.4GHz/5GHz 대역을 동시에 사용하고 있으며, 국내 LTE(Long term evolution) 대역의 경우 800MHz/900MHz/1800MHz/2.1GHz 대역을 동시에 사용하고 있다.
이에 따라, 단일 RF 프론트-엔드 모듈(front-end module)에서 다중 대역의 신호를 송수신 할 수 있는 디바이스(device)를 필요로 하며, 특히, 수신기의 초단에 위치하는 하나의 저잡음 증폭기(Low noise amplifier, LNA)로 여러 주파수 또는 광대역을 처리하기 위한 기술을 필요로 하고 있다.
한편, 서로 다른 2개의 대역을 동시에 처리할 수 있는 컨커런트(concurrent) 듀얼밴드를 지원하거나 광대역을 지원하는 저잡음 증폭기는, 캐스코드(cascode)구조 또는 캐스케이드(cascade) 구조로 이루어질 수 있다.
통상 캐스코드 구조의 증폭기는, 전원단과 접지단(GND) 사이에 2개의 트랜지스터가 스택된 구조로써, 전류 패스가 하나이므로, 전류소모가 작다는 잇점이 있으나, 게인 특성이 우수하지 못한 공통 게이트 증폭기와 게인 특성이 우수한 공통 소스 증폭기를 포함하므로, 공통 게이트 증폭기를 사용하는 경우에는 게인 특성이 개선되어야 하는 필요성이 있다.
또한, 캐스케이드 구조의 증폭기는, 입력단과 출력단 사이에 적어도 4단의 증폭부를 포함하는 구조로써, 각단의 증폭부는 공통 소스 증폭기로 이루어질 수 있어서, 게인 특성이 우수하지만, 2개 이상의 전류 패스로 인하여 전류소모가 크다는 단점이 있으므로, 전류소모 측면에서 개선되어야 하는 필요성이 있다.
전술한 바에 따르면, 게인 특성이 우수한 공통 소스 증폭기를 이용하는 경우에는 상대적으로 전류 소모가 크다는 단점을 개선하여야 하는 해결 과제가 있다.
하기 선행기술문헌에 기재된 특허문헌 1은, 이중대역 저잡음 증폭기에 관한 것으로, 전술한 문제점에 대한 해결책을 제시하지 못하고 있다.
한국 공개특허 제2012-0070500호 공보
본 발명은, 전류 소모량을 줄일 수 있고 게인 특성을 개선할 수 있으며, 입출력 매칭을 위한 인덕터의 사용 개수를 줄여 사이즈를 줄일 수 있는 컨커런트 듀얼밴드 신호 증폭기를 제공한다.
본 발명의 일 실시 예에 따르면, 입력신호에 포함된 대역중 사전에 설정된 대역을 억제하는 대역 억제 필터부; 구동전압과 접지단 사이에 접속되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제1 입력신호를 증폭하여 공통 출력노드에 제1 증폭 신호를 제공하는 제1 공통 소스형 증폭부; 상기 구동전압과 접지단 사이에서 상기 제1 공통 소스형 증폭부와 스택되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제2 입력신호를 증폭하여 상기 공통 출력노드에 제2 증폭 신호를 제공하는 제2 공통 소스형 증폭부; 및 상기 공통 출력노드과 출력단간의 임피던스를 매칭시키고, 상기 공통 출력노드에서 상기 제1 증폭 신호와 상기 제2 증폭 신호가 결합된 결합 신호를 상기 출력단에 전달하는 출력 매칭부; 를 포함하고, 상기 제1 공통 소스형 증폭부 및 제2 공통 소스형 증폭부는 상기 구동전압의 공급단과 접지단 사이의 단일 전류 패스를 형성하는 신호 증폭기가 제안된다.
또한, 상기 신호 증폭기는, 상기 공통 입력노드와 상기 공통 출력노드 사이에 접속되어, 상기 공통 출력노드의 신호를 상기 공통 입력노드로 피드백하는 피드백 회로부; 를 포함할 수 있다.
이에 따라, 상기 제1 공통 소스형 증폭부 및 제2 공통 소스형 증폭부는 상기 구동전압단과 접지단 사이의 단일 전류 패스를 형성할 수 있어, 전류 소모가 감소될 수 있다.
본 발명에 의하면, 저전력 LNA 설계에 적용될 수 있으며, 한쌍의 PMOS 트랜지스터와 NMOS 트랜지스터를 갖는 공통 소스형 증폭기를 이용하여 인버티드 토폴로지로 설계함으로서, 전류 소모량을 줄일 수 있고, 게인을 개선할 수 있으며, 입출력 매칭을 위한 인덕터 사용 개수를 줄여 칩 면적을 줄일 수 있다.
도 1은 본 발명의 일 실시 예에 따른 신호 증폭기의 제1 구현 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 신호 증폭기의 제2 구현 회로도이다.
도 3은 도1의 신호 증폭기의 상세 회로 예시도이다.
도 4는 도 2의 신호 증폭기의 상세 회로 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 대역 억제 필터부의 S-파라메타 특성 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 게인 및 잡음지수의 특성 그래프이다.
도 7은 본 발명의 일 실시 예에 따른 입출력 반사손실의 특성 그래프이다.
도 8은 본 발명의 실시 예에 따른 입력 임피던스 매칭을 설명하기 위한 챠트이다.
도 9는 본 발명의 실시 예에 따른 출력 임피던스 매칭을 설명하기 위한 챠트이다.
도 10은 본 발명의 일 실시 예에 따른 잡음 임피던스 특성 그래프이다.
도 11은 본 발명의 일 실시 예에 따른 700-900MHz-IIP3 특성 그래프이다.
도 12는 본 발명의 일 실시 예에 따른 1900-2000MHz-IIP3 특성 그래프이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 일 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 일 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 신호 증폭기의 제1 구현 회로도이고, 도 2는 본 발명의 일 실시 예에 따른 신호 증폭기의 제2 구현 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 신호 증폭기는, 대역 억제 필터부(100), 제1 공통 소스형 증폭부(200), 제2 공통 소스형 증폭부(300) 및 출력 매칭부(400)를 포함할 수 있다.
대역 억제 필터부(100)는 입력신호(Sin)에 포함된 대역중 사전에 설정된 대역을 억제할 수 있다. 예를 들어, 상기 신호 증폭기가, 사전에 설정된 컨커런트 듀얼밴드 시스템에 적용되는 경우, 상기 대역 억제 필터부(100)는 사전에 설정된 컨커런트 듀얼밴드 이외의 대역을 억제할 수 있다.
일 예로, 상기 대역 억제 필터부(100)는 적어도 제1 공진부(110)와 제2 공진 회로부(120)를 포함할 수 있다.
제1 공통 소스형 증폭부(200)는 구동전압(Vdd)과 접지단 사이에 접속되고, 상기 대역 억제 필터부(100)의 출력신호중 공통 입력노드(NCI)에서 분리된 제1 입력신호를 증폭하여 공통 출력노드(NCO)에 제1 증폭 신호(S21)를 제공할 수 있다.
제2 공통 소스형 증폭부(300)는 상기 구동전압(Vdd)과 접지단 사이에서 상기 제1 공통 소스형 증폭부(200)와 스택되고, 상기 대역 억제 필터부(100)의 출력신호중 공통 입력노드(NCI)에서 분리된 제2 입력신호를 증폭하여 상기 공통 출력노드(NCO)에 제2 증폭 신호(S22)를 제공할 수 있다.
이때, 상기 제1 공통 소스형 증폭부(200) 및 제2 공통 소스형 증폭부(300)는 상기 구동전압(Vdd)의 공급단과 접지단 사이의 단일 전류 패스를 형성할 수 있으며, 이러한 구성에 의해서, 이에 따라 전류소모가 감소될 수 있으면서, 2개의 스택된 소스형 증폭기가 이용됨에 따라 높은 게인이 확보될 수 있다.
그리고, 출력 매칭부(400)는 상기 공통 출력노드(NCO)과 출력단(OUT)간의 임피던스를 매칭시키고, 상기 공통 출력노드(NCO)에서 상기 제1 증폭 신호(S21)와 상기 제2 증폭 신호(S22)가 결합된 결합 신호(Scom)를 상기 출력단(OUT)에 전달할 수 있다.
도 2를 참조하면, 상기 신호 증폭기는 피드백 회로부(500)를 더 포함할 수 있다.
피드백 회로부(500)는 상기 공통 입력노드(NCI)와 상기 공통 출력노드(NCO) 사이에 접속되어, 상기 공통 출력노드(NCO)의 신호를 상기 공통 입력노드(NCI)로 피드백할 수 있다. 이와 같은 피드백 회로부(500)가 더 포함되는 경우, 신호 증폭기의 게인이 낮아지면서 대역폭이 커지게 된다.
도 3은 도1의 신호 증폭기의 상세 회로 예시도이고, 도 4는 도 2의 신호 증폭기의 상세 회로 예시도이다.
도 3 및 도 4를 참조하면, 상기 제1 공진부(110)는 서로 병렬로 접속된 제1 인덕터(L11)와 제1 커패시터(C11)를 포함할 수 있다. 여기서, 상기 제1 인덕터(L11)와 제1 커패시터(C11)를 포함하는 제1 공진부(100)는 병렬 공진 회로로 작용하여, 상기 사전에 설정된 대역에 병렬 공진점을 형성할 수 있다.
일 예로, 상기 컨커런트 듀얼밴드가 800MHz 및 1.9GHz 라고 하면, 상기 병렬 공진점은 대략 1.4GHz에 형성될 수 있다. 이 경우, 병렬 공진점이 형성된 대략 1.4GHz 대역은 억제될 수 있고, 상기 컨커런트 듀얼밴드인 800MHz 및 1.9GHz 대역은 통과될 수 있다.
상기 제2 공진부(120)는, 서로 직렬로 접속된 제2 인덕터(L21)와 제2 커패시터(C21)를 포함할 수 있고, 상기 제2 인덕터(L21)에 병렬로 접속된 제3 커패시터(C22)를 더 포함할 수 있다.
여기서, 상기 제2 인덕터(L21) 및 제3 커패시터(C22)의 LC 회로와 제2 커패시터(C21)를 포함하는 제2 공진부(120)는 공진 회로(LC회로(L21,C22)와 C21간의 직렬회로)로 작용하여, 상기 사전에 설정된 대역에 공진점을 형성할 수 있다.
일 예로, 상기 컨커런트 듀얼밴드가 800MHz 및 1.9GHz 라고 하면, 상기 직렬 공진점은 대략 1.4GHz에 형성될 수 있다. 이 경우, 직렬 공진점이 형성된 대략 1.4GHz 대역은 접지로 바이패스될 수 있고, 상기 컨커런트 듀얼밴드인 800MHz 및 1.9GHz 대역은 통과될 수 있다.
또한, 제2 인덕터(L21)와 제2 커패시터(C21)의 직렬 공진 회로에 의해서 1.4GHz에 공진점을 형성하기 위해서는, 상기 제2 인덕터(L21)가 대략 12nH 값을 갖도록 인덕턴스 패턴 길이로 형성되어야 한다.
그런데, 전술한 바와 같이, 상기 제2 인덕터(L21)에 병렬로 제3 커패시터(C22)를 추가하는 경우에는, 상기 1.4GHz에 공진점을 형성하기 위해서는, 추가로 연결된 제3 커패시터(C22)에 의해서, 상기 제2 인덕터(L21)가 대략 3nF 값을 갖도록 인덕턴스 패턴 길이로 형성되면 된다.
이에 따르면, 상기 제3 커패시터(C22)에 의해, 상기 제2 인덕터(L21)가 대략 1/3 정도로 짧은 인덕턴스 패턴 길이로 형성되므로 그 만큼 사이즈가 작아질 수 있다.
한편, 공진 주파수를 형성하는 공식은 수학식 1과 같으며, 이 수학식 1은 상기 제2 인덕터(L21) 및 제2 커패시터(C21)의 직렬 구성에서도 적용 되고, 상기 제2 인덕터(L21) 및 제3 커패시터(C22)의 병렬 구성에도 적용 될 수 있다.
예를 들어, 제2 인덕터(L21)에 제3 커패시터(C22)를 병렬로 구성 함으로써 수학식 1에서의 C값이 커지므로 L값을 작게 하여도 공진 주파수 (f)는 변하지 않게 된다. 따라서 레이아웃에 사용되는 나선(Spiral) 인덕터의 면적이 줄어 칩 크기 전체를 줄일 수 있다.
Figure 112014126497996-pat00001
상기 제1 공통 소스형 증폭부(200)는, 상기 구동전압(Vdd)의 공급단에 연결된 소스, 제1 커플링 커패시터(C11)를 통해 상기 대역 억제 필터부(100)의 출력단에 접속되고 제1 게이트 전압(Vg1) 공급단에 접속된 게이트, 그리고, 상기 공통 출력노드(NCO)에 연결된 드레인을 가지고, 상기 대역 억제 필터부(100)로부터의 제1 입력 신호(S11)를 증폭하여 상기 제1 증폭 신호(S21)를 제공하는 제1 PMOS 트랜지스터(MP1)를 포함할 수 있다.
이때, 상기 제1 PMOS 트랜지스터(MP1)는 상기 구동전압(Vdd)을 소스로 공급받고, 상기 제1 게이트 전압(Vg1)을 게이트로 공급받아 구동되고, 상기 제1 커플링 커패시터(C11)를 통해 상기 대역 억제 필터부(100)로부터 입력되는 제1 입력 신호(S11)를 증폭하여 상기 제1 증폭 신호(S21)를 제공할 수 있다.
또한, 상기 제2 공통 소스형 증폭부(200)는, 상기 공통 출력노드(NCO)에 연결된 드레인, 제2 커플링 커패시터(C12)를 통해 상기 대역 억제 필터부(100)의 출력단에 접속되고 제2 게이트 전압(Vg2) 공급단에 접속된 게이트, 그리고, 상기 접지단(GND)에 연결된 소스를 가지고, 상기 대역 억제 필터부(100)로부터의 제2 입력 신호(S12)를 증폭하여 상기 제2 증폭 신호(S22)를 제공하는 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다.
이때, 상기 제2 NMOS 트랜지스터(MN1)는 상기 제1 NMOS 트랜지스터(MN1)를 통한 구동전압(Vdd)을 드레인으로 공급받고, 상기 제2 게이트 전압(Vg2)을 게이트로 공급받아 구동되고, 상기 제2 커플링 커패시터(C12)를 통해 상기 대역 억제 필터부(100)로부터 입력되는 제2 입력 신호(S12)를 증폭하여 상기 제2 증폭 신호(S22)를 제공할 수 있다.
그리고, 상기 출력 매칭부(400)는, 상기 결합 신호(Scom)를 상기 출력단(OUT)에 전달하는 소스 팔로워 증폭기로 이루어질 수 있다.
일 예로, 상기 출력 매칭부(400)는, 상기 구동전압(Vdd)의 공급단에 연결된 드레인, 상기 공통 출력노드(NCO)에 연결되어 상기 결합 신호(Scom)를 입력받는 게이트, 그리고 소스 저항(R4)을 통해 접지단에 연결되고, 출력 커패시터(C4)를 통해 출력단(OUT)에 접속된 소스를 갖는 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다.
여기서, 상기 소스 팔로워 증폭기에 포함된 제2 NMOS 트랜지스터(MN2)는, 상기 공통 출력노드(NCO)에서 상기 제1 증폭 신호(S21)와 상기 제2 증폭 신호(S22)가 결합된 결합 신호(Scom)를 베이스로 입력받아 소스를 통해 상기 출력단(OUT)에 전달할 수 있다.
이와 같은 출력 매칭부(400)는 상기한 바와 같은 소스 팔로워 증폭기로 구현함으로서, 추가적인 인덕터나 커패시터를 포함하지 않고 있으며, 제2 NMOS 트랜지스터(MN2)와 에미트 저항(R4)을 포함하고 있다.
출력 매칭부(400)는, 추가적인 인덕터를 포함하지 않으므로, 그 만큼 사이즈를 줄일 수 있게 되며, 이와 동시에 상기 공통 출력노드(NCO)과 출력단(OUT)간의 임피던스를 매칭시킬 수 있으며, 상기 공통 출력노드(NCO)과 출력단(OUT)간 버퍼 기능을 수행할 수 있다.
도 2 및 도 4를 참조하면, 상기 피드백 회로부(500)는 상기 공통 입력노드(NCI)와 상기 공통 출력노드(NCO) 사이에 접속된 피드백 저항(RF)을 포함할 수 있다.
상기 피드백 저항(RF)은 상기 공통 출력노드(NCO)의 결합 신호를 상기 공통 입력노드(NCI)로 피드백할 수 있으며, 이에 따라 상기 신호 증폭기의 게인이 다소 낮아지면서 그 대역폭이 커지게 된다.
도 5는 본 발명의 일 실시 예에 따른 대역 억제 필터부의 S-파라메타 특성 그래프이다.
도 5에 도시된 대역 억제 필터부의 S-파라메타 그래프에서, G11은 삽입손실(Insertion loss)이고, G12는 입력 반사손실(Input return loss)이며, G13은 출력 반사손실(Output return loss)이다.
도 1 내지 도 5를 참조하면, 상기 컨커런트 듀얼밴드가 800MHz 및 1.9GHz 라고 하면, 상기 제1 공진부(110)에 의한 병렬 공진점 및 제2 공진부(120)에 의한 직렬 공진점 각각은 대략 1.4GHz에 형성될 수 있다. 이 경우, 병렬 공진점이 형성된 대략 1.4GHz 대역은 억제될 수 있음과 동시에 직렬 공진점이 형성된 대략 1.4GHz 대역은 접지로 바이패스될 수 있으며, 상기 컨커런트 듀얼밴드인 800MHz 및 1.9GHz 대역 각각은 통과될 수 있다.
도 5에 도시된 G12, G12 및 G13을 참조하면, 통과대역인 컨커런트 듀얼밴드인 800MHz 및 1.9GHz 대역 각각에서는 거의 손실이 없음을 알 수 있고, 억제 대역인 1.4GHz에서는 -40dB 이하임을 알 수 있다.
도 6은 본 발명의 일 실시 예에 따른 게인 및 잡음지수의 특성 그래프이고, 도 7은 본 발명의 일 실시 예에 따른 입출력 반사손실의 특성 그래프이고, 도 8은 본 발명의 실시 예에 따른 입력 임피던스 매칭을 설명하기 위한 챠트이고, 도 9는 본 발명의 실시 예에 따른 출력 임피던스 매칭을 설명하기 위한 챠트이고, 도 10은 본 발명의 일 실시 예에 따른 잡음 임피던스 특성 그래프이고, 도 11은 본 발명의 일 실시 예에 따른 700-900MHz-IIP3 특성 그래프이다. 그리고, 도 12는 본 발명의 일 실시 예에 따른 1900-2000MHz-IIP3 특성 그래프이다.
도 6 내지 도 12에서의 그래프 특성을 도출하기 위한 시뮬레이션은 구동전압(Vdd) 1.8V에서 진행하였으며, 전류는 7mA 정도 소모되었다.
도 6에서, G21은 게인 특성 그래프이고, G22는 잡음지수(NF) 특성 그래프이고, 도 7에서, G31은 입력 반사손실 그래프이고, G32는 출력 반사손실 그래프이다.
도 6 및 도 7을 참조하면, 주파수 특성은 700-900MHz 대역에서 대략 13dB의 이득(gain), 2.0dB의 NF, 1800MHz-2000MHz 대역에서 약 12.5dB의 이득(gain), 2.0dB의 NF를 동시에 나타내며, 입출력 반사계수는 두 대역에서 모두 -10dB이하를 만족하는 것을 알 수 있다.
도 8은 800MHz 및 1.900GHz 각각에서의 입력 임피던스 매칭(m1,m2)이 얼마나 잘 이루어지고 있는지를 보이고 있다. 도 8을 참조하면, 통상 임피던스 매칭은 해당 주파수에서 임피던스가 50옴에 얼마나 가깝게 근접되느냐로 확인할 수 있다.
도 9는 800GHz 및 1.9GHz 각각에서의 출력 임피던스 매칭(m3,m4)이 얼마나 잘 이루어지고 있는지를 보이고 있다. 도 9의 m3,m4를 참조하면, 800MHz 및 1.9GHz 각각에서 대략 임피던스가 50옴에 가까우므로, 임피던스 양호 범위에 포함되므로 800MHz 및 1.9GHz 각각에 대해 출력 임피던스 매칭이 잘 이루어짐을 알 수 있다.
그리고, 도 10은 800MHz 및 1.900GHz 각각에서의 잡음 매칭(m9,m10)이 얼마나 잘 이루어지고 있는지를 보이고 있다. 도 12의 m9,m12를 참조하면, 800MHz 및 1.9GHz 각각에서 대략 임피던스가 50옴에 가까우므로, 임피던스 양호 범위에 포함되므로 800MHz 및 1.9MHz 각각에 대해 잡음 매칭이 잘 이루어짐을 알 수 있다.
도 10의 m9,m10을 참조하면, 800MHz 및 1.900GHz 각각에서 대략 임피던스가 50옴에 가까우므로, 임피던스 양호 범위에 포함되므로 800MHz 및 1.9GHz 각각에 대해 입력 임피던스 매칭이 잘 이루어짐을 알 수 있다.
그리고, 도 11 및 도 12를 참조하면, 기본파 출력(Fund_output)과 3차 고조파(3rd_output)를 참조하면, IIP3(Input IP3(Third Order Intercept Point))은 800MHz에서 약 -10dBm, 1900MHz대역에서 약 -7.5dBm의 특성을 나타내며 전 대역에서 안정도 특성 또한 만족하는 것을 확인할 수 있었다.
100: 대역 억제 필터부
200: 제1 공통 소스형 증폭부
300: 제2 공통 소스형 증폭부
400: 출력 매칭부
500 : 피드백 회로부
Vdd: 구동전압
MN1: 제1 NMOS 트랜지스터
MP1: 제1 PMOS 트랜지스터
MN2: 제2 NMOS 트랜지스터

Claims (16)

  1. 입력신호에 포함된 대역중 사전에 설정된 대역을 억제하는 대역 억제 필터부;
    구동전압과 접지단 사이에 접속되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제1 입력신호를 증폭하여 공통 출력노드에 제1 증폭 신호를 제공하는 제1 공통 소스형 증폭부;
    상기 구동전압과 접지단 사이에서 상기 제1 공통 소스형 증폭부와 스택되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제2 입력신호를 증폭하여 상기 공통 출력노드에 제2 증폭 신호를 제공하는 제2 공통 소스형 증폭부; 및
    상기 공통 출력노드과 출력단간의 임피던스를 매칭시키고, 상기 공통 출력노드에서 상기 제1 증폭 신호와 상기 제2 증폭 신호가 결합된 결합 신호를 상기 출력단에 전달하는 출력 매칭부; 를 포함하고,
    상기 제1 공통 소스형 증폭부 및 제2 공통 소스형 증폭부는 상기 구동전압의 공급단과 접지단 사이의 단일 전류 패스를 형성하는 신호 증폭기.
  2. 제1항에 있어서, 상기 대역 억제 필터부는,
    상기 사전에 설정된 대역을 억제하는 제1 공진부; 및
    상기 사전에 설정된 대역을 억제하는 제2 공진 회로부;
    를 포함하는 신호 증폭기.
  3. 제2항에 있어서, 상기 제1 공진부는,
    서로 병렬로 접속된 제1 인덕터와 제1 커패시터를 포함하여,
    상기 사전에 설정된 대역에 병렬 공진점을 형성하는 신호 증폭기.
  4. 제2항에 있어서, 상기 제2 공진 회로부는,
    서로 직렬로 접속된 제2 인덕터와 제2 커패시터를 포함하고,
    상기 제2 인덕터에 병렬로 접속된 제3 커패시터를 더 포함하며,
    상기 사전에 설정된 대역에 직렬 공진점을 형성하는 신호 증폭기.
  5. 제1항에 있어서, 상기 제1 공통 소스형 증폭부는,
    상기 구동전압의 공급단에 연결된 소스, 제1 커플링 커패시터를 통해 상기 대역 억제 필터부의 출력단에 접속되고 제1 게이트 전압 공급단에 접속된 게이트, 그리고, 상기 공통 출력노드에 연결된 드레인을 가지고, 상기 대역 억제 필터부로부터의 신호를 증폭하여 상기 제1 증폭 신호를 제공하는 제1 PMOS 트랜지스터를 포함하는 신호 증폭기.
  6. 제1항에 있어서, 상기 제2 공통 소스형 증폭부는,
    상기 공통 출력노드에 연결된 드레인, 제2 커플링 커패시터를 통해 상기 대역 억제 필터부의 출력단에 접속되고 제2 게이트 전압 공급단에 접속된 게이트, 그리고, 상기 접지단에 연결된 소스를 가지고, 상기 대역 억제 필터부로부터의 신호를 증폭하여 상기 제2 증폭 신호를 제공하는 제1 NMOS 트랜지스터를 포함하는 신호 증폭기.
  7. 제1항에 있어서, 상기 출력 매칭부는,
    상기 결합 신호를 상기 출력단에 전달하는 소스 팔로워 증폭기를 포함하는 신호 증폭기.
  8. 제1항에 있어서, 상기 출력 매칭부는,
    상기 구동전압의 공급단에 연결된 드레인, 상기 공통 출력노드에 연결되어 상기 결합 신호를 입력받는 게이트, 그리고 에미트 저항을 통해 접지단에 연결되고, 출력 커패시터를 통해 출력단에 접속된 소스를 갖는 제2 NMOS 트랜지스터를 포함하는 신호 증폭기.
  9. 입력신호에 포함된 대역중 사전에 설정된 대역을 억제하는 대역 억제 필터부;
    구동전압과 접지단 사이에 접속되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제1 입력신호를 증폭하여 공통 출력노드에 제1 증폭 신호를 제공하는 제1 공통 소스형 증폭부;
    상기 구동전압과 접지단 사이에서 상기 제1 공통 소스형 증폭부와 스택되고, 상기 대역 억제 필터부의 출력신호중 공통 입력노드에서 분리된 제2 입력신호를 증폭하여 상기 공통 출력노드에 제2 증폭 신호를 제공하는 제2 공통 소스형 증폭부; 및
    상기 공통 출력노드과 출력단간의 임피던스를 매칭시키고, 상기 공통 출력노드에서 상기 제1 증폭 신호와 상기 제2 증폭 신호가 결합된 결합 신호를 상기 출력단에 전달하는 출력 매칭부; 및
    상기 공통 입력노드와 상기 공통 출력노드 사이에 접속되어, 상기 공통 출력노드의 신호를 상기 공통 입력노드로 피드백하는 피드백 회로부; 를 포함하고,
    상기 제1 공통 소스형 증폭부 및 제2 공통 소스형 증폭부는 상기 구동전압의 공급단과 접지단 사이의 단일 전류 패스를 형성하는 신호 증폭기.
  10. 제9항에 있어서, 상기 대역 억제 필터부는,
    상기 사전에 설정된 대역을 억제하는 제1 공진부; 및
    상기 사전에 설정된 대역을 억제하는 제2 공진 회로부;
    를 포함하는 신호 증폭기.
  11. 제10항에 있어서, 상기 제1 공진부는,
    서로 병렬로 접속된 제1 인덕터와 제1 커패시터를 포함하여,
    상기 사전에 설정된 대역에 병렬 공진점을 형성하는 신호 증폭기.
  12. 제10항에 있어서, 상기 제2 공진 회로부는,
    서로 직렬로 접속된 제2 인덕터와 제2 커패시터를 포함하고,
    상기 제2 인덕터에 병렬로 접속된 제3 커패시터를 더 포함하며,
    상기 사전에 설정된 대역에 직렬 공진점을 형성하는 신호 증폭기.
  13. 제9항에 있어서, 상기 제1 공통 소스형 증폭부는,
    상기 구동전압의 공급단에 연결된 소스, 제1 커플링 커패시터를 통해 상기 대역 억제 필터부의 출력단에 접속되고 제1 게이트 전압 공급단에 접속된 게이트, 그리고, 상기 공통 출력노드에 연결된 드레인을 가지고, 상기 대역 억제 필터부로부터의 신호를 증폭하여 상기 제1 증폭 신호를 제공하는 제1 PMOS 트랜지스터를 포함하는 신호 증폭기.
  14. 제9항에 있어서, 상기 제2 공통 소스형 증폭부는,
    상기 공통 출력노드에 연결된 드레인, 제2 커플링 커패시터를 통해 상기 대역 억제 필터부의 출력단에 접속되고 제2 게이트 전압 공급단에 접속된 게이트, 그리고, 상기 접지단에 연결된 소스를 가지고, 상기 대역 억제 필터부로부터의 신호를 증폭하여 상기 제2 증폭 신호를 제공하는 제1 NMOS 트랜지스터를 포함하는 신호 증폭기.
  15. 제9항에 있어서, 상기 출력 매칭부는,
    상기 결합 신호를 상기 출력단에 전달하는 소스 팔로워 증폭기를 포함하는 신호 증폭기.
  16. 제9항에 있어서, 상기 출력 매칭부는,
    상기 구동전압의 공급단에 연결된 드레인, 상기 공통 출력노드에 연결되어 상기 결합 신호를 입력받는 게이트, 그리고 에미트 저항을 통해 접지단에 연결되고, 출력 커패시터를 통해 출력단에 접속된 소스를 갖는 제2 NMOS 트랜지스터를 포함하는 신호 증폭기.
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