JP2000106510A - 高周波電力増幅器 - Google Patents
高周波電力増幅器Info
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Abstract
ができる高周波電力増幅器を得る。 【解決手段】 出力整合回路4が、第2次高調波に対し
て開放負荷となると共に第3次高調波に対して短絡負荷
となるように、例えば、第2次高調波に対するSパラメ
ータのS11の位相が−80°〜140゜、第3次高調
波に対するSパラメータのS11の位相が160°〜2
20゜の範囲になるように、ドレインバイアス線路11
及び信号線路12,14,15の各線路長を設定した。
更に、入力整合回路3において、基本波に対するSパラ
メータのS22の位相を最高の利得が得られる点から+
5°〜−75°の位置になるように各線路の線路長を調
整するようにした。
Description
スタやバイポーラトランジスタ等からなる高周波増幅用
の半導体増幅器、特に移動通信用機器やマイクロ波帯通
信機器等に使用する高効率増幅器に関するものである。
信機器等に使用する高周波電力増幅器としてB級増幅器
が知られている。図26は、従来のB級増幅器の例を示
した概略の回路図であり、ソース接地された電界効果ト
ランジスタ(以下、FETと呼ぶ)201は、接地との
間にコンデンサ202が接続されたドレインバイアス電
源端子203からドレインバイアス線路204を介して
ドレインバイアス電圧が印加され、ゲートには信号入力
端子205から増幅を行う高周波信号が入力される。ま
た、FET201で増幅された信号は基本波整合回路2
06を介して信号出力端子207から出力される。B級
増幅器においては、FET201のゲートバイアス点を
直流のドレイン電流が0になるように設定する。
ET201におけるドレイン電流及びドレイン電圧の波
形を示した図である。図27において、実線で示した波
形がドレイン電圧を、点線で示した波形がドレイン電流
をそれぞれ示しており、ドレイン電圧は正弦波的な変化
をするがドレイン電流は半波整流された波形となる。ま
た、斜線で示した部分は電力ロスを示している。図27
から分かるように、ドレイン電流が0以上のときにドレ
イン電圧が0以上である場合、電力ロスが発生して効率
の低下が生じるという問題があった。
めになされたものであり、電力ロスを小さくして効率を
向上させることができる高周波電力増幅器を得ることを
目的とする。
−94974号、特開平8−130424号及び特開平
9−246889号の各公報において、偶数次高調波に
対して短絡、奇数次高調波に対して開放となるようにし
た高調波処理が開示されている。また、本発明と目的及
び構成が異なるが、特開平2−94908号公報では、
FETとIF帯整合回路間にローパスフィルタを接続し
たFETミキサが開示されている。
力増幅器は、高周波信号の増幅を行う高周波電力増幅器
において、高周波信号の増幅を行う増幅素子と、該増幅
素子の出力端から出力された高周波信号に対するインピ
ーダンス整合を行う出力整合回路部とを備え、該出力整
合回路部は、高周波信号における、基本波以外の奇数次
高調波に対してインピーダンスが十分に小さい短絡負荷
をなし、偶数次高調波に対してインピーダンスが十分に
大きい開放負荷をなすものである。
は、請求項1において、増幅素子の入力端に入力される
高周波信号に対してインピーダンス整合を行う入力整合
回路部を備え、該入力整合回路部は、増幅素子の入力端
から入力整合回路部側をみた場合の反射係数をポーラチ
ャート上でみたときにおける基本波の位相角が、最高利
得が得られる位相角から+5°〜−75°の範囲になる
ように設定されるものである。
は、請求項1において、出力整合回路部は、増幅素子で
増幅された高周波信号における高次数の高調波から順
に、該各高調波に対するインピーダンス整合を行うもの
である。
は、請求項3において、出力整合回路部は、増幅素子で
増幅された高周波信号における少なくとも1つの奇数次
高調波に対して短絡負荷をなす奇数次高調波整合回路
と、高周波信号の少なくとも1つの偶数次高調波に対し
て開放負荷をなす偶数次高調波整合回路と、高周波信号
の基本波に対してインピーダンス整合を行う基本波整合
回路とを備え、増幅素子の出力端から順に、インピーダ
ンス整合を行う高調波の次数が大きい整合回路が順に接
続されるものである。
は、請求項4において、奇数次高調波整合回路は、増幅
素子の出力端から出力整合回路部側をみた場合の反射係
数をポーラチャート上でみたときにおける奇数次高調波
の位相角が、160°〜220°の範囲になるように設
定されるものである。
は、請求項5において、奇数次高調波整合回路は、増幅
素子の出力端に外部からバイアス電圧を供給するバイア
ス線路を有し、奇数次高調波の位相角が所定値になるよ
うに該バイアス線路の長さが設定されるものである。
は、請求項4において、出力整合回路部は、各整合回路
部間にそれぞれ設けられた各ローパスフィルタを更に備
えるものである。
は、請求項4において、奇数次高調波整合回路は、奇数
次高調波の周波数で共振する、コンデンサ及び寄生イン
ダクタからなる少なくとも1つの共振回路で形成される
ものである。
は、請求項8において、奇数次高調波整合回路における
共振回路のコンデンサは、増幅素子の出力端近傍に設け
られるものである。
は、請求項8において、偶数次高調波整合回路は、偶数
次高調波の周波数で共振する、コンデンサ及び寄生イン
ダクタからなる少なくとも1つの共振回路と、該共振回
路と奇数次高調波整合回路とを接続する信号線路とで形
成されるものである。
は、請求項10において、出力整合回路部は、増幅素子
の出力端に外部からバイアス電圧を供給する線路である
バイアス線路を備え、偶数次高調波整合回路は、増幅素
子から出力整合回路部側へのインピーダンスである増幅
素子の出力インピーダンスが偶数次高調波に対して十分
に大きい開放近傍の値になるように、信号線路及びバイ
アス線路の各線路長がそれぞれ設定されるものである。
は、請求項10又は請求項11のいずれかにおいて、偶
数次高調波整合回路における共振回路の寄生インダクタ
は、奇数次高調波整合回路における共振回路の寄生イン
ダクタよりもインダクタンスが大きいものである。
は、請求項9において、増幅素子は半導体基板上に、出
力整合回路部は多層基板で形成された整合基板上にそれ
ぞれ形成され、共振回路のコンデンサは、バイアホール
のみを介して、整合基板における接地されるアース電極
層に接続されるものである。
は、請求項9において、増幅素子は半導体基板上に、出
力整合回路部は多層基板で形成された整合基板上にそれ
ぞれ形成され、共振回路のコンデンサは、整合基板の側
面に形成された導電体のみを介して、整合基板における
接地されるアース電極層に接続されるものである。
は、請求項9において、共振回路のコンデンサは、増幅
素子が形成された半導体基板上に形成されるものであ
る。
は、請求項10において、基本波整合回路は、ローパス
フィルタで形成されるものである。
は、請求項10において、基本波整合回路は、ローパス
フィルタ及び共振回路で構成され、該共振回路は、偶数
次高調波又は奇数次高調波のいずれかの周波数で共振す
るものである。
は、請求項1から請求項17のいずれかにおいて、偶数
次高調波が第2次高調波であり、奇数時高調波が第3次
高調波である。
づいて、本発明を詳細に説明する。実施の形態1.図1
は、本発明の実施の形態1における高周波電力増幅器の
例を示した概略のブロック図であり、図2は、図1で示
した高周波電力増幅器の回路例を示した図である。な
お、図1及び図2では、GaAs電界効果トランジスタ
(以下、FETと呼ぶ)を用いた高周波電力増幅器を例
にして示している。
(以下、増幅器と呼ぶ)1は、FET2、入力整合回路
3及び出力整合回路4で構成され、出力整合回路4は、
第3次高調波(奇数次高調波)に対するインピーダンス
整合を行う3次高調波整合回路(奇数次高調波整合回
路)5、第2次高調波(偶数次高調波)に対するインピ
ーダンス整合を行う2次高調波整合回路(偶数次高調波
整合回路)6及び基本波に対するインピーダンス整合を
行う基本波整合回路7で構成されている。
3を介して外部から高周波信号が入力される信号入力端
子8に接続され、ドレインは3次高調波整合回路5に接
続され、ソースは接地されている。3次高調波整合回路
5は2次高調波整合回路6に、2次高調波整合回路6は
基本波整合回路7にそれぞれ接続され、更に基本波整合
回路7は、増幅された高周波信号を出力する信号出力端
子9に接続されている。
ス線路11、信号線路12及びコンデンサ13で形成さ
れており、2次高調波整合回路6は、信号線路14,1
5及びコンデンサ16で形成され、基本波整合回路7
は、信号線路17,18及びコンデンサ19,20で形
成されている。3次高調波整合回路5において、外部か
らドレインバイアス電圧が印加されるドレインバイアス
電源端子21とFET2のドレインとの間に、ドレイン
バイアス線路11及び信号線路12が直列に接続され、
該ドレインバイアス電源端子21と接地との間にコンデ
ンサ13が接続されている。
バイアス線路11と信号線路12との接続部と接地との
間には、信号線路14、信号線路15及びコンデンサ1
6が直列に接続されている。また、基本波整合回路7に
おいて、信号線路14と信号線路15との接続部と信号
出力端子9との間には、信号線路17及びコンデンサ1
9が直列に接続され、信号出力端子9と接地との間に
は、信号線路18及びコンデンサ20が直列に接続され
ている。
路3の回路例を示した図である。図3において、入力整
合回路3は、コンデンサ25〜27、信号線路28及び
抵抗29,30で形成されている。入力整合回路3にお
いて、信号入力端子8とFET2のゲートとの間には、
コンデンサ25及び信号線路28の直列回路が接続され
ており、コンデンサ25と信号線路28との接続部は、
コンデンサ26を介して接地されている。また、外部か
らゲートバイアス電圧が印加されるゲートバイアス電源
端子31と接地との間には、抵抗29及び抵抗30の直
列回路が接続されており、抵抗29と抵抗30との接続
部は、FET2のゲートに接続されると共にコンデンサ
27を介して接地されている。
回路5が第3次高調波に対してインピーダンスが十分に
小さい短絡負荷になるように、ドレインバイアス線路1
1及び信号線路12の各線路長の調整を行い、2次高調
波整合回路6が第2次高調波に対してインピーダンスが
十分に大きい開放負荷になるように、信号線路12,1
4,15の各線路長を調整する。
波形を示した図である。図4において、(a)はFET2
のドレイン電圧Vd及びドレイン電流Idの各波形を示し
た図であり、(b)は基本波の電圧波形を、(c)は第2次
高調波の電圧波形をそれぞれ示している。なお、(a)
において、実線で示した波形がドレイン電圧を、点線で
示した波形がドレイン電流をそれぞれ示している。ドレ
イン電流の波形は第3次高調波の影響を受けることで方
形波に近似し、ドレイン電圧の波形は第2次高調波の影
響を受けて図中Aの部分が平坦になり、電力ロスが小さ
くなっていることが分かる。このことから、増幅器1の
電力付加効率を向上させることができる。
ある場合において、FET2の出力端から出力整合回路
4側をみた場合の反射係数Γoutをポーラチャート上で
みた場合における、第2次高調波及び第3次高調波の位
相の変化に対する電力付加効率PAEのシミュレーショ
ン結果を示した図である。図5において、P1で示した
線の範囲内を高効率であるとすると、第2次高調波に対
するSパラメータのS11の位相が−90°〜130
゜、第3次高調波に対するSパラメータのS11の位相
が170°〜210゜の範囲で高効率となることが分か
る。このことから、マージンを考慮すると、第2次高調
波に対するSパラメータのS11の位相が−80°〜1
40゜、第3次高調波に対するSパラメータのS11の
位相が160°〜220゜の範囲で高効率とする。
12,14,15の各線路長を加算した総線路長を短く
するとSパラメータのS11の位相を大きくすることが
でき、第2次高調波に対するSパラメータのS11の位
相が、電力付加効率PAEにおいて高効率とする範囲の
値になるように信号線路12,14,15の各線路長の
調整を行う。
のS11の位相を、電力付加効率PAEにおいて高効率
とする範囲の値にするには、ドレインバイアス線路11
と信号線路12の各線路長を調整して実現する。例え
ば、シミュレーションを行った結果、ドレインバイアス
線路11と信号線路12の各線路長を加算した長さを1
mm短くすることにより、第3次高調波に対するS11
の位相が10°〜30°大きくなることが判明してい
る。なお、信号線路12の線路長を短くすると基本波の
多重反射によるロスを小さくすることができることか
ら、信号線路12の線路長はできるだけ短くするほうが
よい。
ある場合において、FET2の入力端から入力整合回路
3側をみた場合の反射係数Γin、及びFET2の出力端
から出力整合回路4側をみた場合の反射係数Γoutを変
えたときにおける電力付加効率PAEのシミュレーショ
ン結果を示した図である。入力整合回路3において、コ
ンデンサ26で接地に終端することによって、FET2
からみたSパラメータのS22は、スミスチャート上で
ほぼ180°付近にある。図6において、P2で示した
線の範囲内を高効率であるとすると、FET2からみて
入力整合回路3側の基本波に対するSパラメータのS2
2を、最大利得が得られるゲインマッチの位相(図6で
は180°)から−5°〜−65°、すなわち115°
〜175°の範囲で高効率となることが分かる。
号源側の基本波に対するSパラメータのS22を、最大
利得が得られるゲインマッチの位相(図6では180
°)から+5°〜−75°の範囲で高効率とする。ここ
で、信号線路28の長さを長くすることによってSパラ
メータのS22の位相を小さくすることができ、信号源
側の基本波に対するSパラメータのS22の位相が、電
力付加効率PAEにおいて高効率とする範囲の値になる
ように信号線路28の線路長の調整を行う。例えば、信
号線路28の線路長を約0mmから約3mmに大きくす
ると、S22の位相を約20°小さくすることができ
る。
に、3次高調波整合回路5、2次高調波整合回路6及び
基本波整合回路7を接続し、整合回路までの距離の大き
さに影響を受けやすい高次高調波からインピーダンス整
合を行うようにした。このことから、各整合回路以降
で、該各整合回路でインピーダンス整合を行う次数以上
の高調波を考慮する必要がなく、各整合回路の設計を容
易にすることができる。また、損失が大きくなりやすい
高次高調波の反射率を大きくとることができ、帯域内で
位相変化が大きくなりやすい高次高調波の位相変化を小
さくすることができる。
周波電力増幅器の他の例を示した概略のブロック図であ
り、図8は、図7で示した高周波電力増幅器の回路例を
示した図である。なお、図7及び図8では、図1及び図
2と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図1及び図2との相違点のみ説明す
る。
違点は、3次高調波整合回路5と2次高調波整合回路6
との間に、インダクタ51及びコンデンサ52で形成さ
れたローパスフィルタ41を設け、2次高調波整合回路
6と基本波整合回路7との間に、インダクタ53及びコ
ンデンサ54で形成されたローパスフィルタ42を設け
たことにあり、これらに伴って、出力整合回路4を出力
整合回路44とし、増幅器1を増幅器40としたことに
ある。
ET2、入力整合回路3及び出力整合回路44で構成さ
れ、出力整合回路44は、3次高調波整合回路5、2次
高調波整合回路6、基本波整合回路7及びローパスフィ
ルタ41,42で構成されている。3次高調波整合回路
5は、ローパスフィルタ41を介して2次高調波整合回
路6に、2次高調波整合回路6は、ローパスフィルタ4
2を介して基本波整合回路7にそれぞれ接続されてい
る。
イアス線路11及び信号線路12の接続部と接地との間
には、ローパスフィルタ41におけるインダクタ51及
びコンデンサ52の直列回路が接続され、インダクタ5
1とコンデンサ52との接続部は2次高調波整合回路6
の信号線路14に接続されている。また、2次高調波整
合回路6における信号線路14及び信号線路15の接続
部と接地との間には、ローパスフィルタ42におけるイ
ンダクタ53及びコンデンサ54の直列回路が接続さ
れ、インダクタ53とコンデンサ54との接続部は基本
波整合回路7の信号線路17に接続されている。
タ41は、3次以上の高調波を遮断するようにインダク
タ51及びコンデンサ52が設定されており、ローパス
フィルタ42は、第2次高調波を遮断するようにインダ
クタ53及びコンデンサ54が設定されている。このよ
うにすることによって、3次高調波整合回路5、2次高
調波整合回路6及び基本波整合回路7をそれぞれ設計す
る際、3次高調波整合回路5は第3次高調波のみを、2
次高調波整合回路6は第2次高調波のみを、基本波整合
回路7は基本波のみをそれぞれ考慮すればよく、各整合
回路の設計及び調整を容易にすることができる。
レインと信号出力端子9との間に、3次高調波整合回路
5、2次高調波整合回路6及び基本波整合回路7の順に
各回路が接続された場合を例にして説明したが、3次高
調波整合回路5と2次高調波整合回路6を入れ替えても
よく、この場合、FET2のドレインに2次高調波整合
回路6が接続され、該2次高調波整合回路6に3次高調
波整合回路5が、該3次高調波整合回路5に基本波整合
回路7が接続される。
る増幅器は、出力整合回路が、第2次高調波に対して開
放負荷となると共に第3次高調波に対して短絡負荷とな
るように、ドレインバイアス線路11及び信号線路1
2,14,15の各線路長を調整するようにした。更
に、入力整合回路3において、基本波に対するSパラメ
ータのS22の位相を最高の利得が得られる点から+5
°〜−75°の位置になるように各線路の線路長を調整
するようにした。これらのことから、電力ロスを小さく
することができ、効率を向上させることができる。
整合回路6との間にローパスフィルタ41を、2次高調
波整合回路と基本波整合回路7との間にローパスフィル
タ42をそれぞれ設けた。このことから、ローパスフィ
ルタ41を、3次以上の高調波を遮断するように設定
し、ローパスフィルタ42を、第2次高調波を遮断する
ように設定することにより、各整合回路の設計及び調整
を容易にすることができる。
態2における高周波電力増幅器の例を示した回路図であ
る。なお、図9においても、GaAsFETを用いた高周
波電力増幅器を例にして示している。なお、図9では、
図2と同じものは同じ符号で示しており、ここではその
説明を省略する。図9において、増幅器60は、FET
2及び出力整合回路61で構成され、出力整合回路61
は、第3次高調波(奇数次高調波)に対するインピーダ
ンス整合を行う3次高調波整合回路(奇数次高調波整合
回路)62、第2次高調波(偶数次高調波)に対するイ
ンピーダンス整合を行う2次高調波整合回路(偶数次高
調波整合回路)63、基本波に対するインピーダンス整
合を行う基本波整合回路64、ドレインバイアス線路6
5及びコンデンサ66で構成されている。
1及びインダクタ72で形成されている。インダクタ7
2は、コンデンサ71の寄生インダクタとコンデンサ7
1から接地までの寄生インダクタ等の各寄生インダクタ
で形成され、コンデンサ71及びインダクタ72は直列
に接続されて共振回路を形成している。2次高調波整合
回路63は、信号線路73、コンデンサ74及びインダ
クタ75で形成されている。インダクタ75は、コンデ
ンサ74の寄生インダクタやコンデンサ74から接地ま
での寄生インダクタ等の各寄生インダクタで形成され、
コンデンサ74及びインダクタ75は直列に接続されて
共振回路を形成している。
8に接続され、ドレインとドレインバイアス電源端子2
1との間に、ドレインバイアス線路65が接続され、該
ドレインバイアス電源端子21と接地との間にコンデン
サ66が接続されている。3次高調波整合回路62にお
いて、FET2のドレインと接地との間には、コンデン
サ71及びインダクタ72の直列回路が接続されてい
る。
FET2のドレインと接地との間には、信号線路73を
介してコンデンサ74及びインダクタ75の直列回路が
接続されている。信号線路73とコンデンサ74との接
続部は、基本波整合回路64を介して信号出力端子9に
接続されている。なお、信号線路73は、コンデンサ7
1とコンデンサ74との間の信号線路をなしている。
デンサ71及びインダクタンスL3のインダクタ72か
らなる共振回路の、第3次高調波に対するインピーダン
スZ3、及び容量C2のコンデンサ74及びインダクタン
スL2のインダクタ75からなる共振回路の、第2次高
調波に対するインピーダンスZ2は下記(1)式のよう
になる。 Zi=jωLi+1/(jωCi)=(1−ω2LiCi)/(jωCi)………(1) なお、上記(1)式において、iは高調波の次数を示し
i=2,3である。
71及びインダクタ72からなる共振回路の第3次高調
波に対する共振条件、及びコンデンサ74及びインダク
タ75からなる共振回路の第2次高調波に対する共振条
件をそれぞれ求める。基本波の周波数fが0.9GHz
の場合、インダクタンスL2及びL3をそれぞれ1.0n
Hと仮定すると、第3次高調波に対してはC3=3.5p
F、第2次高調波に対してはC2=8.0pFにすること
によって、(1−ω2LiCi)=0となり各共振回路は共
振する。
容量C3を付加し、該容量C3のコンデンサ71における
寄生インダクタ等からなるインダクタ72と第3次高調
波の周波数3fで共振するようにした。このことから、
FET2から出力整合回路61をみたときのインピーダ
ンスであるFET2の出力インピーダンスZLを第3次
高調波に対して十分に小さい短絡近傍の所望の値にする
ことができる。更に、ドレインバイアス線路65及び信
号線路73を、第2次高調波の周波数2fに対してFE
T2の出力インピーダンスZLが十分に大きい開放近傍
の所望の値になるような線路長にそれぞれ形成する。
で形成された共振回路、並びにコンデンサ74及びイン
ダクタ75で形成された共振回路において、ω=ωi±
ΔωのときのインピーダンスZLCは、下記(2)式のよ
うになる。 ZLC={1−(ωi±Δω)2LiCi}/{j(ωi±Δω)Ci} ≒−(±2Δω)/(jωiCi)……………………………(2) なお、上記(2)式において、iは高調波の次数を示し
i=2,3であり、Δω≪ωiである。
72で形成された共振回路における、第3次高調波に対
するインピーダンスZLCを示したスミスチャートであ
る。上記(2)式及び図10より、Ciが大きいほどωi
±Δωの帯域内でのインピーダンスZLCの変動が小さ
く、ωi±Δωの帯域におけるインピーダンスZLCが、
所望の狭いインピーダンスの範囲に入ることが分かる。
このことから、C3が大きいほど広い帯域で第3次高調
波に対するインピーダンスZLCを高効率領域に設定する
ことができる。
部品を使用した場合、一般にチップ部品はその大きさが
1005タイプのもので1mm×0.5mmと大きいた
め、0.3〜2.0nH程度の寄生インダクタンスを有す
ることから、Liとしては0.4〜2.0nHとなる。し
かし、コンデンサ71及びインダクタ72の共振回路に
おいて、第3次高調波に対してL3×C3=1/ω3であ
ることから、C3を大きくするためにはL3を小さくする
必要がある。
た概略図であり、図12は、図11におけるA−A’断
面を示した断面図である。なお、図11及び図12で
は、FET2と出力整合回路61を異なる基板上に形成
する場合を示している。図11及び図12において、F
ET2は、半導体装置81に形成されており、出力整合
回路61は多層基板で形成された整合基板82に形成さ
れ、半導体装置81及び整合基板82はワイヤ83で電
気的に接続されている。
おけるFET2のドレインに接続されたワイヤ83が接
続される接続部の近傍にコンデンサ71を実装し、コン
デンサ71の一方の電極とワイヤ83は接続される。コ
ンデンサ71とワイヤ83との接続部は、ドレインバイ
アス線路65及び信号線路73にそれぞれ接続されてい
る。なお、説明を分かりやすくするために、半導体装置
81と整合基板82とを接続するワイヤにおいて、ワイ
ヤ83以外は省略している。
近傍、例えば直下に形成されたバイアホール84を介し
て、整合基板82におけるコンデンサ71の実装面に対
して裏面に形成されたアース電極層85に接続され、該
アース電極層85は接地される。これに対して、コンデ
ンサ71の従来の実装例は、図13で示すようにコンデ
ンサ71とバイアホール84とを信号線路86で接続し
ていたため、信号線路86の寄生インダクタンスがイン
ダクタ72のインダクタンスL3に含まれることから、
インダクタンスL3を小さくすることができなかった。
うにコンデンサ71を実装することによって、コンデン
サ71を接地する際の信号線路を短くすることができ、
該信号線路による寄生インダクタンスを小さくすること
ができることから、インダクタ72のインダクタンスL
3を小さくすることができる。
半導体装置81と整合基板82に分けて形成された場
合、図9で示した増幅器60の回路図は図14のように
なる。図14において、図9との相違点は、FET2の
ドレインはワイヤ83を介してドレインバイアス線路6
5、コンデンサ71及び信号線路73にそれぞれ接続さ
れたことにある。
装例を示した概略図であり、図16は、図15における
B−B'−B”断面を示した断面図である。なお、図1
5及び図16では、図11及び図12と同じものは同じ
符号で示しており、ここではその説明を省略すると共
に、図11及び図12との相違点のみ説明する。また、
図15及び図16においても、FET2と出力整合回路
61を異なる基板上に形成する場合を例にして示してお
り、説明を分かりやすくするために、半導体装置81と
整合基板82とを接続するワイヤにおいて、ワイヤ83
以外は省略している。
2との相違点は、バイアホール84の代わりに整合基板
82の側面に形成した導電層(以下、側面メタライズと
呼ぶ)87を用いて、コンデンサ71の電極を接続した
配線パターン88をアース電極層85に接続したことに
ある。なお、コンデンサ71は、側面メタライズ87の
近傍に配置して配線パターン88による寄生インダクタ
ンスが無視できるほど小さい値になるようにする。この
ようにすることによって、整合基板82にバイアホール
を設けることができない場合においても、コンデンサ7
1を接地する際の信号線路を短くすることができ、該信
号線路による寄生インダクタンスを小さくすることがで
きることから、インダクタ72のインダクタンスL3を
小さくすることができる。
に形成するようにしてもよく、このようにした場合、図
14で示した増幅器60の回路図は図17のようにな
る。図17において、図14との相違点は、コンデンサ
71が半導体装置81内に設けられたことから、3次高
調波整合回路62が半導体装置81内に形成され、整合
基板82には、2次高調波整合回路63、基本波整合回
路64、ドレインバイアス線路65及びコンデンサ66
が設けられ、出力整合回路61にワイヤ83が含まれた
ことにある。
体装置の例を示す概略図であり、図19は、図18にお
けるC−C’断面を示した断面図である。なお、図18
及び図19では、図11及び図12と同じものは同じ符
号で示しており、ここではその説明を省略する。また、
図18及び図19においても、FET2と出力整合回路
61を異なる基板上に形成する場合を例にして示してお
り、説明を分かりやすくするために、半導体装置90と
整合基板82とを接続するワイヤにおいて、ワイヤ83
以外は省略している。
ゲート電極91、ソース電極92及びドレイン電極93
を有するFET2、及びMIM(Metal Insulator Meta
l)キャパシタをなすコンデンサ71が半導体基板94上
に形成されて半導体装置90を形成している。コンデン
サ71は、半導体基板94上に形成された絶縁膜95内
に形成された各電極96と、絶縁膜95上に形成された
電極97と、該各電極96及び電極97との間の絶縁膜
95とで形成され、MIMキャパシタをなしている。ま
た、該各電極96と電極97との間の絶縁膜95は、そ
れぞれコンデンサ71の誘電体をなしている。
を介して、半導体基板94におけるコンデンサ71が形
成された面に対する裏面に形成されたアース電極99に
接続され、該アース電極99は接地される。電極97
は、ワイヤ83によって整合基板82のドレインバイア
ス線路65及び信号線路73に接続されている。このよ
うに、チップ部品のコンデンサを使用するよりも小型化
することができるために、コンデンサ71の寄生インダ
クタンスを減少させることができ、コンデンサ71の容
量を大きくすることができ、より広帯域で増幅器の高効
率化を図ることができる。
90に1つのFETが形成されている場合を例にして説
明したが、半導体装置90に複数のFETを形成した場
合においても同様であり、図20は、半導体装置90に
複数のFETを形成した場合の例を示した概略図であ
り、図21は、図20におけるD−D’断面を示した断
面図である。なお、図20及び図21において、図18
及び図19と同じものは同じ符号で示しており、図20
及び図21の説明は、図18及び図19の説明と同様で
あるので省略する。また、図20及び図21では、FE
Tが2つの場合を例にして示しており、説明を分かりや
すくするために、半導体装置90と整合基板82とを接
続するワイヤにおいて、ワイヤ83以外は省略してい
る。
極93ごとに第3次高調波の周波数3fで共振する共振
回路を設けることにより、各ワイヤ83によるFETセ
ルごとの第3次高調波に対する出力インピーダンスZL
の位相のずれをなくすことができ、整合基板にまとめて
第3次高調波の周波数3fで共振する共振回路を設けた
場合と比較して、各FETセルごとの出力インピーダン
スZLにおける第3次高調波に対する位相が均一とな
り、各ワイヤ83による第3次高調波に対する損失分の
反射が大きくなる。このことから、3次高調波整合回路
62におけるインダクタ72の寄生インダクタンスを低
減することができ、コンデンサ71の大容量化による広
帯域化が可能となって、より高効率な増幅回路特性を得
ることができる。
は、コンデンサ71及びインダクタ72で形成された1
つの共振回路で構成されていたが、該共振回路を複数並
列に接続して3次高調波整合回路62を形成してもよ
い。このようにすることによって、例えばコンデンサ7
1及びインダクタ72からなる共振回路をn個並列に接
続して3次高調波整合回路62を形成した場合、1つの
共振回路で3次高調波整合回路62を形成したときのイ
ンダクタンスL3を1/nに、容量C3をn倍にすること
ができ、より広帯域で高効率化を行うことができる。
2次高調波における高効率領域は、図5で示したよう
に、第3次高調波の場合と比較して広帯域であることか
ら、インダクタ75のインダクタンスL2は、インダク
タ72のインダクタンスL3より大きくしても効率を悪
化させることはない。このため、L2×C2=1/(2π
×2f)2を満たした状態でインダクタンスL2を大きく
することにより、基本波に対するFET2の出力インピ
ーダンスZLを所望の値に設定しやすくすることができ
る。
4の回路例を示した図である。図22において、基本波
整合回路64は、インダクタンスLoutのインダクタ1
01及び容量Coutのコンデンサ102で形成されてお
り、インダクタ101及びコンデンサ102はローパス
フィルタを形成している。インダクタ101は、信号線
路73とコンデンサ74との接続部と信号出力端子9と
の間にインダクタ101が接続され、インダクタ101
と信号出力端子9との接続部と接地との間にコンデンサ
102が接続されている。
インピーダンスRが7Ωのときにおける2次高調波整合
回路63端までの回路を示した図である。図24は、図
22で示した基本波整合回路64を使用した場合におけ
る、図23で示した2次高調波整合回路63端、すなわ
ち信号線路73とコンデンサ74との接続部からFET
2をみた場合のインピーダンスZTを基本波に対して算
出した結果を示したスミスチャートである。図24で
は、C2が6pFのときと8pFのときの基本波に対す
るインピーダンスZTを算出した結果を示している。図
24において、ZT6は、C2が6pFのときの2次高調
波整合回路63端でのインピーダンスZTを、ZT8は、
C2が8pFのときの2次高調波整合回路63端でのイ
ンピーダンスZTを示している。
(スミスチャートの中心)に合わせるには、ZT6の場
合、インダクタ101をインダクタンスLout1にしてコ
ンデンサ102を容量Cout1にし、ZT8の場合、インダ
クタ101をインダクタンスLout2にしてコンデンサ1
02を容量Cout2にする。図24から分かるように、C
2が小さいほうがインダクタンスLoutが小さいことか
ら、コンデンサ74の容量C2を小さくするほどインダ
クタ101を形成する線路長を短くすることができ、整
合基板82上に占める基本波整合回路64の面積を小さ
くすることができる。
小さくした場合においても、第2次高調波における高効
率範囲が広いことから、効率を低下させることなく基本
波整合をとりやすいようにコンデンサ74の容量C2を
選択することができる。また、インダクタ75のインダ
クタンスL2をインダクタ71のインダクタンスL3より
も大きくすることにより、増幅器60の整合をとりやす
くすることができる。
示した回路図である。なお、図25では、図22と同じ
ものは同じ符号で示しており、ここではその説明を省略
すると共に図22との相違点のみ説明する。図25にお
ける図22との相違点は、図22の回路に信号線路11
1、コンデンサ112及びインダクタ113を追加した
ことにある。
ローパスフィルタを構成するインダクタ101及びコン
デンサ102、信号線路111、並びに共振回路を構成
するコンデンサ112及びインダクタ113で構成され
ている。インダクタ101とコンデンサ102との接続
部は、信号線路111を介して信号出力端子9に接続さ
れており、信号出力端子9と接地との間にコンデンサ1
12及びインダクタ113の直列回路が接続されてい
る。
64は、第2次高調波又は第3次高調波に対して共振す
るようにコンデンサ112及びインダクタ113を設定
して基本波に対する整合を行うことにより、共振周波数
に対して全反射することができる。このため、コンデン
サ71,74及びインダクタ72,75のばらつきによ
って完全に反射できなかった高調波を更に確実に反射す
ることができ、増幅器60の外部へ出る高調波のレベル
を下げることができる。
器は、出力整合回路61を少なくとも1つの共振回路で
構成された3次高調波整合回路62、信号線路73と共
振回路で構成された2次高調波整合回路63、ローパス
フィルタで構成された基本波整合回路64、ドレインバ
イアス線路65及びコンデンサ66で出力整合回路61
を構成した。このことから、FET2の出力インピーダ
ンスZLを第3次高調波に対して十分に小さい短絡近傍
の所望の値になるように、3次高調波整合回路62の共
振回路を第3次高調波の周波数3fで共振するように
し、FET2の出力インピーダンスZLを第2次高調波
に対して十分に大きい開放近傍の所望の値になるよう
に、ドレインバイアス線路65及び信号線路73の線路
長を調整すると共に2次高調波整合回路63の共振回路
を第2次高調波の周波数2fで共振するようにした。こ
れらのことから、電力ロスを小さくすることができると
共に効率を向上させることができる。
においては、奇数次高調波に対するインピーダンス整合
を行う奇数次高調波整合回路として、第3次高調波の場
合を例にして説明しており、偶数次高調波に対するイン
ピーダンス整合を行う偶数次高調波整合回路として、第
2次高調波の場合を例にして説明しているが、これは一
例であり、本発明はこれに限定するものではない。ま
た、実施の形態1及び実施の形態2において、FETを
使用した場合を例にして説明したが、本発明をこれに限
定するものではなく、FETの代わりにバイポーラトラ
ンジスタを用いてもよい。
力整合回路部が、奇数次高調波に対してインピーダンス
が十分に小さく、偶数次高調波に対してインピーダンス
が十分に大きくなるようにした。このことから、電力ロ
スを小さくすることができ、効率を向上させることがで
きる。
項1において、入力整合回路部を備え、該入力整合回路
部において、基本波に対するSパラメータのS22の位
相を最高の利得が得られる点から+5°〜−75°の位
置になるように各線路の線路長を設定した。このことか
ら、電力ロスを小さくすることができ、効率を向上させ
ることができる。
項1において、具体的には、出力整合回路部は、整合回
路までの距離の大きさに影響を受けやすい高次高調波か
ら順にインピーダンス整合を行うようにした。このこと
から、損失が大きくなりやすい高次高調波の反射率を大
きくとることができ、帯域内で位相変化が大きくなりや
すい高次高調波の位相変化を小さくすることができる。
項3において、具体的には、増幅素子の出力端から、イ
ンピーダンス整合を行う高調波の次数が大きい整合回路
を順に接続した。このことから、各整合回路以降で、該
各整合回路でインピーダンス整合を行う次数以上の高調
波を考慮する必要がなく、各整合回路の設計を容易にす
ることができる。また、損失が大きくなりやすい高次高
調波の反射率を大きくとることができ、帯域内で位相変
化が大きくなりやすい高次高調波の位相変化を小さくす
ることができる。
項4において、具体的には、奇数次高調波整合回路を、
奇数次高調波に対するSパラメータのS11の位相が1
60°〜220゜の範囲に入るように設定した。このこ
とから、電力ロスを小さくすることができ、効率を向上
させることができる。
項5において、具体的には、奇数次高調波整合回路にお
けるバイアス線路の線路長が、奇数次高調波に対するS
パラメータのS11の位相が所定の範囲内になるように
設定される。このことから、電力ロスを小さくすること
ができ、効率を向上させることができる。
項4において、出力整合回路部は、各整合回路間にロー
パスフィルタをそれぞれ備えた。このことから、奇数次
高調波整合回路、偶数次高調波整合回路及び基本波整合
回路をそれぞれ設計する際、各整合回路において、それ
ぞれインピーダンス整合を行う次数の高調波を超える次
数の高調波を考慮する必要がなく、各整合回路の設計及
び調整を容易にすることができる。
項4において、具体的には、奇数次高調波整合回路を、
奇数次高調波の周波数で共振する少なくとも1つの共振
回路で形成した。このことから、増幅素子から出力整合
回路部側をみたときの奇数次高調波に対するインピーダ
ンスをゼロ近傍の所望の値にすることができる。また、
複数の共振回路で奇数次高調波整合回路を形成すること
によって、広帯域で高効率化を行うことができる。
項8において、具体的には、共振回路のコンデンサを、
増幅素子の出力端近傍に設けるようにした。このことか
ら、奇数次高調波整合回路を形成する共振回路の寄生イ
ンダクタのインダクタンスを小さくすることができ、奇
数次高調波整合回路を形成する共振回路のコンデンサの
容量を大きくすることができる。このため、広帯域で高
効率化を行うことができる。
求項8において、具体的には、偶数次高調波整合回路
を、偶数次高調波の周波数で共振する少なくとも1つの
共振回路及び該共振回路と奇数次高調波整合回路とを接
続する信号線路で形成した。このことから、偶数次高調
波整合回路を構成する共振回路のコンデンサの容量を小
さくした場合においても、偶数次高調波に対する高効率
範囲が広いことから、効率を低下させることなく基本波
に対する増幅素子から出力整合回路部をみたときのイン
ピーダンスを所望の値に設定しやすいように該共振回路
のコンデンサの容量を選択することができる。
求項10において、具体的には、増幅素子から出力整合
回路部をみたときのインピーダンスが、偶数次高調波に
対して十分に大きい開放近傍の値になるように、出力整
合回路部のバイアス線路及び偶数次高調波整合回路の信
号線路の各線路長をそれぞれ設定した。このことから、
増幅素子から出力整合回路部側をみたときの偶数次高調
波に対するインピーダンスが十分に大きい開放近傍の所
望の値にすることができる。
求項10又は請求項11のいずれかにおいて、偶数次高
調波整合回路における寄生インダクタのインダクタンス
を、奇数次高調波整合回路における寄生インダクタのイ
ンダクタンスよりも大きくすることにより、出力整合回
路部における整合をとりやすくすることができる。
求項9において、具体的には、共振回路のコンデンサ
を、バイアホールのみを介して、整合基板における接地
されるアース電極層に接続した。このことから、該共振
回路のコンデンサを接地する際の信号線路を短くするこ
とができ、該信号線路による寄生インダクタンスを小さ
くすることができることから、共振回路をなす寄生イン
ダクタのインダクタンスを小さくすることができる。
求項9において、具体的には、共振回路のコンデンサ
を、整合基板の側面に形成された導電体のみを介して、
整合基板における接地されるアース電極層に接続した。
このことから、該共振回路のコンデンサを接地する際の
信号線路を短くすることができ、該信号線路による寄生
インダクタンスを小さくすることができることから、共
振回路をなす寄生インダクタのインダクタンスを小さく
することができる。
求項9において、具体的には、共振回路のコンデンサ
を、増幅素子が形成された半導体基板上に形成した。こ
のことから、チップ部品等のコンデンサを使用するより
も小型化することができるために、コンデンサの寄生イ
ンダクタンスを減少させることができ、共振回路のコン
デンサの容量を大きくすることができ、より広帯域で高
効率化を図ることができる。
求項10において、具体的には、基本波整合回路をロー
パスフィルタで形成した。このことから、共振回路のコ
ンデンサの容量を小さくするほど、該ローパスフィルタ
を構成するインダクタをなす信号線路の線路長を短くす
ることができ、基板上に占める基本波整合回路の面積を
小さくすることができる。
求項10において、具体的には、基本波整合回路をロー
パスフィルタ、及び偶数次高調波又は奇数次高調波のい
ずれかの周波数で共振する共振回路で構成した。このこ
とから、共振回路のコンデンサの容量を小さくするほ
ど、該ローパスフィルタを構成するインダクタをなす信
号線路の線路長を短くすることができ、基板上に占める
基本波整合回路の面積を小さくすることができると共
に、外部へ出力される高調波のレベルを下げることがで
きる。
求項1から請求項17のいずれかにおいて、具体的に
は、偶数次高調波が第2次高調波であり、奇数次高調波
が第3次高調波であり、第3次高調波に対してインピー
ダンスが十分に小さく、第2次高調波に対してインピー
ダンスが十分に大きくなるようにした。このことから、
電力ロスを小さくすることができ、効率を向上させるこ
とができる。
幅器の例を示した概略のブロック図である。
した図である。
例を示した図である。
た図である。
に対する電力付加効率PAEのシミュレーション結果を
示した図である。
たときの反射係数Γin、及びFET2の出力端から出力
整合回路4側をみたときの反射係数Γoutを変えたとき
の電力付加効率PAEのシミュレーション結果を示した
図である。
幅器の他の例を示した概略のブロック図である。
した図である。
幅器の例を示した回路図である。
で形成された共振回路における、第3次高調波に対する
インピーダンスZLCを示したスミスチャートである。
ある。
図である。
した図である。
増幅器の他の例を示した回路図である。
た概略図である。
た断面図である。
増幅器の他の例を示した回路図である。
装置の例を示した概略図である。
図である。
示した概略図である。
図である。
を示した図である。
ときにおける2次高調波整合回路63端までの回路を示
した図である。
からFET2をみた場合のインピーダンスZTを基本波
fに対して算出した結果を示したスミスチャートであ
る。
を示した回路図である。
図である。
流及びドレイン電圧の波形を示した図である。
合回路、 4,44,61 出力整合回路、 5,62
3次高調波整合回路、 6,63 2次高調波整合回
路、 7,64 基本波整合回路、 8 信号入力端
子、 9 信号出力端子、 11,65 ドレインバイ
アス線路、 12,14,15,73 信号線路、 2
1 ドレインバイアス電源端子、 41,42 ローパ
スフィルタ、 71,74,102,112 コンデン
サ、 72,75,101,113インダクタ、 8
1,90 半導体装置、 82 整合基板、 83 ワ
イヤ、 84 バイアホール、 87 側面メタライ
ズ、 95 絶縁膜、 96,97 電極。
Claims (18)
- 【請求項1】 高周波信号の増幅を行う高周波電力増幅
器において、 高周波信号の増幅を行う増幅素子と、 該増幅素子の出力端から出力された高周波信号に対する
インピーダンス整合を行う出力整合回路部と、を備え、 該出力整合回路部は、高周波信号における、基本波以外
の奇数次高調波に対してインピーダンスが十分に小さい
短絡負荷をなし、偶数次高調波に対してインピーダンス
が十分に大きい開放負荷をなすことを特徴とする高周波
電力増幅器。 - 【請求項2】 上記増幅素子の入力端に入力される高周
波信号に対してインピーダンス整合を行う入力整合回路
部を備え、該入力整合回路部は、増幅素子の入力端から
入力整合回路部側をみた場合の反射係数をポーラチャー
ト上でみたときにおける基本波の位相角が、最高利得が
得られる位相角から+5°〜−75°の範囲になるよう
に設定されることを特徴とする請求項1に記載の高周波
電力増幅器。 - 【請求項3】 上記出力整合回路部は、増幅素子で増幅
された高周波信号における高次数の高調波から順に、該
各高調波に対するインピーダンス整合を行うことを特徴
とする請求項1に記載の高周波電力増幅器。 - 【請求項4】 上記出力整合回路部は、 上記増幅素子で増幅された高周波信号における少なくと
も1つの奇数次高調波に対して短絡負荷をなす奇数次高
調波整合回路と、 高周波信号の少なくとも1つの偶数次高調波に対して開
放負荷をなす偶数次高調波整合回路と、 高周波信号の基本波に対してインピーダンス整合を行う
基本波整合回路と、を備え、 上記増幅素子の出力端から、インピーダンス整合を行う
高調波の次数が大きい整合回路が順に接続されることを
特徴とする請求項3に記載の高周波電力増幅器。 - 【請求項5】 上記奇数次高調波整合回路は、増幅素子
の出力端から出力整合回路部側をみた場合の反射係数を
ポーラチャート上でみたときにおける奇数次高調波の位
相角が、160°〜220°の範囲になるように設定さ
れることを特徴とする請求項4に記載の高周波電力増幅
器。 - 【請求項6】 上記奇数次高調波整合回路は、増幅素子
の出力端に外部からバイアス電圧を供給するバイアス線
路を有し、上記奇数次高調波の位相角が所定値になるよ
うに該バイアス線路の長さが設定されることを特徴とす
る請求項5に記載の高周波電力増幅器。 - 【請求項7】 上記出力整合回路部は、各整合回路間に
それぞれ設けられた各ローパスフィルタを更に備えるこ
とを特徴とする請求項4に記載の高周波電力増幅器。 - 【請求項8】 上記奇数次高調波整合回路は、奇数次高
調波の周波数で共振する、コンデンサ及び寄生インダク
タからなる少なくとも1つの共振回路で形成されること
を特徴とする請求項4に記載の高周波電力増幅器。 - 【請求項9】 上記共振回路のコンデンサは、増幅素子
の出力端近傍に設けられることを特徴とする請求項8に
記載の高周波電力増幅器。 - 【請求項10】 上記偶数次高調波整合回路は、偶数次
高調波の周波数で共振する、コンデンサ及び寄生インダ
クタからなる少なくとも1つの共振回路と、該共振回路
と上記奇数次高調波整合回路とを接続する信号線路とで
形成されることを特徴とする請求項8に記載の高周波電
力増幅器。 - 【請求項11】 上記出力整合回路部は、増幅素子の出
力端に外部からバイアス電圧を供給する線路であるバイ
アス線路を備え、上記偶数次高調波整合回路は、増幅素
子から出力整合回路部側へのインピーダンスである増幅
素子の出力インピーダンスが偶数次高調波に対して十分
に大きい開放近傍の値になるように、上記信号線路及び
バイアス線路の各線路長がそれぞれ設定されることを特
徴とする請求項10に記載の高周波電力増幅器。 - 【請求項12】 上記偶数次高調波整合回路における共
振回路の寄生インダクタは、上記奇数次高調波整合回路
における共振回路の寄生インダクタよりもインダクタン
スが大きいことを特徴とする請求項10又は請求項11
のいずれかに記載の高周波電力増幅器。 - 【請求項13】 上記増幅素子は半導体基板上に、上記
出力整合回路部は多層基板で形成された整合基板上にそ
れぞれ形成され、上記共振回路のコンデンサは、バイア
ホールのみを介して、整合基板における接地されるアー
ス電極層に接続されることを特徴とする請求項9に記載
の高周波電力増幅器。 - 【請求項14】 上記増幅素子は半導体基板上に、上記
出力整合回路部は多層基板で形成された整合基板上にそ
れぞれ形成され、上記共振回路のコンデンサは、整合基
板の側面に形成された導電体のみを介して、整合基板に
おける接地されるアース電極層に接続されることを特徴
とする請求項9に記載の高周波電力増幅器。 - 【請求項15】 上記共振回路のコンデンサは、増幅素
子が形成された半導体基板上に形成されることを特徴と
する請求項9に記載の高周波電力増幅器。 - 【請求項16】 上記基本波整合回路は、ローパスフィ
ルタで形成されることを特徴とする請求項10に記載の
高周波電力増幅器。 - 【請求項17】 上記基本波整合回路は、ローパスフィ
ルタ及び共振回路で構成され、該共振回路は、偶数次高
調波又は奇数次高調波のいずれかの周波数で共振するこ
とを特徴とする請求項10に記載の高周波電力増幅器。 - 【請求項18】 上記偶数次高調波は第2次高調波であ
り、上記奇数次高調波は第3次高調波であることを特徴
とする請求項1から請求項17のいずれかに記載の高周
波電力増幅器。
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