JP4494223B2 - 半導体装置 - Google Patents
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Description
また、本願第1、2の発明は、整合回路基板上における配線分断領域で分断された1つの配線領域内で、十分なショートを実現できるように、各構成の幅寸法を設定することができる。
また、本願第3の発明は、第2の配線の下層部分の第1の誘電体層が除去されている。このため、第2の配線における共振のQ値を高くすることができるので、低い2倍波インピーダンスを実現することが可能となる。
図1は、本実施の形態にかかる半導体装置の平面図である。
図4は、本実施の形態にかかる半導体装置の平面図である。
図7は、本実施の形態にかかる半導体装置の平面図である。尚、本実施の形態において、第1の基板分割切込とは、本発明における配線分断領域であり、第2の基板分割切込とは、本発明における他の配線分断領域である。
図8は、本実施の形態にかかる半導体装置の平面図である。
図9は、本実施の形態にかかる半導体装置の平面図である。また、図10は、図9の整合回路基板43のA−A´線に沿う断面図である。さらに、図11は、図9の整合回路基板43の中間層の平面図である。
図12は、本実施の形態にかかる半導体装置の平面図である。また、図13は、図12の整合回路基板63のB−B´線に沿う断面図である。さらに、図14は、図13の整合回路基板63の中間層の平面図である。
図15は、本実施の形態にかかる半導体装置の平面図である。また、図16は、図15の整合回路基板83のC−C´線に沿う断面図である。さらに、図17は、図15の整合回路基板83を裏面から見た平面図である。
図18は、本実施の形態にかかる半導体装置の平面図である。
図19は、本実施の形態にかかる半導体装置の平面図である。また、図20は、図19の整合回路基板の中間層の平面図である。
2,4,12,14,22,24,32,34,42,44,47,62,64,67,82,84,87,92,94,102,104,112,122,124 配線
3,13,23,33,43,63,83,93,103,123 整合回路基板
5,15,25,35,45,65,85,95,105,125 外部整合回路基板
7,17,39,51,71,91,98,110,127 基板分割切込
10,20,28,30,40,52,73,92,99,114,128 抵抗
27 第1の基板分割切込
29 第2の基板分割切込
38,108 MIMキャパシタ
46,66,86,109,113 ビアホール
48a,68a,111a 第1の誘電体層
48b,68b,111b 第2の誘電体層
49,69,88 高調波共振部
50,72,89 接地電極
100 ドレイン端
126 FET単位
Claims (15)
- トランジスタと、
前記トランジスタに電気的に接続する整合回路基板と、
前記整合回路基板の表面に形成された配線を分断する配線分断領域とを備えた半導体装置であって、
前記配線分断領域によって分断された少なくとも1つの配線領域に、前記配線が平面で見てコの字状に形成されていない領域を少なくとも1つ有し、該領域によって三方が囲まれた前記配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法にし、
前記配線の前記コの字状に形成されていない前記領域によって囲まれた部分の幅方向の寸法が、該部分を有する前記配線分断領域によって分断された前記整合回路基板の一部の幅方向の寸法の、1/5以上の値とされたことを特徴とする半導体装置。 - 前記長さ方向の寸法が、n倍高調波に対して1/(4n)波長(nは整数)に実質的に等しい請求項1に記載の半導体装置。
- 前記コの字状の領域の両末端部が前記トランジスタに近い側に配置されている請求項1または2に記載の半導体装置。
- 前記コの字状の領域の折曲部に、前記配線を分断する他の配線分断領域がさらに接続している請求項1〜3に記載の半導体装置。
- 前記コの字状の領域によって三方が囲まれた前記配線のオープン端付近に一端が接続する容量を有し、該容量の他端が接地されている請求項1〜3に記載の半導体装置。
- 前記配線分断領域によって分断された少なくとも1つの配線領域に前記コの字状の領域が2つあり、
これらの2つのコの字状の領域は、H字状となるよう反対向きに接続されていて、
1のコの字状の領域の両末端部が前記トランジスタに近い側に配置されており、他のコの字状の領域の両末端部が前記トランジスタとは反対の側に配置されている請求項1または2に記載の半導体装置。 - トランジスタと、
前記トランジスタに電気的に接続する整合回路基板と、
前記整合回路基板の表面に形成された配線を分断する配線分断領域とを備えた半導体装置であって、
前記配線分断領域によって分断された少なくとも1つの配線領域に、前記配線が平面で見てL字状に形成されていない領域を少なくとも1つ有し、
前記L字状の領域と前記整合基板の端部または前記L字状の領域と前記配線分断領域によって三方が囲まれた部分にある前記配線の長さ方向の寸法を高調波のインピーダンスがショートとなる寸法にし、
前記配線分断領域によって分断された前記整合回路基板の一部の幅方向の寸法を第1の幅寸法とし、前記L字状の前記領域と前記配線分断領域によって分断された前記整合回路基板の前記一部の端部によって囲まれた部分の幅方向の寸法を第2の幅寸法としたときに、前記第1の幅寸法の1/38以上の値となるように前記第2の幅寸法を設定したことを特徴とする半導体装置。 - 前記長さ方向の寸法が、n倍高調波に対して1/(4n)波長(nは整数)に実質的に等しい請求項7に記載の半導体装置。
- 前記L字状の領域の一端が前記トランジスタに近い側に位置している請求項7または8に記載の半導体装置。
- 前記L字状の領域と前記整合基板の端部または前記L字状の領域と前記配線分断領域によって三方が囲まれた部分にある前記配線のオープン端付近に一端が接続する容量を有し、該容量の他端が接地されている請求項7〜9記載の半導体装置。
- トランジスタと、
前記トランジスタに電気的に接続する整合回路基板と、
前記整合回路基板の表面に形成された第1の配線を分断する配線分断領域とを備えた半導体装置であって、
前記整合回路基板は、裏面に接地電極が設けられた第1の誘電体層と、
前記第1の誘電体層の上に形成され且つ表面に前記第1の配線が設けられた第2の誘電体層とを有し、
前記第2の誘電体層にはビアホールが設けられていて、前記第1の配線は、前記第1の誘電体層の表面に設けられた第2の配線と前記ビアホールを介して電気的に接続し、
前記第1の配線から前記接地電極までの線路長を高調波のインピーダンスがショートとなる寸法にし、
前記第2の配線の下層部分の前記第1の誘電体層が除去されていることを特徴とする半導体装置。 - 前記ビアホールが前記トランジスタに近い側に配置されている請求項11に記載の半導体装置。
- トランジスタと、
前記トランジスタに電気的に接続する整合回路基板と、
前記整合回路基板の表面に形成された配線である基板表面配線を分断する配線分断領域とを備えた半導体装置であって、
前記整合回路基板は、裏面に配線と接地電極とが設けられた誘電体層を有し、
前記誘電体層の前記配線は、前記誘電体層に設けられたビアホールを介して前記基板表面配線と電気的に接続し、
前記基板表面配線から前記接地電極までの線路長を高調波のインピーダンスがショートとなる寸法にしたことを特徴とする半導体装置。 - 前記誘電体層の前記配線が誘電体で被覆されている請求項13に記載の半導体装置。
- 前記誘電体層の前記配線の部分に段差が設けられている請求項13に記載の半導体装置。
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