JP5240155B2 - 実装回路基板 - Google Patents

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Description

この発明は、実装回路基板に関し、特に高周波半導体装置が実装される実装回路基板に関する。
従来、例えば、下記の特許文献に開示されているように、高周波分野における各種の技術が知られている。高周波分野では、半導体装置の動作周波数がその電気的特性に大きな影響を及ぼすことに起因して、種々の弊害が生ずることがある。そのような問題に対処するために、下記列挙した各文献も含めた各種の技術が検討されてきた。例えば特許文献1には、半導体素子のパッケージ形状に関する技術が、特許文献2には、半導体チップの実装方法にかかる技術が、特許文献3には、高周波回路における整合回路に関する技術が、それぞれ開示されている。
特開平8−139107号公報 特開平6−61365号公報 特開平1−273404号公報
高周波半導体装置が実際に製品に使用される際には、通常、実装回路基板上への実装が行われる。実装回路基板の構成は、多くの場合、実装されるべき半導体装置の仕様に応じてその具体的構成(例えば配線のパターニング)が決定される。
動作周波数の増大に応じて、高周波半導体装置の電力利得が低下するという問題がある。この点に関し、本願発明者は、実装回路基板の構成に、高周波特性の改善を行う上でいまだ改善の余地が残されていることを見出した。
この発明は、上記のような課題を解決するためになされたもので、高周波半導体装置用の実装基板回路であって、電力利得特性を改善することができる構成を備えた実装回路基板を提供することを目的とする。
第1の発明は、上記の目的を達成するため、実装回路基板であって、
表面を備え、高周波半導体装置が実装される実装領域を前記表面に有する基板本体と、
前記基板本体の前記実装領域内に接続部を有し、かつ、該接続部において前記高周波半導体装置のゲート電極と電気的に接続するゲート用配線と、
前記基板本体の前記実装領域内に設けられかつ前記ゲート用配線の前記接続部の端から所定距離だけ離れて位置する接続部を有し、かつ、該接続部において前記高周波半導体装置のドレイン電極と電気的に接続するドレイン用配線と、
を備え、
前記ゲート用配線の前記接続部と前記ドレイン用配線の前記接続部との間における電気容量が、前記高周波半導体装置の内部のLC成分と前記電気容量との間の共振によって前記高周波半導体装置の電力利得の周波数特性が該高周波半導体装置の使用周波数帯域内において隆起する程度に、大きな値を有し、
前記ゲート用配線と前記ドレイン用配線の少なくとも一方は、前記ゲート用配線と前記ドレイン用配線とが対向する部分に幅広部を備えることを特徴とする。
本発明によれば、実装回路基板の構成を工夫したことによって、高周波半導体装置の内部のLC成分とゲート用配線とドレイン用配線の電気容量との間の共振を利用した電力利得改善効果を享受することができる。
本発明の実施の形態1にかかる実装回路基板およびこれに実装された半導体装置を示す斜視図である。 本発明の実施の形態1にかかる実装回路基板の構成を示す平面図である。 本発明の実施の形態の実装回路基板が奏する効果を説明するための図である。 本発明の実施の形態2にかかる実装回路基板の構成を示す平面図である。 本発明の実施の形態3にかかる実装回路基板の構成を示す平面図である。 本発明の実施の形態4にかかる実装回路基板の構成を示す平面図である。 本発明の実施の形態5にかかる実装回路基板の構成を示す断面図である。 本発明の実施の形態に対する比較例の構成を示す図である。 本発明の実施の形態に対する比較例の構成を示す図である。
実施の形態1.
図1は、本発明の実施の形態1にかかる実装回路基板10およびこれに実装された半導体装置30を示す斜視図である。半導体装置30は、電界効果トランジスタ(Field Effect Transistor:FET)をその内部に含む半導体パッケージとして構成された装置であり、高周波帯で使用される高周波半導体装置である。実装回路基板10は、半導体装置30が実装される高周波半導体用の実装回路基板である。実装回路基板10は、ゲート用配線12、ドレイン用配線14およびソース用配線16を備えている。これらの配線は、半導体装置30のゲート電極20、ソース電極22、23、ドレイン電極24とそれぞれ接続する。半導体装置30のゲート電極を入力電極、ドレイン電極を出力電極とした場合には、ゲート用配線12は入力配線、ドレイン用配線14は出力配線となる。
図2は、本発明の実施の形態1にかかる実装回路基板10の表面の構成を、半導体装置30を透視して示す平面図である。図2における破線32は、半導体装置30が載置される領域を模式的に示す。以下、この破線32の内部の領域を、便宜上、「実装領域32」とも称す。また、実装領域32の内部には、便宜上、半導体装置30を透視して、半導体装置30のゲート電極20、ソース電極22、23およびドレイン電極24が図示されている。
以下、実施の形態1の実装回路基板10が有する特徴的構成の説明と、その構成により奏する効果について説明する。以下の説明は、図1乃至3とともに、便宜上、図8および図9に示す比較例210の構成も参照しつつ行う。図8,9に示す比較例210の構成は、ゲート用配線212、ソース用配線216、ドレイン用配線214を備えている。比較例210は、それらの配線を備えている点では実装回路基板10と共通しているものの、ゲート用配線212の端部とドレイン用配線214の端部の距離が実装回路基板10に比して大きい。なお、図9は、図8の構成を紙面を横断する線に沿って切断した断面図にあたる。ただし、半導体装置30のソース電極20などは便宜上図示を省略している。図9において符号160を付した部位は空洞となっており、空気が存在している。
図3は、実装回路基板10が奏する効果を説明するための図である。図3は、電力利得S21[dB]の周波数特性(RF特性)を示す。図3には、実施の形態と比較例(図8,9の構成)の特性がそれぞれ示されている。図3に示すように、比較例210では、動作周波数が高くなるほど電力利得S21が徐々に減少する。一方、実施の形態1にかかる実装回路基板10では、高周波域において電力利得S21が盛り上がり、高周波帯域の電力利得特性が改善している。
本願発明者によれば、この特性改善が基板側の電気容量を増加させることによる高周波数域での利得向上効果であることが確認されている。そこで、本願発明者は、この高周波域での電力利得の盛り上り(隆起)を利用することにより、特性改善効果を得ることができる点に着目した。
この電力利得の盛り上がりは、半導体装置30の内部のLC成分と、実装回路基板10における配線の容量成分との共振に起因するものである。ここでいう「基板側の電気容量」とは、実装回路基板10の側における配線が有する容量成分を指している。本願発明者が実験的に得た知見では、ゲート用配線−ソース用配線間やドレイン用配線−ソース用配線間の電気容量によっても影響を受けると考えられるものの、電力利得の盛り上がり現象に関してはゲート用配線−ドレイン用配線の電気容量が支配的であった。また、ここでいう「半導体装置のLC成分」とは、半導体装置30の内部構成(具体的には、例えば、トランジスタ、ワイヤやリード等)が持つインダクタンス成分と容量成分を指している。このLC成分は、高周波帯で半導体デバイスが使用される状況下では、不可避的に発生する。半導体装置30のLC成分に応じて、実装回路基板10における基板側の電気容量を制御することにより、上記の電力利得の盛り上がり(隆起)を所望帯域に意図的に発生させることができる。その結果、所望の電力利得改善効果を得ることができる。しかも、この手法によれば、半導体装置30側の半導体デバイス構造やパッケージ構造を変更しなくとも、実装回路基板10の構成を変更することによって、特性を改善することが可能である。
既述したとおり、「基板側の電気容量」には、実装回路基板10のゲート用配線12およびドレイン用配線14の間の電気容量が支配的な影響を与える。したがって、ゲート用配線12およびドレイン用配線14の構成を変更することにより、電力利得改善効果を奏する程度の容量値に、基板側の電気容量を最適化することができる。
実施の形態1では、図1に示すように、ゲート用配線12およびドレイン用配線14の距離が近接するようにそれらを伸張することによって、ゲート用配線12とドレイン用配線14の間の電気容量を増加させることとした。従来の実装回路基板では、比較例210に示すように、ゲート配線およびドレイン配線が半導体装置の電極直下にて終端している。これに対し、実施の形態1では、半導体装置30の電極とゲート用配線12やドレイン用配線14とが接触する部分(図1のゲート電極20およびドレイン電極24の位置)よりも、さらに、ゲート用配線12やドレイン用配線14を延長させている。
特に、図2のようにゲート用配線とドレイン用配線を結ぶ仮想線を挟んで2つのソース用配線が対向して設けられた本実施形態の構成においては、ゲート用配線とドレイン用配線の間の距離が、向かい合う2つのソース用配線の距離に比して小さい構成になる。
なお、上述した実施の形態1においては、実装領域32が、本発明における「実装領域」に、ゲート用配線12が、本発明における「ゲート用配線」に、ドレイン用配線14が、本発明における「ドレイン用配線」に、それぞれ相当している。
なお、実施の形態1では、実装領域32内に4つの配線が設けられる構成の実装回路基板を前提とした。しかしながら、本発明はこれに限られるものではない。実装回路基板側の配線の数や位置は、必ずしも、図2に示したような対称配置でなくとも良い。また、それぞれの配線の太さや形状も、必ずしも図2に示したように画一的なものでなくともよい。
実施の形態2.
実施の形態1では、ゲート用配線12およびドレイン用配線14の距離が近接するように伸張することによって、ゲート用配線12およびドレイン用配線14の間の電気容量を増加させることとした。一方、ゲート用配線12およびドレイン用配線14の間の電気容量は、それらの電極間の距離縮小のみならず、電極対向面積を増加することによっても、増大することができる。そこで、実施の形態2では、実施の形態1の構成においてゲート用配線12およびドレイン用配線14の間の電極対向面積を増加することにより、更なる電力利得改善効果を得ることとした。
ここでいう「電極対向面積」とは、電気容量C=ε・S/dと考えた場合の面積Sに相当し、ゲート用配線とドレイン用配線とで対向する部位の面積(簡単に言えば両配線の側面の面積)を意味する。なお、上記の式において、厳密には実装回路基板10の基板本体の誘電率の影響は大きいが、配線は基板上に乗っており配線間は空気である。よって、簡単のため、誘電率εを空気の誘電率としても良い。また、実施の形態2の構成は、ゲート用配線とドレイン用配線の構成を除き、実施の形態1の構成と同様とする。
図4は、本発明の実施の形態2にかかる実装回路基板50の構成を示す平面図である。図4に示すように、実施の形態2では、ゲート用配線52が幅広部53を備えており、ドレイン用配線54が幅広部55を備えている。これにより、電極対向面積が増加し、ゲート用配線12およびドレイン用配線14の間の電気容量を増加させることができる。
なお、実施の形態2では幅広部53、55を矩形形状にしたが、本発明はこれに限られない。端に向かって段階的、連続的に幅が広くなるような形状にしてもよい。
実施の形態3.
図5は、本発明の実施の形態3にかかる実装回路基板70の構成を示す平面図である。実施の形態3にかかる実装回路基板70は、実施の形態2とは異なる手法によって、対向電極面積が確保されている。図5に示すように、実施の形態3では、ゲート用配線72とドレイン用配線74が、いわば鉤型の形状となっている。このようにすることで、ゲート用配線72の側面とドレイン用配線74の側面とが向かい合う領域を増大させることができる。なお、図5の構成は、ゲート用配線72とドレイン用配線74が、それぞれ凸部と凹部を備えた構成ともいえる。
実施の形態4.
図6は、本発明の実施の形態4にかかる実装回路基板110の構成を示す平面図である。実施の形態4にかかる実装回路基板110は、実施の形態2、3とは異なる手法によって、対向電極面積が確保されている。図6に示すように、実施の形態4では、ゲート用配線112とドレイン用配線114が、それぞれ、クシ部113とクシ部115を備えている。このように、実施の形態3では、ゲート用配線112とドレイン用配線114が、クシの歯が噛み合う形状、いわばインターデジタル構造となっている。このようにすることで、ゲート用配線112の側面とドレイン用配線114の側面とが向かい合う領域を増大させることができる。
なお、実施の形態4の構成は、クシ部113およびクシ部115がそれぞれ2本ずつ凸部を有し、それらが互いに噛み合うという構成である。しかしながら、本発明はこれに限られるものではなく、より多数の凹凸が噛み合う構造としてもよい。なお、本発明にかかるクシ部の形状は、本実施形態のように矩形状の凹凸が噛み合う形状に限られず、例えば三角形の山谷が噛み合う形状でもよく、あるいは曲線を含む形状が噛み合う形状も含まれるものとする。こういった形状でも、ゲート用配線112の側面とドレイン用配線114の側面とが向かい合う領域を増大させることができる。
実施の形態5.
図7は、本発明の実施の形態5にかかる実装回路基板150の構成を示す断面図である。図7は、図2〜図6の平面図において紙面を横断する切断線によって実装回路基板を切断した場合の、断面に相当している。なお、半導体装置30のソース電極20などは便宜上図示を省略している。
実施の形態5にかかる実装回路基板150は、実施の形態2乃至4とは異なる手法によって、対向電極面積が確保されている。図7に示すように、実施の形態5では、ゲート用配線152の下方にドレイン用配線154が伸びるように、ドレイン用配線154を基板内で延在させる。このようにすることでゲート用配線152とドレイン用配線154とを基板厚み方向に立体的に近づけることができるため、ゲート用配線152とドレイン用配線154の電極対向面積を増大させることができる。なお、符号160を付した部位は空洞となっており、空気が存在している。なお、実施の形態5では、実装回路基板150の基板本体の材料を挟んで、ゲート用配線152とドレイン用配線154が向かい合っている。したがって、実施の形態5の構成では、電気容量の式C=ε・S/dにおけるεが、実装回路基板150の基板本体の材料(基材)の誘電率である。
特に、実施の形態5では、実装回路基板150本体を平面視した場合(図7において紙面上側から見下ろした場合)に、ゲート用配線152とドレイン用配線154が立体的に重なる程度に、ドレイン用配線154が基板本体の内部を延在している。
なお、実施の形態5の構成は、実施の形態1乃至4の各構成と組み合わせて用いても良い。
10、50、70、110、150 実装回路基板
12、52、72、112、152 ゲート用配線
14、54、74、114、154 ドレイン用配線
16、17 ソース用配線
20 ゲート電極
22 ソース電極
24 ドレイン電極
30 半導体装置
32 実装領域
52 ゲート用配線
53、55 幅広部
160 空気
210 比較例
212 ゲート用配線
214 ドレイン用配線
216 ソース用配線

Claims (6)

  1. 表面を備え、高周波半導体装置が実装される実装領域を前記表面に有する基板本体と、
    前記基板本体の前記実装領域内に接続部を有し、かつ、該接続部において前記高周波半導体装置のゲート電極と電気的に接続するゲート用配線と、
    前記基板本体の前記実装領域内に設けられかつ前記ゲート用配線の前記接続部の端から所定距離だけ離れて位置する接続部を有し、かつ、該接続部において前記高周波半導体装置のドレイン電極と電気的に接続するドレイン用配線と、
    を備え、
    前記ゲート用配線の前記接続部と前記ドレイン用配線の前記接続部との間における電気容量が、前記高周波半導体装置の内部のLC成分と前記電気容量との間の共振によって前記高周波半導体装置の電力利得の周波数特性が該高周波半導体装置の使用周波数帯域内において隆起する程度に、大きな値を有し、
    前記ゲート用配線と前記ドレイン用配線の少なくとも一方は、前記ゲート用配線と前記ドレイン用配線とが対向する部分に幅広部を備えることを特徴とする実装回路基板。
  2. 前記基板本体の前記実装領域内に接続部を有し、かつ、該接続部において前記高周波半導体装置のソース電極と電気的に接続する第1のソース用配線と、
    前記基板本体の前記実装領域内に設けられ前記ゲート用配線の前記接続部と前記ドレイン用配線の前記接続部の間を結ぶ仮想線を挟んで前記第1のソース用配線の前記接続部と対向する位置に設けられた接続部を有し、かつ、該接続部において前記高周波半導体装置のソース電極と電気的に接続する第2のソース用配線と、をさらに備え、
    前記ゲート用配線の前記接続部の端と前記ドレイン用配線の前記接続部の端との間の距離が、前記第1のソース用配線と前記第2のソース用配線との間の距離に比して小さいことを特徴とする請求項1記載の実装回路基板
  3. 記ゲート用配線と前記ドレイン用配線のうち一方が、前記ゲート用配線の前記接続部と前記ドレイン用配線の前記接続部とが対向する部分に凸部を備え、
    前記ゲート用配線と前記ドレイン用配線のうち他方が、前記ゲート用配線の前記接続部と前記ドレイン用配線の前記接続部とが対向する部分に前記凸部に対応する形状の凹部を備えたことを特徴とする請求項1または2に記載の実装回路基板。
  4. 前記ゲート用配線と前記ドレイン用配線が、前記ゲート用配線の前記接続部と前記ドレイン用配線の前記接続部とが対向する部分に、互いに噛み合うように設けられたクシ部、または、互いに噛み合うように設けられた鉤型部を備えることを特徴とする請求項に記載の実装回路基板。
  5. 表面を備え、高周波半導体装置が実装される実装領域を前記表面に有する基板本体と、
    前記基板本体の前記実装領域内に接続部を有し、かつ、該接続部において前記高周波半導体装置のゲート電極と電気的に接続するゲート用配線と、
    前記基板本体の前記実装領域内に設けられかつ前記ゲート用配線の前記接続部の端から所定距離だけ離れて位置する接続部を有し、かつ、該接続部において前記高周波半導体装置のドレイン電極と電気的に接続するドレイン用配線と、
    を備え、
    前記ゲート用配線の前記接続部と前記ドレイン用配線の前記接続部との間における電気容量が、前記高周波半導体装置の内部のLC成分と前記電気容量との間の共振によって前記高周波半導体装置の電力利得の周波数特性が該高周波半導体装置の使用周波数帯域内において隆起する程度に、大きな値を有し、
    前記ゲート用配線と前記ドレイン用配線のうち一方が、前記基板本体の内部に備えられ前記ゲート用配線と前記ドレイン用配線のうち前記一方の前記接続部と接続し該基板本体の内部を前記ゲート用配線と前記ドレイン用配線の他方の側へと延びる内部配線部を備えることを特徴とする実装回路基板。
  6. 前記基板本体を平面視した場合に前記ゲート用配線と前記ドレイン用配線のうち前記他方の前記接続部と前記内部配線部とが立体的に重なる程度に、前記内部配線が前記他方の側に前記基板本体の内部を延在することを特徴とする請求項に記載の実装回路基板。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278769B2 (en) * 2009-07-02 2012-10-02 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Compound semiconductor device and connectors
SE539800C2 (en) * 2015-05-26 2017-12-05 Stora Enso Oyj Method and arrangement for producing electrically conductive patterns on substrates
CN110662929A (zh) * 2017-03-16 2020-01-07 Wts有限公司 用于制冷和流体加热设备的太阳能加热

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01216608A (ja) * 1988-02-24 1989-08-30 Mitsubishi Electric Corp 半導体装置用パッケージ
JPH01273404A (ja) 1988-04-26 1989-11-01 Mitsubishi Electric Corp 高周波半導体デバイス
JPH04288860A (ja) 1991-03-18 1992-10-13 Fujitsu Ltd 高周波トランジスタ及びその実装方法
JPH05166960A (ja) 1991-12-18 1993-07-02 Hitachi Ltd 半導体装置の実装構造
JPH05218231A (ja) 1992-02-04 1993-08-27 Hitachi Ltd 半導体装置
JPH0661365A (ja) * 1992-08-11 1994-03-04 Hitachi Ltd 半導体装置およびその製造方法
JPH0669245A (ja) 1992-08-12 1994-03-11 Hitachi Ltd 半導体装置
JP2638514B2 (ja) * 1994-11-11 1997-08-06 日本電気株式会社 半導体パッケージ
US6049126A (en) * 1995-12-14 2000-04-11 Nec Corporation Semiconductor package and amplifier employing the same
SE517852C2 (sv) * 1999-12-15 2002-07-23 Ericsson Telefon Ab L M Effekttransistormodul, effektförstärkare samt förfarande vid framställning därav
JP2001274285A (ja) 2000-03-28 2001-10-05 Hitachi Kokusai Electric Inc リード端子
JP2001284490A (ja) 2000-03-30 2001-10-12 Hitachi Kokusai Electric Inc 高周波接地構造
JP3622732B2 (ja) * 2002-02-27 2005-02-23 株式会社村田製作所 電界効果トランジスタ素子
JP2004079680A (ja) * 2002-08-13 2004-03-11 Renesas Technology Corp 半導体装置
US7087977B2 (en) * 2002-09-27 2006-08-08 Renesas Technology Corp. Semiconductor device including multiple wiring layers and circuits operating in different frequency bands
US6900537B2 (en) * 2002-10-31 2005-05-31 International Rectifier Corporation High power silicon carbide and silicon semiconductor device package
JP2009081177A (ja) * 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
JP5407667B2 (ja) * 2008-11-05 2014-02-05 株式会社村田製作所 半導体装置

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