JP5813781B2 - 半導体装置および電子機器 - Google Patents

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Description

本発明は、ノーマリオン型のスイッチング能動素子を含む半導体装置およびその半導体装置を備える電子機器に関する。
家電等の省消費電力化に対応して、パワーデバイスやパワーモジュールなどの半導体装置の低損失化が重要視されている。このような状況において、さらなる低損失化を図ることを目的として、ワイドバンドギャップ半導体を使ったパワーデバイスなどの半導体装置の開発が進められている。
特に、ＧａＮ（窒化ガリウム）系のIII族窒化物半導体を材料とした電界効果トランジスタ（ＦＥＴ）は、低オン抵抗が期待される利点から、様々な半導体装置の開発が進められている。窒化ガリウム系の電界効果トランジスタとしては、ＧａＮとＡｌＧａＮ（窒化アルミニウムガリウム）とのヘテロ構造を利用したＡｌＧａＮ／ＧａＮ ＨＦＥＴ（Heterojunction FET）が知られている。このＡｌＧａＮ／ＧａＮ ＨＦＥＴは、低オン抵抗、高速動作、高耐圧、高耐熱性といった特長を有していることから、注目されている。
しかしながら、上記のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、通常、ノーマリオン型の電界効果トランジスタであるため、ゲート電圧が０Ｖの時にオン状態であり、オフ状態とするにはゲートに負電圧を印加しなければならない。パワーデバイスでは、大電流を扱うために、ゼロバイアス時に電流を遮断するノーマリオフ型であることが求められる。したがって、ＡｌＧａＮ／ＧａＮ ＨＦＥＴのようなノーマリオン型の電界効果トランジスタは、そのままではパワーデバイスとして使用できないという問題がある。
このような問題に対して、特許文献１には、ノーマリオン型の能動素子を用いてノーマリオフ動作を実現するための半導体装置が開示されている。この半導体装置は、ノーマリオン型電界効果トランジスタとノーマリオフ型電界効果トランジスタとがカスコード接続されている。
具体的には、この半導体装置では、ノーマリオン型の第１の電界効果トランジスタのドレインが第１ノードに接続され、ノーマリオフ型の第２の電界効果トランジスタのソースが第２ノードに接続されている。また、第１の電界効果トランジスタの制御電極と第２ノードとの間にスイッチ素子が接続されている。スイッチ素子は、この半導体装置がオフの間、上記第１の電界効果トランジスタがオンであることによって第２の電界効果トランジスタの耐圧以上にならないように動作し、第２の制御電極の電圧が所定値以上になると、第１ノードから第２ノード方向へ導通する。
上記のように構成される半導体装置は、第２の電界効果トランジスタの制御電極の電圧を正電圧とすることによりオン動作をするノーマリオフ型のトランジスタとして動作する。そして、このような半導体装置をＴＯ２２０等のパッケージ内に封止することにより、高耐圧で高速動作が可能なノーマリオフ型の電界効果トランジスタを提供することができる。
日本国公開特許公報「特開２０１１−２９３８６号公報（２０１１年２月１０日公開）」
しかしながら、上記半導体装置は、パッケージの導電性基板上に実装された状態では、半導体装置が本来持つ電気的な特性に上記パッケージの寄生パラメータによる影響が付加される。このため、パッケージの実装構造によっては、半導体装置のスペックが限定されてしまうという問題点がある。
ここで、半導体装置のスペックの限定とは、例えば半導体装置のスイッチングをオン状態からオフ状態に切り換えるときに、パッケージの寄生パラメータの影響によって発生するリンギングによるスイッチング速度の遅延、寄生パラメータにおける電力損失などが含まれる。パッケージの寄生パラメータとは、半導体装置の設計には含まれない、パッケージの材料、構造、レイアウト（素子の配置、配線位置等）によって決定される容量Ｃ、抵抗Ｒ、トランジスタを含む電流経路のインダクタンスＬのことである。
オンからオフへ、またはオフからオンへと半導体装置の状態を切り換えるスイッチング時には、駆動電圧の矩形波（パルス）は高調波を含んでいる。特に高速スイッチング時には、パルスは、立ち上がりが急峻であるので、周波数の高い高調波を含む。そして、寄生パラメータによってインピーダンスが変化する箇所では、上記高調波の反射が起こり、反射したすべての（様々な周波数を持つ）波が重積することによって、リンギング等が発生する。リンギングが（減衰しながら）存続している間は、電流経路から電流が漏れ続けており、その漏れ電流が電力の損失を生じさせる。
特に、半導体装置を用いて電源などをオン・オフさせる場合、半導体装置のスイッチングオフ時には、瞬時に電圧がゼロとなることが理想であり、オーバーシュートが閾値を超えてしまうことは、電圧が印加される機器の動作上好ましくない。従って、リンギングを極力小さく抑えることが重要である。
上記寄生パラメータによる、半導体装置の電気的な特性に対する影響の大きさは、半導体装置が有する電流経路が形成するループの内側の領域について、パッケージあるいは半導体装置の平面視または側面視の平面面積（投影面積）の大きさによって決定される。言い換えれば、電流経路の３次元空間における形状および長さによって寄生パラメータによる影響の大きさが決定される。上記面積が小さいほど、半導体装置に対する寄生パラメータによる影響も小さい。上記ループの内側の領域の面積（ループ面積）で最も重要であるのは上記平面視の平面面積であるが、上記側面視の平面面積も無視できない。
上記側面視の平面面積は、上記ループの一部を形成する導電性ワイヤーが、半導体装置の基板を基準とした高さ方向に引き回される長さによって定まる。また、この長さは、該半導体装置に積層されるモールド樹脂（封止樹脂）の厚み（パッケージの規格による高さ）、上記導電性ワイヤーの性能、半導体装置の実装条件などによって決定される。
また、電流経路のループ面積は、スイッチング能動素子（トランジスタ）のチップサイズ（ゲート長、ゲート幅など）に応じても変わる。なぜなら、チップサイズが変わることはソース、ドレインなどの各パッドの位置が変わることであるので、導電性ワイヤーのボンディング位置も変化し、その結果ループ面積も変化するためである。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、上記のループ面積を縮小化することにより、パッケージの寄生パラメータによる半導体装置の電気的な特性への影響を抑制することを可能とする半導体装置および電子機器を提供することにある。
本発明の半導体装置は、ノーマリオン型である第１スイッチング能動素子とノーマリオフ型である第２スイッチング能動素子とがカスコード接続されるように導電性基板の上に実装されて封止された半導体装置であって、上記第１スイッチング能動素子は、その表面に形成された、第１ソース電極パッド、第１ドレイン電極パッドおよび第１制御電極を有し、上記第２スイッチング能動素子は、その表面に形成された第２ドレイン電極パッドおよび第２制御電極を有するとともに、上記第２スイッチング能動素子における上記導電性基板との接触面となる裏面に形成された第２ソース電極パッドを有し、上記第１制御電極は、第１導電性ワイヤーによって上記導電性基板と接続され、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、少なくとも上記導電性基板に上記第１スイッチング能動素子および上記第２スイッチング能動素子を搭載する搭載精度および上記第１導電性ワイヤーの上記導電性基板への接続精度を許容しうる最小距離で近接した位置に配置されており、第２導電性ワイヤーによって接続されている。
上記の構成では、カスコード接続された第１および第２スイッチング能動素子において、第１ソース電極パッド、第２導電性ワイヤー、第２ドレイン電極パッド、第２ソース電極パッド、導電性基板、第１導電性ワイヤーおよび第１制御電極を経由する電流経路がループ状に形成される。
この電流経路において、第２スイッチング能動素子が抵抗として機能するだけでなく、パッドやワイヤーによって、前述の寄生パラメータ（容量、抵抗、インダクタンス）が存在する。このため、電流経路が共振回路として機能することにより、スイッチング時にリンギングが生じる。リンギングが収束する時間を短縮するには、後述する式で表される共振回路の減衰係数ζが１以上となればよい。この条件を満たすには、電流経路のインダクタンスが小さくなればよい。これを実現するには、電流経路の長さループが短くなればよく、換言すれば、前述のループ面積が小さくなればよい。
本発明に係る半導体装置においては、第１ソース電極パッドと第２ドレイン電極パッドとが近接した位置に配置されているので、これらを接続する第２導電性ワイヤーを短くすることができる。これにより、電流経路のループ面積が小さくなるので、電流経路のインダクタンスも小さくなる。したがって、リンギングが収束するまでの時間を短縮することができる。
さらに、第１導電性ワイヤーの長さを調整することによって該ワイヤーの抵抗値を調整し、リンギングの発振をコントロールすることができる。電流経路のインダクタンスが小さくなるようにリンギングの発振をコントロールすることによって、該電流経路において発生するリンギングが収束するまでの時間を短縮することができる。
また、上記の構成では、第１ソース電極パッドと第２ドレイン電極パッドとは、第１導電性ワイヤーを対称軸として線対称の構成となるように配置され、かつ上記第１導電性ワイヤーを対称軸として線対称の構成となるように第２導電性ワイヤーによって接続されている。
これにより、第１ソース電極パッドおよび第２ドレイン電極パッドを通るように形成される複数の電流経路について、該複数の電流経路は第１導電性ワイヤーを対称軸として線対称に形成される。従って、パッケージの寄生パラメータによる半導体装置の電気的な特性への影響を抑制することができる。
また、本発明に係る他の半導体装置は、ノーマリオン型である第１スイッチング能動素子とノーマリオフ型である第２スイッチング能動素子とがカスコード接続されるように導電性基板の上に実装されて封止された半導体装置であって、第１スイッチング能動素子は、その表面に形成された、複数の第１ソース電極パッド、上記第１ソース電極パッドと同数の第１ドレイン電極パッド、および第１制御電極を有し、上記第２スイッチング能動素子は、その表面に形成された、上記第１ソース電極パッドと同数の第２ドレイン電極パッド、第２制御電極および表面ソース電極パッドを有し、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、少なくとも上記導電性基板に上記第１スイッチング能動素子および上記第２スイッチング能動素子を搭載する搭載精度を許容しうる最小距離で近接した位置に配置され、上記第１制御電極と上記表面ソース電極パッドとは、第１導電性ワイヤーによって接続され、上記表面ソース電極パッドは、上記第２スイッチング能動素子において上記導電性基板との接触面となる裏面に形成された第２ソース電極パッドと電気的に接続され、さらに、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、上記第１導電性ワイヤーを対称軸として線対称の構成となるように配置され、かつ上記第１導電性ワイヤーを対称軸として線対称の構成となるように第２導電性ワイヤーによって接続されている。
上記の構成では、第１ソース電極パッドと第２ドレイン電極パッドとは、第１導電性ワイヤーを対称軸として線対称の構成となるように配置され、かつ上記第１導電性ワイヤーを対称軸として線対称の構成となるように第２導電性ワイヤーによって接続されている。
これにより、第１ソース電極パッドおよび第２ドレイン電極パッドを通るように形成される複数の電流経路について、該複数の電流経路は第１導電性ワイヤーを対称軸として線対称に形成される。従って、パッケージの寄生パラメータによる半導体装置の電気的な特性への影響を抑制することができる。
また、上記の構成では、第１スイッチング能動素子は、その表面に形成された、第１ソース電極パッドと同数の第１ドレイン電極パッド、および第１制御電極を有し、上記第２スイッチング能動素子は、その表面に形成された、表面ソース電極パッドを有している。また、上記の構成では、第１制御電極と上記表面ソース電極パッドとは、第１導電性ワイヤーによって接続されている。
すなわち、第１導電性ワイヤーによって接続される第１制御電極および表面ソース電極パッドがどちらも第１または第２スイッチング素子の表面側にあるため、ワイヤーボンドを容易に行うことができる。そのため、本発明に係る半導体装置は、実装しやすい構成である。従って、製造プロセスを容易簡便なものとすることができる。
本発明に係る電子機器は、上記のいずれかの半導体装置をスイッチング素子として備えている。
これにより、電子機器のスイッチング素子として、パッケージの寄生パラメータによる半導体装置の電気的な特性への影響が抑制された上記半導体装置が用いられている。これにより、スイッチング時における電圧変動の収束に至る時間が短縮されるので、消費電力を抑えながら安定して電子機器を動作させることができる。
本発明に係る半導体装置は、上記のように構成されることにより、半導体装置において形成される電流経路のループ面積を縮小することができる。したがって、半導体装置の電気的な特性に対するパッケージの寄生パラメータによる影響を抑制することができるという効果を奏する。
（ａ）は本発明の第１の実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）は当該半導体装置の側面図である。 上記半導体装置の回路構成を示す回路図である。 第１の実施形態の変形例に係る半導体装置の構成を示す平面図である。 図３の半導体装置の要部を拡大して示す平面図である。 第１の実施形態の比較例に係る半導体装置の構成を示す平面図である。 （ａ）は図２の半導体装置のスイッチングオン時における電流経路を模式的に表した等価回路を示す回路図であり、（ｂ）は図２の半導体装置のスイッチングオフ時における電流経路を模式的に表した等価回路を示す回路図である。 図１の半導体装置および図５の半導体装置のスイッチングオフ時における第１スイッチング能動素子の第１制御電極における電圧の時間変化を示すグラフである。 （ａ）は本発明の第２の実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）は当該半導体装置の側面図である。 本発明の第４の実施形態に係るモータ駆動システムの概略構成を示す回路図である。 図８の（ａ）の半導体装置のスイッチングオン時における電流経路を模式的に表した回路図である。 （ａ）は本発明の第３の実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）は当該半導体装置の側面図である。 図１１の（ａ）の半導体装置のスイッチングオン時における電流経路を模式的に表した回路図である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、各実施形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明に過ぎない。
[実施形態１]
本発明の実施形態１に係る半導体装置を、図１〜図７に従って説明する。
〔半導体装置の回路構成（動作）および構造〕
図１の（ａ）は、本発明の第１の実施形態に係る半導体装置１０１の構成を示す平面図である。図１の（ｂ）は、半導体装置１０１の構成を示す側面図である。図２は、半導体装置１０１の回路構成を示す回路図である。
図１の（ａ）および（ｂ）に示すように、半導体装置１０１は、３つの外部端子を有するＴＯ２２０のパッケージによって形成されている。この半導体装置１０１は、導電性基板１０２、第１スイッチング能動素子１０３、第２スイッチング能動素子１０４、第１ないし第３外部端子１２１〜１２３、第１および第２導電性ワイヤー１３１，１３２、ボンディングワイヤー１３３，１３４、樹脂モールド１４１および放熱板１４２を備えている。半導体装置１０１では、３つの外部端子として第１ないし第３外部端子１２１〜１２３を備えている。
図２に示すように、第１スイッチング能動素子１０３のドレイン電極（第１ドレイン電極パッド１２４）は、第１外部端子１２１に接続されている。また、第１スイッチング能動素子１０３のソース電極（第１ソース電極パッド１２５）は、第２スイッチング能動素子１０４のドレイン電極（第２ドレイン電極パッド１２６）に接続されている。さらに、第１スイッチング能動素子１０３のゲート電極（第１制御電極１２９）は、導電性基板１０２を介して第２外部端子１２２に接続されている。第２スイッチング能動素子１０４のソース電極（第２ソース電極パッド１２７）も、第２外部端子１２２に接続されている。そして、第２スイッチング能動素子１０４のゲート電極（第２制御電極１３０）は、第３外部端子１２３に接続されている。
第１制御電極１２９と第２外部端子１２２とは、第１導電性ワイヤー１３１および導電性基板１０２を介して接続されている。また、第１ソース電極パッド１２５と第２ドレイン電極パッド１２６とは、第２導電性ワイヤー１３２を介して接続されている。これらの接続構造については、後に詳しく説明する。
第１スイッチング能動素子１０３は、例えば、ＧａＮ層を有する電界効果トランジスタ（ＧａＮ電界効果トランジスタ）であり、ノーマリオン型である。第２スイッチング能動素子１０４は、例えば、ＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ノーマリオフ型である。
上記のように構成される半導体装置１０１は、第１スイッチング能動素子１０３および第２スイッチング能動素子１０４がカスコード接続されている。これにより、第２スイッチング能動素子１０４が第１スイッチング能動素子１０３を駆動するので、半導体装置１０１がノーマリオフ型のスイッチング能動素子として動作する。
第３外部端子１２３に正の制御電圧が印加されていない状態では、ノーマリオフ型の第２スイッチング能動素子１０４がオフしており、ノーマリオン型の第１スイッチング能動素子１０３は、第２スイッチング能動素子１０４のドレイン遮断電流値での電圧で定常状態となっている。この状態を半導体装置１０１のオフ状態という。第３外部端子１２３に正の制御電圧が印加された状態では、第２スイッチング能動素子１０４がオンすることにより、第１ソース電極パッド１２５の電位が下降するので、第１制御電極１２９の電位が上昇することになり、第１スイッチング能動素子１０３がオンする。この結果、第１外部端子１２１と第２外部端子１２２との間が導通する。
また、半導体装置１０１がオン状態であるときには、ループ状の電流経路１４０が形成される。この電流経路１４０では、第１ソース電極パッド１２５、第２導電性ワイヤー１３２、第２ドレイン電極パッド１２６、第２ソース電極パッド１２７、導電性基板１０２、第１導電性ワイヤー１３１および第１制御電極１２９の方向（矢印にて示す）に電流が流れる。
図１の（ａ）および（ｂ）に示すように、導電性基板１０２の全体および第１ないし第３外部端子１２１〜１２３の一端側は、樹脂モールド１４１に覆われている。第１外部端子１２１および第３外部端子１２３は、その一端が導電性基板１０２に所定の間隔をおいて近接するように配置されている。第２外部端子１２２は、導電性基板１０２に接続されている。
放熱板１４２は、導電性基板１０２と一体に形成され、樹脂モールド１４１の外部に露出するように設けられている。この放熱板１４２は、導電性基板１０２に配置された第１スイッチング能動素子１０３および第２スイッチング能動素子１０４が発する熱を外部に放出するために設けられている。
導電性基板１０２上には、第１スイッチング能動素子１０３と、第２スイッチング能動素子１０４とが配置されている。
第１スイッチング能動素子１０３には、導電性基板１０２との接触面と反対側の面（以下表面）に、第１ドレイン電極パッド１２４、第１ソース電極パッド１２５、第１制御電極１２９が形成されている。第２スイッチング能動素子１０４には、導電性基板１０２との接触面と反対側の面（以下表面）に、第２ドレイン電極パッド１２６および第２制御電極１３０が形成され、上記接触面（以下裏面）に、第２ソース電極パッド１２７が形成されている。
第１ソース電極パッド１２５と第２ドレイン電極パッド１２６とは、最も近くなる辺同士を対向させて導電性基板１０２上に配置されている。また、第１ドレイン電極パッド１２４と第１外部端子１２１とは、ボンディングワイヤー１３３によって接続されている。さらに、第２制御電極１３０と第３外部端子１２３とは、ボンディングワイヤー１３４によって接続されている。
第１ソース電極パッド１２５と第２ドレイン電極パッド１２６とは、第２導電性ワイヤー１３２を介して接続されている。また、第１制御電極１２９と導電性基板１０２とは、第１導電性ワイヤー１３１を介して接続されている。
前記のように、半導体装置１０１では、第１ソース電極パッド１２５と第２ドレイン電極パッド１２６とが可能な限り近くなるように配置されている。これにより、それらを接続する第２導電性ワイヤー１３２を短くすることができる。一方、半導体装置１０１における配線の高さは、樹脂モールド１４１の厚さ、ワイヤーの性能、実装条件などによって決まる。したがって、このような制限の範囲内で第２導電性ワイヤー１３２を低く配線することにより、上記電流経路１４０のループ面積をより小さくすることができる。それゆえ、半導体装置１０１では、寄生パラメータによる電気的特性への影響が抑えられる。
半導体装置１０１においては、上記のように第１ソース電極パッド１２５と第２ドレイン電極パッド１２６とを近接させるために、第１スイッチング能動素子１０３と第２スイッチング能動素子１０４とを、制約条件を満たす最小距離で離間して配置することにより、それらの間隔を可能な限り狭くしている。ここで、上記制約条件とは、第１および第２スイッチング能動素子１０３，１０４を導電性基板１０２にダイボンドする装置（ダイボンダー）のボンディング精度、ダイボンド後におけるダイボンド材（はんだ、銀ペースト、あるいはエポキシなど）の広がり、および、第１導電性ワイヤー１３１の導電性基板１０２へのボンディングを行う装置（ワイヤーボンダー）のボンディング精度（接続精度）などである。また、最小距離は、このような制約条件を許容しうる距離であって、第１および第２スイッチング能動素子１０３，１０４間の距離（間隔）として満たすべき最小距離のことである。
また、第１導電性ワイヤー１３１は、図１の（ａ）に示す半導体装置１０１の平面視において、第２導電性ワイヤー１３２の真下に隠れるように配置されており、かつ第２導電性ワイヤー１３２と重なるように配置されている。このため、第１制御電極１２９は、第１ソース電極パッド１２５より、第２スイッチング能動素子１０４に近い側に配置されている。
したがって、半導体装置１０１では、電流経路１４０を上記の平面視におけるループ面積はほぼゼロである。ゆえに、半導体装置１０１では、寄生パラメータによる電気的特性への影響が最小限に抑えられる。
〔変形例〕
ここで、本実施形態の変形例について説明する。
図３は、当該変形例に係る半導体装置９０１の構成を示す平面図である。図４は、半導体装置９０１の要部を拡大して示す平面図である。
図３に示すように、半導体装置９０１は、半導体装置１０１と同様、ＴＯ２２０のパッケージによって形成されている。この半導体装置９０１は、導電性基板９０２、第１スイッチング能動素子９０３、第２スイッチング能動素子９０４、第１ないし第３外部端子９２１〜９２３、第１および第２導電性ワイヤー９３１，９３２、ボンディングワイヤー９３３，９３４、樹脂モールド９４１および放熱板９４２を備えている。このうち、第２スイッチング能動素子９０４、第１ないし第３外部端子９２１〜９２３、ボンディングワイヤー９３３，９３４、樹脂モールド９４１および放熱板９４２は、半導体装置１０１における第２スイッチング能動素子１０４、第１ないし第３外部端子１２１〜１２３、ボンディングワイヤー１３３，１３４、樹脂モールド１４１および放熱板１４２とそれぞれ同等の機能を有する。また、第１ドレイン電極パッド９２４および第２制御電極９３０も、それぞれ第１ドレイン電極パッド１２４および第２制御電極１３０と同等の機能を有する。
半導体装置９０１において、第１導電性ワイヤー９３１は、第１制御電極９２９と導電性基板９０２とを接続し、第２導電性ワイヤー９３２は、第１ソース電極パッド９２５と第２ドレイン電極パッド９２６とを接続している。これにより、図３に示すように、半導体装置９０１においては、第１ソース電極パッド９２５、第２導電性ワイヤー９３２、第２ドレイン電極パッド９２６、第２ソース電極パッド９２７、導電性基板９０２、第１導電性ワイヤー９３１および第１制御電極９２９で電流経路９６０が形成される。
第１スイッチング能動素子９０３は、第１スイッチング能動素子１０３と異なり、第１制御電極９２９が、第１ソース電極パッド９２５から図３における第２外部端子９２２側に離れた位置に配置されている。このため、第１導電性ワイヤー９３１も、第２導電性ワイヤー９３２から上記の方向に離れた位置に配置されることになる。したがって、第１導電性ワイヤー９３１および第２導電性ワイヤー９３２は、第１導電性ワイヤー１３１および第２導電性ワイヤー１３２と異なり、半導体装置９０１の平面視で重なることはない。
これにより、電流経路６０のループ面積は、前述の電流経路１４０のループ面積より大きくなる。それゆえ、半導体装置９０１では、半導体装置１０１よりも、寄生パラメータによる電気的特性への影響が大きく受ける。しかしながら、第１ソース電極パッド９２５を前述の第１ソース電極パッド１２５よりも、第２スイッチング能動素子９０４に近づけて配置することができるので、第２導電性ワイヤー９３２を第２導電性ワイヤー１３２よりも短くすることができる。それゆえ、第２導電性ワイヤー９３２に関しては、半導体装置１０１より寄生パラメータによる電気的特性への影響を小さくすることができる。
〔比較例〕
続いて、本実施形態の比較例について説明する。
図５は、当該変形例に係る半導体装置８０１の構成を示す平面図である。
図５に示すように、半導体装置８０１は、半導体装置１０１と同様、ＴＯ２２０のパッケージによって形成されている。この半導体装置８０１は、導電性基板８０２，８０２ａ、第１スイッチング能動素子８０３、第２スイッチング能動素子８０４、第１ないし第２外部端子８２１〜８２３、第１および第２導電性ワイヤー８３１，８３２、ボンディングワイヤー８３３，８３４、樹脂モールド８４１および放熱板８４２を備えている。このうち、第１ないし第２外部端子８２１〜８２３、ボンディングワイヤー８３３，８３４、樹脂モールド８４１および放熱板８４２は、半導体装置１０１における第１ないし第３外部端子１２１〜１２３、ボンディングワイヤー１３３，１３４、樹脂モールド１４１および放熱板１４２とそれぞれ同等の機能を有する。
第１スイッチング能動素子８０３は、半導体装置９０１における第１スイッチング能動素子９０３と同じ構造である。ただし、第１スイッチング能動素子８０３は、第１スイッチング能動素子９０３と配置位置が異なる。
第２スイッチング能動素子８０４は、導電性基板８０２上に形成された導電性基板８０２ａに実装されており、導電性基板８０２ａは導電性基板８０２との接合面が絶縁状態となるように実装されている。また、第２スイッチング能動素子８０４は、表面に第２ソース電極パッド８２７および第２制御電極８３０が形成されている。半導体装置１０１における第２スイッチング能動素子１０４と異なり、第２ドレイン電極パッド８２６は、第２スイッチング能動素子８０４の裏面に形成されており、導電性基板８０２ａの表面の導電層と接合されるように実装される。このことによって、第２スイッチング能動素子８０４のドレイン電位は、導電性基板８０２ａの実装面の導電層と導通している電極パッド８２６ａによって取り出される。
半導体装置８０１において、第１導電性ワイヤー８３１は、第１制御電極８２９と導電性基板８０２とを接続し、第２導電性ワイヤー８３２は、第１ソース電極パッド８２５と電極パッド８２６ａとを接続している。これにより、半導体装置８０１においては、第１ソース電極パッド８２５、第２導電性ワイヤー８３２、電極パッド８２６ａ、第２ドレイン電極パッド８２６、第２ソース電極パッド８２７、ボンディングワイヤー８３５、導電性基板８０２、第１導電性ワイヤー８３１および第１制御電極８２９で電流経路が形成される。
第１スイッチング能動素子８０３は、第１スイッチング能動素子１０３と異なり、例えば、第２導電性ワイヤー８３２とボンディングワイヤー８３５との間距離が大きい。このため、上記の電流経路は電流経路１４０よりもループ面積が大きくなっている。
〔リンギングと電流経路の減衰定数との関係〕
上記電流経路１４０におけるループ面積とリンギングの減衰との関係について説明する。
図６の（ａ）は、半導体装置１０１のスイッチングオン時における電流経路１４０の等価回路を示す回路図である。図６の（ｂ）は、半導体装置１０１のスイッチングオフ時における電流経路１４０の等価回路を示す回路図である。
図６の（ａ）および（ｂ）に示すように、図３の電流経路１４０においては、電流経路１４０そのものの容量ＣおよびインダクタンスＬを含んでいる。また、電流経路１４０において、第２スイッチング能動素子１０４は、スイッチングオン時には抵抗Ｒ１と同等に機能する。これにより、図６の（ａ）に示すように、電流経路１４０はスイッチングオフ時にＲＬＣ共振回路を形成する。一方、電流経路１４０において、スイッチングオフ時には容量Ｃ１と同等に機能する。さらに、半導体装置１０１においては、パッドやワイヤーによって前述の寄生パラメータ（容量、抵抗、インダクタンス）が存在する。
これにより、図６の（ａ）に示すように、電流経路１４０は、ＲＬＣ共振回路（直列共振回路）を形成しているとみなせる。
ここで、上記のＲＬＣ共振回路の動作を説明する。
ＲＬＣ共振回路の減衰係数ζは、次式で表される。次式においてＲ、Ｌ、Ｃは、それぞれ電流経路１４０における抵抗、インダクタンス、容量を表している。
ζ＝（Ｒ／２）√（Ｃ／Ｌ）
上記減衰係数ζが１以上であれば、電流経路１４０の発振は抑えられる。また、減衰係数ζの値が大きいほど、電流経路１４０に発生したリンギングが早く落ち着く（減衰する）ことが分かっている。
上式から分かるとおり、発振を抑え、リンギングを素早く減衰させるには、ＲＬＣ共振回路のインダクタンスＬができるだけ小さいほうがよい。そして、インダクタンスＬは、電流経路１４０のループの長さ（ループ面積）を小さくすることにより小さくなる。
以上のことから、リンギングの減衰をできるだけ早くするためには、電流経路のループ面積をできるだけ小さくすればよいことが分かる。
〔スイッチング時の電圧変化〕
図７は、半導体装置１０１について、スイッチングオフ時における第１制御電極１２９の電圧の時間変化をシミュレーションした結果を示すグラフである。
ここでは、比較のため、電流経路のループ面積が、半導体装置１０１よりも大きい構成の半導体装置（図５に示した比較例の半導体装置８０１）についてシミュレーションを行った結果も同図に示す。
同図に示すように、半導体装置１０１（破線）では、半導体装置８０１（実線）と比較して、スイッチングオフからオフ電圧に安定するまでの遅延時間が約半分となっており、リンギングが抑制されていることが分かる。リンギングが生じて、減衰して完全にオフするまでの間は、電流が電流経路１４０から漏れているので、その間の時間を短縮することにより、電力の損失を軽減することができる。
このように、半導体装置１０１は、その構成によって、寄生パラメータによる、電気的な特性への影響が抑制される。
〔半導体装置の製造方法〕
前記のように、半導体装置１０１は、パッケージ（ＴＯ２２０パッケージ）の導電性基板１０２上に第１スイッチング能動素子１０３および第２スイッチング能動素子１０４を実装し、配線処理をすることによって作製される。
以下では、半導体装置１０１の製造（作製）方法について、（１）〜（５）の各工程を順に追って説明する。なお、本発明の特徴に直接関係はなく、公知技術の範囲内に含まれる工程については簡単に説明する。
（１）導電性基板１０２上に、第１スイッチング能動素子１０３と第２スイッチング能動素子１０４を図１の（ａ）に示すように配置する。このとき、第１スイッチング能動素子１０３の第１ソース電極パッド１２５と第２スイッチング能動素子１０４の第２ドレイン電極パッド１２６とが近くなるように、またショートなどの問題が生じない範囲内でできるだけ近づけて配置される。
（２）第１制御電極１２９と第１外部端子１２１とをボンディングワイヤー１３３によって接続する。また、第２制御電極１３０と第３外部端子１２３とをボンディングワイヤー１３４によって接続する。ボンディングワイヤー１３３，１３４は、例えば、アルミニウムを材料とした導電性を有するワイヤーである。
（３）第１制御電極１２９と導電性基板１０２とを第１導電性ワイヤー１３１で接続する。このとき、予め第２導電性ワイヤー１３２を接続するラインを定めておき、第１導電性ワイヤー１３１は上記ラインと上下に並列することを想定した位置に接続する。
（４）第１ソース電極パッド１２５と第２ドレイン電極パッド１２６とを第２導電性ワイヤー１３２で接続する。第２導電性ワイヤー１３２は、半導体装置１０１の平面視において、第１ソース電極パッド１２５と第２ドレイン電極パッド１２６との対向方向に対して垂直となるように接続する。このとき、第２導電性ワイヤー１３２をパッケージ上方から見たときの長さができるだけ短くなるように接続することが望ましい。なお、第２導電性ワイヤー１３２は、（３）の手順で配置された第１導電性ワイヤー１３１の上方を通して接続する。
（５）第２制御電極１３０と第３外部端子１２３とを、ボンディングワイヤー１３４で接続する。また、第１ドレイン電極パッド１２４と第１外部端子１２１とをボンディングワイヤー１３３で接続する。最後に、導電性基板１０２を含む封止領域を樹脂モールド１４１によって封止する。
以上の工程を経て、半導体装置１０１が完成する。
[実施形態２]
本発明の他の実施形態について、図８の（ａ）および（ｂ）と図１０とにしたがって説明する。
図８の（ａ）は、本発明の第２の実施形態に係る半導体装置２０１の構成を示す平面図である。図８の（ｂ）は、半導体装置２０１の側面図である。
図８の（ａ）および（ｂ）に示すように、半導体装置２０１は、半導体装置１０１と同様、ＴＯ２２０のパッケージによって形成されている。この半導体装置２０１は、導電性基板２０２、第１スイッチング能動素子２０３、第２スイッチング能動素子２０４、第１ないし第３外部端子２２１〜２２３、第１導電性ワイヤー２３１、第２導電性ワイヤー２３２ａ，２３２ｂ、ボンディングワイヤー２３３ａ，２３３ｂ、ボンディングワイヤー２３４、樹脂モールド２４１および放熱板２４２を備えている。このうち、第１ないし第３外部端子２２１〜２２３、ボンディングワイヤー２３４、樹脂モールド２４１および放熱板２４２は、半導体装置１０１における第１ないし第３外部端子１２１〜１２３、ボンディングワイヤー１３４、樹脂モールド１４１および放熱板１４２とそれぞれ同等の機能を有する。したがって、ここでは、これらの詳細な説明を省略する。
第１スイッチング能動素子２０３は、第１スイッチング能動素子１０３と異なり、２つの第１ソース電極パッド２２５ａ，２２５ｂおよび２つの第１ドレイン電極パッド２２４ａ，２２４ｂを有している。また、第１スイッチング能動素子２０３は、第１制御電極２２９を有している。
第１ソース電極パッド２２５ａ，２２５ｂは、第１外部端子２２１を通る中心線Ａに対して対称に配置されている。第１ドレイン電極パッド２２４ａ，２２４ｂは、第１ソース電極パッド２２５ａ，２２５ｂの間で、中心線Ａに対して対称に配置されている。また、第１制御電極２２９は、中心線Ａ上の第２スイッチング能動素子２０４に近い側に配置されている。
第２スイッチング能動素子２０４は、第２ドレイン電極パッド２２６、第２ソース電極パッド２２７および第２制御電極２３０を有している。第２ドレイン電極パッド２２６は、中心線Ａに対して対称となる形状（矩形）を有しており、第２スイッチング能動素子２０４の表面の大部分を占めるように配置されている。また、第２ソース電極パッド２２７は、導電性基板２０２との接触面（表面の反対側の面）に配置されている。さらに、第２制御電極２３０は、第２スイッチング能動素子２０４の表面における第３外部端子２２３に近い側に配置されている。
ボンディングワイヤー２３３ａ，２３３ｂは、中心線Ａと平行に配置され、それぞれ第１ドレイン電極パッド２２４ａ，２２４ｂと第１外部端子２２１とを接続している。また、ボンディングワイヤー２３４は、第２制御電極２３０と第３外部端子２２３とを接続している。
第１導電性ワイヤー２３１は、第１制御電極２２９と導電性基板２０２とを接続している。第２導電性ワイヤー２３２ａは、第１ソース電極パッド２２５ａと第２ドレイン電極パッド２２６とを接続している。第２導電性ワイヤー２３２ｂは、第１ソース電極パッド２２５ｂと第２ドレイン電極パッド２２６とを接続している。
これにより、半導体装置２０１においては、第１ソース電極パッド２２５ａ、第２導電性ワイヤー２３２ａ、第２ドレイン電極パッド２２６、第２ソース電極パッド２２７、導電性基板２０２、第１導電性ワイヤー２３１および第１制御電極２２９で第１電流経路が形成される。また、第１ソース電極パッド２２５ｂ、第２導電性ワイヤー２３２ｂ、第２ドレイン電極パッド２２６、第２ソース電極パッド２２７、導電性基板２０２、第１導電性ワイヤー２３１および第１制御電極２２９で第２電流経路が形成される。
上記のように構成される半導体装置２０１では、第１ソース電極パッド２２５ａ，２２５ｂと第２ドレイン電極パッド２２６とが近接して配置されている。これにより、第２導電性ワイヤー２３２ａ，２３２ｂを短くすることができる。
半導体装置２０１においては、上記のように第１ソース電極パッド２２５ａ，２２５ｂと第２ドレイン電極パッド２２６とを近接させるために、第１スイッチング能動素子２０３と第２スイッチング能動素子２０４の間隔を、制約条件を満たす最小距離で可能な限り狭くする配置としている。ここで、上記制約条件とは、第１および第２スイッチング能動素子２０３，２０４を導電性基板２０２にダイボンドする装置（ダイボンダー）のボンディング精度、ダイボンド後におけるダイボンド材（はんだ、銀ペースト、あるいはエポキシなど）の広がり、および、第１導電性ワイヤー２３１の導電性基板２０２へのボンディングを行う装置（ワイヤーボンダー）のボンディング精度（接続精度）などである。また、最小距離は、このような制約条件を許容しうる距離であって、第１および第２スイッチング能動素子２０３，２０４間の距離（間隔）として満たすべき最小距離のことである。
〔電流経路と回路図〕
図１０に、半導体装置２０１において形成される電流経路２４０の回路図を示す。
半導体装置２０１においては、上記のように２つの第１電流経路および第２電流経路として、電流経路２４０が形成される。図１０では、便宜上、１つの電流経路２４０として示しているが、電流経路２４０を第１電流経路または第２電流経路のどちらであるとみなしてもよい。これらの電流経路のループ面積は、上記のような配線の対称性により、同じとなっている。
仮に、第１制御電極２２９が、中心線Ａからずれた位置に配置された場合には、第１電流経路および第２電流経路が中心線Ａに対して非対称となる。この場合、第１電流経路および第２電流経路のいずれか一方は、そのループ面積が他方より大きくなるため、寄生パラメータによる電気的な特性への影響を受けやすくなる。
例えば、第１制御電極２２９を２つの第１ソース電極パッド２２５ａ，２２５ｂの間ではなく、外側に配置した場合、第１導電性ワイヤー２３１が２本の第２導電性ワイヤー２３２ａ，２３２ｂの間ではなく、外側に配置されることになる。この場合には、第１電流経路および第２電流経路が中心線Ａに対して非対称となり、それらのループ面積に不均衡が生じるので、前記のような問題が生じる。
さらに、第１および第２電流経路に共有されている第１導電性ワイヤー２３１が、中心線Ａ上に配置されていることにより、第１導電性ワイヤー２３１に電圧が印加されても、回路上何ら不都合はない。しかしながら、第１および第２電流経路２４０が上記のように中心線Ａに対して非対称であることによって、第１導電性ワイヤー２３１に電圧が印加されると、第１および第２電流経路２４０の共振周波数の相違により、想定しない振動を生じる可能性がある。
以上のように、本実施形態の半導体装置２０１は、配線の対称性が確保されているので、パッケージの寄生パラメータによる電気的な特性への影響が抑えられる構成である。
なお、本実施形態の構成を応用することによって、半導体装置２０１は、３つ以上の電流経路を有することが可能である。
この場合、第１スイッチング能動素子２０３は、第１ソース電極パッドおよび第１ドレイン電極パッドが３つ以上設けられている。また、第１スイッチング能動素子２０３は、第１ソース電極パッドと第２ドレイン電極パッドとを接続する第２導電性ワイヤーも第１ソース電極パッドと同数設けられている。第２導電性ワイヤーは、上記の中心線Ａに対して対称かつ平行に配置される。ただし、第２導電性ワイヤーが奇数本ある場合は、１本が中心線Ａ上に配置される。
[実施形態３]
本発明の一実施形態に係る半導体装置を、図１１の（ａ）および（ｂ）と図１２とに従って説明する。
〔半導体装置の構造〕
図１１の（ａ）は、本発明の一実施形態に係る半導体装置４０１の構成を示す平面図である。図１１の（ｂ）は、半導体装置４０１の構成を示す側面図である。また、図１２は、半導体装置４０１の回路構成を示す回路図である。
図１１の（ａ）に示すように、半導体装置４０１は、３つの外部端子を有するＴＯ２２０のパッケージによって形成されている。この半導体装置４０１は、導電性基板４０２、第１スイッチング能動素子４０３、第２スイッチング能動素子４０４、第１および第２導電性ワイヤー４３１，４３２、ボンディングワイヤー４３３，４３４、樹脂モールド４４１および放熱板４４２を備えている。また、半導体装置４０１は、３つの外部端子として第１ないし第３外部端子４２１〜４２３を備えている。
第１スイッチング能動素子４０３は、例えば、ＧａＮ層を有する電界効果トランジスタ（ＧａＮ電界効果トランジスタ）であり、ノーマリオン型である。第２スイッチング能動素子４０４は、例えば、ＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ノーマリオフ型である。
導電性基板４０２の全体および第１ないし第３外部端子４２１〜４２３の一端側は、樹脂モールド４４１に覆われている。第１外部端子４２１および第３外部端子４２３は、導電性基板４０２とは接続しておらず、４０２のチップ（ダイ）を搭載する面は、ダウンセットしている。第２外部端子４２２は、導電性基板４０２と一体となっているままダウンセットしている。
放熱板４４２は、導電性基板４０２と一体に形成され、樹脂モールド４４１の外部に露出するように設けられている。この放熱板４４２は、導電性基板４０２に配置された第１スイッチング能動素子４０３および第２スイッチング能動素子４０４が発する熱を外部に放出するために設けられている。
導電性基板４０２上には、第１スイッチング能動素子４０３と、第２スイッチング能動素子４０４とが配置されている。
第１スイッチング能動素子４０３には、導電性基板４０２との接触面と反対側の面（以下表面）に、２つの第１ドレイン電極パッド４２４と、第１ドレイン電極パッド４２４と同数の第１ソース電極パッド４２５と、第１制御電極４２９が形成されている。第２スイッチング能動素子４０４には、導電性基板４０２との接触面と反対側の面（以下表面）に、第２制御電極４３０、表面ソース電極パッド４２８、および上記第１ソース電極パッド４２５と同数（２つ）の第２ドレイン電極パッド４２６が形成されている。また、上記接触面（以下裏面）には、図１１の（ｂ）のように第２ソース電極パッド４２７が形成されている。
第１ソース電極パッド４２５と第２ドレイン電極パッド４２６とは、導電性基板４０２上に、最も近くなる辺同士を対向させて配置されている。また、第１ドレイン電極パッド４２４と第１外部端子４２１とは、２本のボンディングワイヤー４３３によって接続されている。さらに、第２制御電極４３０と第３外部端子４２３とは、ボンディングワイヤー４３４によって接続されている。第２ソース電極パッド４２７と表面ソース電極パッド４２８とは、第２スイッチング能動素子４０４を通って電気的に接続されている。
第１制御電極４２９と表面ソース電極パッド４２８とは、第１導電性ワイヤー４３１を介して接続されている。２つの第１ソース電極パッド４２５と２つの第２ドレイン電極パッド４２６とが、それぞれ第２導電性ワイヤー４３２を介して、第１導電性ワイヤー４３１を中心軸として線対称に接続されている。
すなわち、第１ソース電極パッド４２５と第２ドレイン電極パッド４２６とは、第１導電性ワイヤー４３１を対称軸として線対称の構成となるように配置されている。また、第１ソース電極パッド４２５と第２ドレイン電極パッド４２６とは、第１導電性ワイヤー４３１を対称軸として線対称の構成となるように、第２導電性ワイヤー４３２によって接続されている。
さらに、半導体装置４０１では、第１制御電極４２９と表面ソース電極パッド４２８は第１導電性ワイヤー４３１を介して接続されている。
以上の構成から、半導体装置４０１では、として、第１ソース電極パッド４２５、第２導電性ワイヤー４３２、第２ドレイン電極パッド４２６、表面ソース電極パッド４２８、第１導電性ワイヤー４３１および第１制御電極４２９を経由する２つのループ状の電流経路（第１および第２電流経路）が、カスコード接続された第１スイッチング能動素子４０３および第２スイッチング能動素子４０４の平面視において、第１導電性ワイヤー４３１を対称軸として互いに線対称の位置に形成されている。
このように、第１および第２電流経路を線対称の構成にすることで、２つまたはそれ以上の電流経路が非対称に形成されている半導体装置と比較して、寄生パラメータによる電気的特性への影響を抑えることができる。
また、半導体装置４０１では、第１ソース電極パッド４２５と第２ドレイン電極パッド４２６とが可能な限り近く配置されるように、第１スイッチング能動素子４０３と第２スイッチング能動素子４０４とを可能な限り近づけて実装している。すなわち、制約条件を満たす最小距離で離間して実装している。半導体装置４０１の制約条件は、ダイボンダーによる導電性基板４０２への第１および第２スイッチング能動素子４０３，４０４の搭載精度から定まる。
加えて、半導体装置４０１では、配線の制限の範囲内で第２導電性ワイヤー４３２をできるだけ低く配線している。ここで、配線の制限とは、半導体装置４０１における配線の高さについての制限であって、樹脂モールド４４１の厚さ、各種ワイヤーの性能、および実装条件などによって決まる制限のことである。
以上のように、本実施形態は、第１スイッチング能動素子４０３と第２スイッチング能動素子４０４との間隔を上記制約条件の限界まで狭くすることによって、また、同時に配線の高さをできるだけ低く配線することによって、第２導電性ワイヤー４３２の長さを最も短くする構成である。これにより、電流経路のループ面積が小さくなるため、寄生パラメータによる電気的特性への影響が最小限に抑えることができる。
〔電流経路と回路図〕
図１２に第１および第２電流経路として表される電流経路４４０の回路図を示す。前実施形態の電流経路２４０の回路に対する電流経路４４０の回路の差異は、導電性基板４０２が回路に含まれないことである。
電流経路４４０において、第１スイッチング能動素子４０３のドレイン電極（第１ドレイン電極パッド４２４）は、第１外部端子４２１に接続されている。また、第１スイッチング能動素子４０３のソース電極（第１ソース電極パッド４２５）は、第２スイッチング能動素子４０４のドレイン電極（第２ドレイン電極パッド４２６）に接続されている。さらに、第１スイッチング能動素子４０３のゲート電極（第１制御電極４２９）は、第２スイッチング能動素子４０４の表面ソース電極（表面ソース電極パッド４２８）に接続されている。第２スイッチング能動素子４０４のもうひとつのソース電極（第２ソース電極パッド４２７）は、導電性基板４０２を介して第２外部端子４２２に接続されている。そして、第２スイッチング能動素子４０４のゲート電極（第２制御電極４３０）は、第３外部端子４２３に接続されている。また、第１制御電極４２９と表面ソース電極パッド４２８とは、第１導電性ワイヤー４３１で接続されている。また、第１ソース電極パッド４２５と第２ドレイン電極パッド４２６とは、第２導電性ワイヤー４３２を介して接続されている。
前述のように、半導体装置４０１では、電流経路４４０として、第１ソース電極パッド４２５、第２導電性ワイヤー４３２、第２ドレイン電極パッド４２６、表面ソース電極パッド４２８、第１導電性ワイヤー４３１および第１制御電極４２９を経由する２つのループ状の電流経路４４０が、半導体装置４０１の平面視において、第１導電性ワイヤー４３１を対称軸として互いに線対称の位置に形成されている。その結果、２つの電流経路４４０のループ面積および形状が等しくなっている。
ここで電流経路４４０のループ面積とは、電流経路４４０の平面視または側面視における投影面積のことである。仮に２つの電流経路４４０のループ面積が異なる面積または形状であった場合、寄生パラメータによる電気的な特性への影響を受けやすくなる。本実施形態は、第１導電性ワイヤー４３１に対して線対称になるように電流経路４４０を形成するため、これらのループ面積は等しく、寄生パラメータによる電気的な特性への影響を受け難い。
半導体装置４０１の動作および製造方法については、前記の実施形態と同様であるから省略する。
〔制約条件の比較〕
本実施形態に係る半導体装置４０１の構成によれば、前実施形態で図８の（ａ）および（ｂ）に示したような、第１導電性ワイヤー２３１の一端を第１スイッチング能動素子２０３と第２スイッチング能動素子２０４との間の導電性基板２０２上に落として接続する構成（以下、構成Ｘと呼ぶ）と比較して、上記第１および第２スイッチング能動素子２０３，２０４を互いにより近づけることができる。したがって、電流経路４４０のループ面積を電流経路２４０のループ面積よりも小さくでき、その結果リンギングをより抑えることができる。この理由について、以下に説明する。
なお、ここでは、第１スイッチング能動素子と第２スイッチング能動素子の間のことを“チップ間”と呼ぶ。
まず、構成Ｘでは、第１および第２スイッチング能動素子は、はんだ、銀ペースト、または絶縁性のものとしてはエポキシ、などの材料（ダイボンド材）によって導電性基板に接続（ダイボンド）される。そのため、前述の制約条件、すなわちダイボンドを行う装置（ダイボンダー）のボンディング精度、ダイボンド後のダイボンド材の広がり、および、チップ間に第１導電性ワイヤーのボンディングを行う装置（ワイヤーボンダー）のボンディング精度（接続精度）、などを考慮してチップ間の間隔を設計しなければならない。ワイヤーボンダーのボンディング精度としては、第１および第２スイッチング能動素子の厚みとワイヤーボンダーのツールの厚み、およびワイヤーボンダーそのものの精度などが含まれる。
一方、本実施形態の半導体装置４０１では、上記の事柄を考慮する必要がない。なぜならば、第１制御電極４２９にその一端が接続された第１導電性ワイヤー４３１は、もう一端が第２スイッチング能動素子４０４の表面に形成した表面ソース電極パッド４２８と接続されており、導電性基板４０２とは接続されていないためである。ゆえに、（ダイボンダーによる導電性基板４０２への第１および第２スイッチング能動素子４０３，４０４の搭載精度は考慮する必要があるものの）上記の事柄を考慮する必要がない分、構成Ｘと比較してチップ間の距離を縮めることができる。
さらに、構成Ｘの場合、導電性基板の表面状態によっては、ボンディングが可能な表面状態とするために表面洗浄が必要になることも考えられる。しかし、半導体装置４０１の構成では、このようなプロセスが必要ではない。
このように、本実施形態に係る半導体装置４０１では、第１導電性ワイヤー４３１を表面ソース電極パッド４２８に接続する構成とすることによって、第１導電性ワイヤー４３１をチップ間において導電性基板４０２と接続する必要がない。そのため、第１導電性ワイヤーを導電性基板と接続する構成Ｘと比較して、チップ間すなわち第１および第２スイッチング能動素子４０３，４０４間の距離を縮めることができる。さらに、ワイヤーボンディングのための導電性基板４０２表面洗浄を行う製造プロセスも必要ないという利点を有する。すなわち、半導体装置４０１は、構成Ｘと比較して、実装のプロセスが簡便であり、したがって実装しやすい構成である。
[実施形態４]
本発明のさらに他の実施形態について、図９にしたがって説明する。
図９は、本実施形態に係るモータ駆動システム３０１の構成を示す回路図である。
図９に示すように、モータ駆動システム３０１は、交流電源３０２の交流電圧から、三相交流電圧発生部３０３によって三相交流電圧を発生して、モータ３０４（三相交流モータ）に印加するように構成されている。
三相交流電圧発生部３０３は、コイル３１１、整流器３１２、平滑コンデンサ３１３、インバータ３１４、ドライバ３１５および制御部３１６を有している。
整流器３１２は、交流電源３０２からコイル３１１を介して受けた交流電圧を全波整流する。平滑コンデンサ３１３は、整流器３１２によって整流された交流電圧を平滑化する。
インバータ３１４（電子機器）は、スイッチング素子ＳＷ１〜ＳＷ６と、スイッチング素子ＳＷ１，ＳＷ２と、スイッチング素子ＳＷ３，ＳＷ４と、スイッチング素子ＳＷ５，ＳＷ６とは、それぞれ平滑コンデンサ３１３の両端間に直列に接続されている。ダイオードＤ１〜Ｄ６は、それぞれスイッチング素子ＳＷ１〜ＳＷ６の両端間に接続されている。スイッチング素子ＳＷ１〜ＳＷ６は、前述の半導体装置１０１，２０１，９０１のいずれかによって構成されている。
インバータ３１４におけるスイッチング素子ＳＷ１〜ＳＷ６は、ドライバ３１５からの駆動信号に基づいてスイッチングすることにより、平滑コンデンサ３１３によって平滑化された直流電圧をＵ相、Ｖ相、Ｗ相の三相交流電圧に変換してモータ３０４に与える。モータ３０４は、この３相交流電圧によって回転する。
制御部３１６は、図示しない出力電圧検出器によって検出された三相交流電圧に基づいてドライバ３１５に与える制御信号を出力する。ドライバ３１５は、その制御信号に基づいて駆動信号を出力する。
上記のモータ駆動システム３０１では、インバータ３１４におけるスイッチング素子ＳＷ１〜ＳＷ６として、パッケージの寄生パラメータによる半導体装置の電気的な特性への影響が抑制された半導体装置１０１，２０１，４０１，９０１のいずれかが用いられている。これにより、スイッチング時における電圧変動の収束に至る時間が短縮されるので、消費電力を抑えながら安定してモータ３０４を駆動することができる。また、上記のようなモータ駆動システム３０１は、冷蔵庫、エアコンといった機器のコンプレッサを駆動するために利用されるので、これらの機器における動作の安定性および低消費電力化にも貢献する。
［付記事項］
なお、本実施形態は、下記のようにも表現できる。
すなわち、半導体装置は、ノーマリオン型である第１スイッチング能動素子とノーマリオフ型である第２スイッチング能動素子とがカスコード接続されるように導電性基板の上に実装されて封止された半導体装置であって、上記第１スイッチング能動素子は、その表面に形成された、第１ソース電極パッド、第１ドレイン電極パッドおよび第１制御電極を有し、上記第２スイッチング能動素子は、その表面に形成された第２ドレイン電極パッドおよび第２制御電極を有するとともに、上記第２スイッチング能動素子における上記導電性基板との接触面となる裏面に形成された第２ソース電極パッドを有し、上記第１制御電極は、第１導電性ワイヤーによって上記導電性基板と接続され、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、近接した位置に配置されており、第２導電性ワイヤーによって接続されている。
また、本実施形態に係る半導体装置は、下記のようにも表現することができる。
本実施形態の第１の半導体装置は、ノーマリオン型である第１スイッチング能動素子とノーマリオフ型である第２スイッチング能動素子とがカスコード接続されるように導電性基板の上に実装されて封止された半導体装置であって、上記第１スイッチング能動素子は、その表面に形成された、第１ソース電極パッド、第１ドレイン電極パッドおよび第１制御電極を有し、上記第２スイッチング能動素子は、その表面に形成された第２ドレイン電極パッドおよび第２制御電極を有するとともに、上記第２スイッチング能動素子における上記導電性基板との接触面となる裏面に形成された第２ソース電極パッドを有し、上記第１制御電極は、第１導電性ワイヤーによって上記導電性基板と接続され、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、少なくとも上記導電性基板に上記第１スイッチング能動素子および上記第２スイッチング能動素子を搭載する搭載精度および上記第１導電性ワイヤーの上記導電性基板への接続精度を許容しうる最小距離で近接した位置に配置されており、第２導電性ワイヤーによって接続されている。
上記第１の半導体装置は、上記半導体装置の平面視において、上記第１導電性ワイヤーが上記第２導電性ワイヤーの真下に隠れる位置に形成されていることが好ましい。
上記構成によれば、上記平面視における電流経路のループ面積（投影面積）が最小（ほぼゼロ）となる。その結果、寄生パラメータによる半導体装置の電気的な特性への影響を抑制することができる。
上記第１の半導体装置は、上記第１ソース電極パッドは、複数設けられ、上記第１導電性ワイヤーに対して対称な位置に配置されており、上記第２導電性ワイヤーは、上記第１ソース電極パッドと同数設けられ、上記第１導電性ワイヤーに対して対称な位置に配置されていることが好ましい。
上記構成によれば、半導体装置は、複数の第１ソース電極パッドおよびそれに対応する複数の第２導電性ワイヤーを構成要素として形成される複数の電流経路を含む。また、これらが第１導電性ワイヤーに対して対称な位置に配置されている。これにより、それぞれの電流経路について、パッケージの寄生パラメータによる半導体装置の電気的な特性への影響を抑制することができる。
また、本実施形態の第２の半導体装置は、ノーマリオン型である第１スイッチング能動素子とノーマリオフ型である第２スイッチング能動素子とがカスコード接続されるように導電性基板の上に実装されて封止された半導体装置であって、第１スイッチング能動素子は、その表面に形成された、複数の第１ソース電極パッド、上記第１ソース電極パッドと同数の第１ドレイン電極パッド、および第１制御電極を有し、上記第２スイッチング能動素子は、その表面に形成された、上記第１ソース電極パッドと同数の第２ドレイン電極パッド、第２制御電極および表面ソース電極パッドを有し、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、少なくとも上記導電性基板に上記第１スイッチング能動素子および上記第２スイッチング能動素子を搭載する搭載精度を許容しうる最小距離で近接した位置に配置され、上記第１制御電極と上記表面ソース電極パッドとは、第１導電性ワイヤーによって接続され、上記表面ソース電極パッドは、上記第２スイッチング能動素子において上記導電性基板との接触面となる裏面に形成された第２ソース電極パッドと電気的に接続され、さらに、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、上記第１導電性ワイヤーを対称軸として線対称の構成となるように配置され、かつ上記第１導電性ワイヤーを対称軸として線対称の構成となるように第２導電性ワイヤーによって接続されている。
上記第１または第２の半導体装置は、上記第１スイッチング能動素子はＧａＮ層を有する電界効果トランジスタであり、上記第２スイッチング能動素子はＭＯＳ型の電界効果トランジスタであることが好ましい。
上記の構成においては、第１スイッチング能動素子が、高耐圧、高速動作性、高耐熱性、低オン抵抗などの優れた性質を有しているＧａＮ層を有する電界効果トランジスタである。これにより、このような第１スイッチング能動素子を第２スイッチング能動素子と組み合わせてノーマリオフ型として動作させる半導体装置において、上記のようにスイッチング特性を向上させることができる。
［実施形態の総括］
以上で実施形態の説明を終えるが、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれると考えられるべきである。
本発明は、冷蔵庫、エアコンなどの電子機器類に特に好適に利用することができる。
１０１ 半導体装置
１０２ 導電性基板
１０３ 第１スイッチング能動素子
１０４ 第２スイッチング能動素子
１２１ 第１外部端子
１２２ 第２外部端子
１２３ 第３外部端子
１２４ 第１ドレイン電極パッド
１２５ 第１ソース電極パッド
１２６ 第２ドレイン電極パッド
１２７ 第２ソース電極パッド
１２９ 第１制御電極
１３０ 第２制御電極
１３１ 第１導電性ワイヤー
１３２ 第２導電性ワイヤー
１３３ ボンディングワイヤー
１３４ ボンディングワイヤー
１４０ 電流経路
１４１ 樹脂モールド
２０１ 半導体装置
２０２ 導電性基板
２０３ 第１スイッチング能動素子
２０４ 第２スイッチング能動素子
２２１ 第１外部端子
２２２ 第２外部端子
２２３ 第３外部端子
２２４ 第１ドレイン電極パッド
２２４ａ 第１ドレイン電極パッド
２２４ｂ 第１ドレイン電極パッド
２２５ａ 第１ソース電極パッド
２２５ｂ 第１ソース電極パッド
２２６ 第２ドレイン電極パッド
２２７ 第２ソース電極パッド
２２９ 第１制御電極
２３０ 第２制御電極
２３１ 第１導電性ワイヤー
２３２ａ 第２導電性ワイヤー
２３２ｂ 第２導電性ワイヤー
２３３ａ ボンディングワイヤー
２３３ｂ ボンディングワイヤー
２３４ ボンディングワイヤー
２４０ 電流経路
２４１ 樹脂モールド
４０１ 半導体装置
４０２ 導電性基板
４０３ 第１スイッチング能動素子
４０４ 第２スイッチング能動素子
４２１ 第１外部端子
４２２ 第２外部端子
４２３ 第３外部端子
４２４ 第１ドレイン電極パッド
４２５ 第１ソース電極パッド
４２６ 第２ドレイン電極パッド
４２７ 第２ソース電極パッド
４２８ 表面ソース電極パッド
４２９ 第１制御電極
４３０ 第２制御電極
４３１ 第１導電性ワイヤー
４３２ 第２導電性ワイヤー
４３３ ボンディングワイヤー
４３４ ボンディングワイヤー
４４０ 電流経路
４４１ 樹脂モールド
３０１ モータ駆動システム
３１４ インバータ（電子機器）
９０１ 半導体装置
９０２ 導電性基板
９０３ 第１スイッチング能動素子
９０４ 第２スイッチング能動素子
９２１ 第１外部端子
９２２ 第２外部端子
９２３ 第３外部端子
９２４ 第１ドレイン電極パッド
９２５ 第１ソース電極パッド
９２６ 第２ドレイン電極パッド
９２７ 第２ソース電極パッド
９２９ 第１制御電極
９３０ 第２制御電極
９３１ 第１導電性ワイヤー
９３２ 第２導電性ワイヤー
９３３ ボンディングワイヤー
９３４ ボンディングワイヤー
９４１ 樹脂モールド
９６０ 電流経路
ＳＷ１〜ＳＷ６ スイッチング素子

Claims (6)

  1. ノーマリオン型である第１スイッチング能動素子とノーマリオフ型である第２スイッチング能動素子とがカスコード接続されるように導電性基板の上に実装されて封止された半導体装置であって、
    上記第１スイッチング能動素子は、その表面に形成された、第１ソース電極パッド、第１ドレイン電極パッドおよび第１制御電極を有し、
    上記第２スイッチング能動素子は、その表面に形成された第２ドレイン電極パッドおよび第２制御電極を有するとともに、上記第２スイッチング能動素子における上記導電性基板との接触面となる裏面に形成された第２ソース電極パッドを有し、
    上記第１制御電極は、第１導電性ワイヤーによって上記導電性基板と接続され、
    上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、少なくとも上記導電性基板に上記第１スイッチング能動素子および上記第２スイッチング能動素子を搭載する搭載精度および上記第１導電性ワイヤーの上記導電性基板への接続精度を許容しうる最小距離で近接した位置に配置されており、第２導電性ワイヤーによって接続されていることを特徴とする半導体装置。
  2. 上記半導体装置の平面視において、上記第１導電性ワイヤーが上記第２導電性ワイヤーの真下に隠れる位置に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 上記第１ソース電極パッドは、複数設けられ、上記第１導電性ワイヤーに対して対称な位置に配置されており、
    上記第２導電性ワイヤーは、上記第１ソース電極パッドと同数設けられ、上記第１導電性ワイヤーに対して対称な位置に配置されていることを特徴とする請求項１に記載の半導体装置。
  4. ノーマリオン型である第１スイッチング能動素子とノーマリオフ型である第２スイッチング能動素子とがカスコード接続されるように導電性基板の上に実装されて封止された半導体装置であって、
    第１スイッチング能動素子は、その表面に形成された、複数の第１ソース電極パッド、上記第１ソース電極パッドと同数の第１ドレイン電極パッド、および第１制御電極を有し、
    上記第２スイッチング能動素子は、その表面に形成された、上記第１ソース電極パッドと同数の第２ドレイン電極パッド、第２制御電極および表面ソース電極パッドを有し、
    上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、少なくとも上記導電性基板に上記第１スイッチング能動素子および上記第２スイッチング能動素子を搭載する搭載精度を許容しうる最小距離で近接した位置に配置され、
    上記第１制御電極と上記表面ソース電極パッドとは、第１導電性ワイヤーによって接続され、
    上記表面ソース電極パッドは、上記第２スイッチング能動素子において上記導電性基板との接触面となる裏面に形成された第２ソース電極パッドと電気的に接続され、
    さらに、上記第１ソース電極パッドと上記第２ドレイン電極パッドとは、上記第１導電性ワイヤーを対称軸として線対称の構成となるように配置され、かつ上記第１導電性ワイヤーを対称軸として線対称の構成となるように第２導電性ワイヤーによって接続されていることを特徴とする半導体装置。
  5. 上記第１スイッチング能動素子はＧａＮ層を有する電界効果トランジスタであり、
    上記第２スイッチング能動素子はＭＯＳ型の電界効果トランジスタであることを特徴とする請求項１から４までのいずれか１項に記載の半導体装置。
  6. 請求項１から５までのいずれか１項に記載の半導体装置をスイッチング素子として備えていることを特徴とする電子機器。
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