JP2019088152A - 半導体装置及びその駆動方法 - Google Patents

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Abstract

【課題】半導体装置のサイズ及びコストを抑制可能な技術を提供することを目的とする。【解決手段】半導体装置は、IGBT12を含むIGBTモジュール11と、IGBT12と動作特性が異なるMOSFET22を含み、IGBTモジュール11と並列接続されたMOSFETモジュール21とを備える。半導体装置は、IGBTモジュール11のスイッチングのタイミングと、MOSFETモジュール21のスイッチングのタイミングとをずらす動作モードを選択的に実行可能である。【選択図】図1

Description

本発明は、パワー半導体スイッチング素子を用いる半導体装置及びその駆動方法に関する。
パワー半導体素子の発生損失を低減する技術として、IGBT(Insulated Gate Bipolar Transistor)及びMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を並列接続する構成が提案されている(例えば特許文献1)。
半導体装置は、パワー半導体素子のディスクリート方式で構成される場合もあれば、パッケージなどによるモジュール方式で構成される場合もある。ディスクリート方式の構成では、部品点数の増加に伴って組立性及び基板配線パターンが複雑化する。一方、モジュール方式の構成では、2つのパワートランジスタの分流制御を行うために、ゲートドライバの出力を独立したり、ワイヤボンドの制約を考慮したり、ゲート配線への抵抗追加をしたりする設計が行われる。
特開2011−120330号公報
特許文献1の技術では、同一の駆動信号(PWM信号)がIGBT及びMOSFETの双方に入力され、IGBT及びMOSFETが同時に動作することが前提となっている。しかしながら、素子特性のバラツキなどにより、実製品ではIGBT及びMOSFETのターンオン及びターンオフのタイミングにズレが生じることがある。このズレが著しい場合、例えばIGBTよりもMOSFETの方が先にターンオンすることがあり、IGBTよりも大きな電流がMOSFETに流れてしまうことがある。
ここでMOSFETの寄生ダイオードを還流ダイオードとして積極的に使用することによって、このような現象を抑制する構成も考えられる。しかしながら、そのような構成では、寄生ダイオードの通電能力(例えばVF−IF特性)を確保して、MOSFETの電流容量に余裕を持たせる必要がある。その結果、MOSFETのチップサイズ及び基板面積の増加、ひいては高コスト化が生じてしまうという問題があった。このような問題は、IGBT及びMOSFETにおいて生じるだけでなく、動作特性が異なるパワー半導体スイッチング素子同士においても生じる。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体装置のサイズ及びコストを抑制可能な技術を提供することを目的とする。
本発明に係る半導体装置は、第1パワー半導体スイッチング素子を含む第1パワー半導体モジュールと、前記第1パワー半導体スイッチング素子と動作特性が異なる第2パワー半導体スイッチング素子を含み、前記第1パワー半導体モジュールと並列接続された第2パワー半導体モジュールとを備え、前記第1パワー半導体モジュールのスイッチングのタイミングと、前記第2パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である。
本発明によれば、第1パワー半導体モジュールのスイッチングのタイミングと、第2パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である。このような構成によれば、半導体装置のサイズ及びコストを抑制することができる。
実施の形態1に係る半導体装置の構成を示す回路図である。 実施の形態1に係る動作モードを説明するためのタイミングチャートである。 実施の形態2に係る半導体装置の構成を示す回路図である。 実施の形態3に係る半導体装置の構成を示す側面図である。 実施の形態4に係る半導体装置の構成を示す側面図である。 実施の形態5に係る半導体装置の構成を示す回路図である。 実施の形態5に係る半導体装置の動作を示すタイミングチャートである。
<実施の形態1>
図1は、本発明の実施の形態1に係る半導体装置の構成を示す回路図である。図1の半導体装置は、第1パワー半導体モジュールであるIGBTモジュール11と、第2パワー半導体モジュールであるMOSFETモジュール21と、制御回路31と、電解コンデンサ32とを備える。
制御回路31は、例えばマイクロコンピュータであり、IGBTモジュール11及びMOSFETモジュール21を制御する。
IGBTモジュール11及びMOSFETモジュール21の入力は、制御回路31に接続され、IGBTモジュール11及びMOSFETモジュール21の出力は、モータなどの負荷41に接続されている。このように、本実施の形態1に係るMOSFETモジュール21は、IGBTモジュール11の入力と出力との間にIGBTモジュール11と並列接続されている。
IGBTモジュール11は、第1パワー半導体スイッチング素子であるIGBT12と、還流ダイオード13と、HVIC(High Voltage Integrated Circuit)などの高圧側駆動部14と、LVIC(Low Voltage Integrated Circuit)などの低圧側駆動部15とを含む。
電解コンデンサ32の一端と他端との間に直列接続された2つのIGBT12はアームを構成し、このアームがU相、V相及びW相のそれぞれについて設けられている。高圧側駆動部14は、各アームの高圧側のIGBT12のゲートに接続されており、これらIGBT12を駆動する。低圧側駆動部15は、各アームの低圧側のIGBT12のゲートに接続されており、これらIGBT12を駆動する。各アームにおいて、高圧側のIGBT12と低圧側のIGBT12との間の電圧は、IGBTモジュール11の出力電圧として負荷41に出力される。各還流ダイオード13は、各IGBT12のコレクタとエミッタとの間にIGBT12と並列接続されている。
MOSFETモジュール21は、第2パワー半導体スイッチング素子であるMOSFET22と、HVICなどの高圧側駆動部26と、LVICなどの低圧側駆動部27と、入力ピン28とを含む。
電解コンデンサ32の一端と他端との間に直列接続された2つのMOSFET22はアームを構成し、このアームがU相、V相及びW相のそれぞれについて設けられている。高圧側駆動部26は、各アームの高圧側のMOSFET22のベースに接続されており、これらMOSFET22を駆動する。低圧側駆動部27は、各アームの低圧側のMOSFET22のベースに接続されており、これらMOSFET22を駆動する。各アームにおいて、高圧側のMOSFET22と低圧側のMOSFET22との間の電圧は、MOSFETモジュール21の出力電圧として負荷41に出力される。
ここで、IGBT12とMOSFET22とは互いに動作特性が異なっており、IGBT12がオンしていない場合にMOSFET22がオンすることは好ましくない。そこで、本実施の形態1に係る半導体装置は、その現象を抑制可能に構成されている。以下、その構成について説明する。
MOSFETモジュール21の高圧側駆動部26及び低圧側駆動部27には、動作モードを実行するための信号が例えば半導体装置外部から入力される入力ピン28が設けられている。高圧側駆動部26及び低圧側駆動部27、ひいてはMOSFETモジュール21は、当該信号に応じてMOSFETモジュール21の入力から出力までの信号伝達時間を変化させる機能を、動作モードとして有している。
図2は動作モードを説明するためのタイミングチャートである。動作モードが実行されていない場合、図2の破線に示すように、IGBTモジュール11及びMOSFETモジュール21がオンするタイミングは概ね同一であり、IGBTモジュール11及びMOSFETモジュール21がオフするタイミングは概ね同一である。これに対して、動作モードが実行された場合、図2の実線に示すように、IGBTモジュール11がオンした後にMOSFETモジュール21がオンし、MOSFETモジュール21がオフした後にIGBTモジュール11がオフする。
このように本実施の形態1に係る半導体装置では、IGBTモジュール11のスイッチングのタイミングと、MOSFETモジュール21のスイッチングのタイミングとをずらす動作モードを選択的に実行することが可能となっている。
以上のような本実施の形態1に係る半導体装置によれば、IGBT12がオンしていない場合にMOSFET22がオンすることを抑制することができる。これにより、MOSFET22のチップサイズを抑制することができるので、半導体装置のサイズ及びコストを抑制することができる。また、入力ピン28への信号を入力するだけで、発生損失を低減可能となる。
なお、1つのパッケージ内でIGBT12及びMOSFET22を設ける場合には、高圧側駆動部14,26または低圧側駆動部15,27とIGBT12のゲートまたはMOSFET22のベースとの間の配線、及び、メイン電流のワイヤボンド領域における制約を緩和することができる。このため、半導体装置の設計及び制御の簡素化が期待できる。さらに、IGBTモジュール11及びMOSFETモジュール21を一つの基板に設けることが可能であることから、基板共通化によるコスト低減化も期待できる。
なお、本実施の形態1では、第1パワー半導体スイッチング素子及び第2パワー半導体スイッチング素子は、それぞれIGBT及びMOSFETであるものとして説明した。しかし、第1パワー半導体スイッチング素子及び第2パワー半導体スイッチング素子は、互いの動作特性が異なっていれば他のパワー半導体スイッチング素子であってもよい。例えば、第1パワー半導体スイッチング素子及び第2パワー半導体スイッチング素子は、それぞれRC−IGBT(逆導通IGBT)及びMOSFETであってもよい。
<実施の形態2>
図3は、本発明の実施の形態2に係る半導体装置の構成を示す回路図である。以下、本実施の形態2に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態2に係るMOSFETモジュール21には入力ピン28が設けられていない。その代わりに、本実施の形態2に係るMOSFETモジュール21は、制御回路31とIGBTモジュール11の出力との間にIGBTモジュール11と並列接続されている。
これにより、制御回路31は、IGBTモジュール11に入力される信号と異なる信号をMOSFETモジュール21に入力することが可能となっている。そして本実施の形態2では、IGBTモジュール11及びMOSFETモジュール21は、制御回路31からの信号に応じて実施の形態1で説明した動作モードを選択的に実行することが可能となっている。
このような本実施の形態2に係る半導体装置によれば、MOSFETモジュール21が動作モードひいては入力ピン28を有さない汎用モジュールである場合にも、実施の形態1と同様に半導体装置のサイズ及びコストを抑制することができる。
<実施の形態3>
図4は、本発明の実施の形態3に係る半導体装置の構成を示す側面図である。以下、本実施の形態3に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態3に係る半導体装置は、実施の形態1または実施の形態2の構成に加えて、基板46と放熱フィン47とを備えている。
IGBTモジュール11及びMOSFETモジュール21は、基板46の一つの面に設けられている。ここで実施の形態1及び2の構成によれば、MOSFETモジュール21のスイッチングロスは実質的に0になる。この場合、MOSFETモジュール21のパッケージサイズまたは定格電流を比較的小さくすることができ、また、MOSFETモジュール21の発生損失及び温度上昇も比較的低くすることができる。
本実施の形態3では、そのことを考慮して、パッケージサイズまたは定格電流に関して、IGBTモジュール11はMOSFETモジュール21よりも大きく、MOSFETモジュール21が放熱フィン47と接触しないように構成されている。つまり、MOSFETモジュール21と接触する放熱フィンが存在しないように構成されている。このような構成によれば、MOSFETモジュール21が、IGBTモジュール11と放熱フィン47との接触の邪魔になることを抑制することができる。これにより例えば、その接触を行うためのIGBTモジュール11とMOSFETモジュール21との高さ合わせが不要となる。また、その接触を行うためのスペーサの削減、及び、放熱フィン47の体積縮小などによって、半導体装置のさらなる小型化及び低コスト化が期待できる。
<実施の形態4>
図5は、本発明の実施の形態4に係る半導体装置の構成を示す側面図である。以下、本実施の形態4に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態4では、MOSFETモジュール21は基板46に平面実装され、IGBTモジュール11はMOSFETモジュール21との間に基板46を挟んで基板46に実装されている。つまり、IGBTモジュール11及びMOSFETモジュール21は、基板46にて並列接続及び並列実装されている。そして、IGBTモジュール11は、基板46と逆側にて放熱フィン47と接続されている。
このような本実施の形態4に係る構成によれば、面実装タイプのパッケージにおける組立性を確保することができる。また実施の形態3よりも基板46の面積を縮小することができ、さらに各モジュールのピン配置が近づくように統一することで基板46上の配線が簡素化できる。この結果、配線パターンの設計を簡素化することができる。
<実施の形態5>
図6は、本発明の実施の形態5に係る半導体装置の構成を示す回路図である。以下、本実施の形態5に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態5では、実施の形態2の構成に追加してシャント抵抗36が設けられている。シャント抵抗36は、MOSFET22のソースと、MOSFETモジュール21内の低圧側駆動部27の端子Vscとの間に接続されている。ここで、本実施の形態5に係る半導体装置に短絡が生じた場合、シャント抵抗36の電圧が変化する。低圧側駆動部27は、シャント抵抗36の電圧の変化に基づいて半導体装置に短絡が生じたか否かを検出することが可能となっている。
図7は、本実施の形態5に係る半導体装置の動作を示すタイミングチャートである。図7には、IGBTモジュール11の出力電流に相当するIGBT12のコレクタ電流Ic、MOSFETモジュール21の出力電流に相当するMOSFET22のドレイン電流Id、シャント抵抗36の電圧に相当する端子Vscの電圧、端子Foの電圧及び端子Vsc1の電圧が示されている。以下、端子Vscの電圧を端子電圧Vsc、端子Foの電圧を端子電圧Fo、端子Vsc1の電圧を端子電圧Vsc1と記して説明する。なお、図6に示すように、低圧側駆動部27の端子Foと、低圧側駆動部15の端子Vsc1とは接続されており、端子電圧Foと端子電圧Vsc1とは実質的に同じになる。
さて、図7の時刻t1にて、半導体装置の短絡が生じてコレクタ電流Icが閾値を超えると、端子電圧Vscがオンする。MOSFETモジュール21の低圧側駆動部27は、端子電圧Vscのオンに応じて、MOSFETモジュール21の出力を遮断する。この結果、時刻t2にてMOSFET22のドレイン電流Idが遮断される。
時刻t2からMOSFET22のドレイン電流Idが遮断するのに十分な一定時間が経過した後の時刻t3にて、MOSFETモジュール21の低圧側駆動部27は、端子電圧Foをオンにするエラー信号を出力する。これにより、IGBTモジュール11の低圧側駆動部15は、端子電圧Vsc1をオンにするエラー信号を受ける。エラー信号を受けた低圧側駆動部15は、IGBTモジュール11の出力を遮断する。この結果、IGBT12のコレクタ電流Icが遮断される。
以上のような本実施の形態5に係る半導体装置によれば、半導体装置に短絡が生じた場合に、MOSFETモジュール21の出力遮断と、IGBTモジュール11の出力遮断とが順に行われる。このような構成によれば、MOSFET22に短絡電流が流れ込むことを抑制することができるので、半導体装置のサイズ及びコストを抑制することができる。なお、以上では本実施の形態5を実施の形態2に適用した場合について説明したが、本実施の形態5を実施の形態1に適用してもよい。
<その他>
実施の形態1〜5に係るMOSFETモジュール21は、例えばSiC(炭化珪素)、GaN(窒化ガリウム)などのワイドバンドギャップ半導体を含んでもよい。ワイドバンドギャップ半導体からなるMOSFETは、SiからなるMOSFETに比べて発生損失を低減することができる。このため、MOSFETモジュール21のサイズ及びコストを抑制することができる。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
11 IGBTモジュール、12 IGBT、21 MOSFETモジュール、22 MOSFET、28 入力ピン、31 制御回路、46 基板。

Claims (10)

  1. 第1パワー半導体スイッチング素子を含む第1パワー半導体モジュールと、
    前記第1パワー半導体スイッチング素子と動作特性が異なる第2パワー半導体スイッチング素子を含み、前記第1パワー半導体モジュールと並列接続された第2パワー半導体モジュールと
    を備え、
    前記第1パワー半導体モジュールのスイッチングのタイミングと、前記第2パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である、半導体装置。
  2. 請求項1に記載の半導体装置であって、
    前記第2パワー半導体モジュールは、
    前記動作モードを実行するための信号が入力される入力ピンをさらに含む、半導体装置。
  3. 請求項1に記載の半導体装置であって、
    前記第1パワー半導体モジュール及び前記第2パワー半導体モジュールは、
    前記第1パワー半導体モジュール及び前記第2パワー半導体モジュールを制御する制御回路からの信号に応じて前記動作モードを選択的に実行する、半導体装置。
  4. 請求項1から請求項3のうちのいずれか1項に記載の半導体装置であって、
    パッケージサイズまたは定格電流に関して、前記第1パワー半導体モジュールは前記第2パワー半導体モジュールよりも大きく、
    前記第2パワー半導体モジュールと接触する放熱フィンが存在しない、半導体装置。
  5. 請求項1から請求項4のうちのいずれか1項に記載の半導体装置であって、
    基板をさらに備え、
    前記第2パワー半導体モジュールは前記基板に平面実装され、
    前記第1パワー半導体モジュールは前記第2パワー半導体モジュールとの間に前記基板を挟んで前記基板に実装される、半導体装置。
  6. 請求項1から請求項5のうちのいずれか1項に記載の半導体装置であって、
    前記半導体装置に短絡が生じた場合に、前記第2パワー半導体モジュールの出力遮断と、前記第1パワー半導体モジュールの出力遮断とが順に行われる、半導体装置。
  7. 請求項1から請求項6のうちのいずれか1項に記載の半導体装置であって、
    前記動作モードが実行された場合、前記第1パワー半導体モジュールがオンした後に前記第2パワー半導体モジュールがオンし、前記第2パワー半導体モジュールがオフした後に前記第1パワー半導体モジュールがオフする、半導体装置。
  8. 請求項1から請求項7のうちのいずれか1項に記載の半導体装置であって、
    前記第2パワー半導体モジュールは、ワイドバンドギャップ半導体を含む、半導体装置。
  9. 請求項1から請求項8のうちのいずれか1項に記載の半導体装置であって、
    前記第1パワー半導体スイッチング素子はIGBTまたはRC−IGBTであり、
    前記第2パワー半導体スイッチング素子はMOSFETである、半導体装置。
  10. 半導体装置の駆動方法であって、
    前記半導体装置は、
    第1パワー半導体スイッチング素子を含む第1パワー半導体モジュールと、
    前記第1パワー半導体スイッチング素子と動作特性が異なる第2パワー半導体スイッチング素子を含み、前記第1パワー半導体モジュールと並列接続された第2パワー半導体モジュールと
    を備え、
    前記駆動方法は、
    前記第1パワー半導体モジュールのスイッチングのタイミングと、前記第2パワー半導体モジュールのスイッチングのタイミングとをずらす動作モードを選択的に実行可能である、半導体装置の駆動方法。
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