JP6136011B2 - 半導体装置、および電力変換装置 - Google Patents

Description

本発明は、インバータ回路、クランプ回路を備える半導体装置、および電力変換装置に関するものである。

従来、直流を交流に変換するインバータ回路を構成した半導体装置がある。このインバータ回路は、モータ等を駆動する汎用の電力変換装置、ＵＰＳ（無停電電源装置）を構成する電力変換装置、分散電源を系統に連系させるパワーコンディショナ等の電力変換装置に用いられる。

インバータ回路は、一般に、複数のスイッチング素子をブリッジ接続して構成される。例えば、ブリッジ接続した６個のスイッチング素子を１つのパッケージ内に収めて３相インバータの回路を構成した半導体装置がある（例えば、特許文献１参照）。

特許第３２１２７９１号公報

図１５は、インバータ回路１０１の後段にクランプ回路１０２を設けた回路構成を示す。

インバータ回路１０１は、スイッチング素子Ｑ１０１〜Ｑ１０４、ダイオードＤ１０１〜Ｄ１０４を備える。スイッチング素子Ｑ１０１〜Ｑ１０４はフルブリッジ接続される。ダイオードＤ１０１〜Ｄ１０４のそれぞれは、スイッチング素子Ｑ１０１〜Ｑ１０４のそれぞれに逆並列接続される。

クランプ回路１０２は、スイッチング素子Ｑ１０５，Ｑ１０６、ダイオードＤ１０５，Ｄ１０６を備える。スイッチング素子Ｑ１０５，Ｑ１０６は、インバータ回路１０１の出力端間に直列接続される。ダイオードＤ１０５，Ｄ１０６のそれぞれは、スイッチング素子Ｑ１０５，Ｑ１０６のそれぞれに逆並列接続される。

従来、インバータ回路１０１を構成する各素子を１つのパッケージ内に収めてモジュール化した半導体装置（インバータモジュール）はある。しかしながら、クランプ回路１０２を素子（スイッチング素子、ダイオード）の過不足なく構成するようにモジュール化された半導体装置は存在しない。そこで従来は、以下の２つの方法でクランプ回路１０２を構成していた。

第１の方法は、クランプ回路１０２を構成する各素子としてディスクリート素子を用いる。この場合、各素子の特性バラツキ・温度バラツキの影響を補正する必要があり、さらには全ての素子の温度管理が難しいという課題がある。また、ディスクリート素子を基板に実装した場合、基板上の配線を形成する導体の形状が複雑になるという課題もある。

第２の方法は、クランプ回路１０２を構成する各素子として、例えば特許文献１のようにモジュール化された半導体装置を用いる。この場合、第１の方法による課題は解決可能である。しかしながら、従来のモジュール化された半導体装置は、クランプ回路に専用の回路構成ではなく、例えば汎用のインバータ回路を構成している。したがって、従来のモジュール化された半導体装置を用いてクランプ回路を構成する場合、半導体装置内に使用しない不要な素子が残るため、コスト面で不利になる。

また、第１の方法および第２の方法に共通の課題として、インバータ回路１０１とクランプ回路１０２との間を接続する電流経路（電線、基板上の導体等）が比較的長くなるということもある。したがって、インバータ回路１０１−クランプ回路１０２間の電流経路のインピーダンスが大きくなり、抵抗成分による損失が大きいものであった。また、この電流経路のインダクタンス成分による電圧変動やノイズが発生しやすかった。

本発明は、上記事由に鑑みてなされたものであり、その目的は、インバータ回路−クランプ回路間の電流経路を短くして、この電流経路に発生する損失、電圧変動、ノイズを抑制でき、且つコスト面に優れた半導体装置を提供することにある。

本発明の半導体装置は、フルブリッジ接続された複数の第１のスイッチング素子を含んで構成されて、前記第１のスイッチング素子がオン・オフすることによって直流電圧を交流電圧に変換して出力するインバータ回路と、前記インバータ回路の出力に接続した導体からなる導電路と、第２のスイッチング素子を含んで構成されて、前記導電路に接続され、前記第２のスイッチング素子がオンすることによって前記導電路間を導通させるクランプ回路とを備え、前記インバータ回路と前記導電路と前記クランプ回路とは、一つのパッケージ内に収められたことを特徴とする。

この発明において、１つ以上の前記第１のスイッチング素子の駆動電圧の基準電位と、１つ以上の前記第２のスイッチング素子の駆動電圧の基準電位とを前記導電路を介して接続して、当該第１のスイッチング素子および当該第２のスイッチング素子の駆動電源を共通化した場合、前記導電路は、前記第１のスイッチング素子および前記第２のスイッチング素子の各駆動電圧が予め決められた最大駆動電圧以下になるように、前記インバータ回路のスイッチング周波数において前記導電路に発生する損失を抑制可能な経路長に設定されることが好ましい。

この発明において、前記第１のスイッチング素子は、前記第２のスイッチング素子よりも、高速スイッチングが可能な素子であることが好ましい。

この発明において、前記第１のスイッチング素子に逆並列接続された第１のダイオードと、前記第２のスイッチング素子に逆並列接続された第２のダイオードとを備え、前記第２のダイオードは、前記第１のダイオードより逆回復時の損失が小さいことが好ましい。

この発明において、前記第１のスイッチング素子に逆並列接続された第１のダイオードと、前記第２のスイッチング素子に逆並列接続された第２のダイオードとを備え、前記第２のダイオードは、前記第１のダイオードより順方向電圧が低いことが好ましい。

この発明において、前記第１のスイッチング素子は、ワイドギャップ半導体で形成されることが好ましい。

この発明において、前記第１のスイッチング素子に逆並列接続された第１のダイオードと、前記第２のスイッチング素子に逆並列接続された第２のダイオードとを備え、前記第２のダイオードは、ワイドギャップ半導体で形成されることが好ましい。

本発明の電力変換装置は、本発明の半導体装置と、前記半導体装置の前記第１のスイッチング素子および前記第２のスイッチング素子を駆動する駆動回路とを備えることを特徴とする。

この発明において、前記クランプ回路は、複数の前記第２のスイッチング素子を備え、前記駆動回路は、共通の駆動電源を用いて複数の前記第２のスイッチング素子を駆動することが好ましい。

この発明において、前記駆動回路は、共通の駆動電源を用いて前記第１のスイッチング素子および前記第２のスイッチング素子を駆動することが好ましい。

この発明において、前記半導体装置が直流電圧を交流電圧に変換して出力する第１の動作と、前記半導体装置が交流電圧を直流電圧に変換して出力する第２の動作とを切り替え可能に構成することが好ましい。

以上説明したように、本発明の半導体装置および電力変換装置では、インバータ回路と導電路とクランプ回路とは、一つのパッケージ内に収められるので、インバータ回路とクランプ回路との間に形成される導電路の経路長を短くすることができる。したがって、導電路のインピーダンスが削減可能になる。導電路の抵抗成分の削減により、配線抵抗での損失が抑制される。また、導電路のインダクタンス成分の削減により、電圧変動やノイズを抑制できる。また、半導体装置は、インバータ回路およびクランプ回路の専用の回路構成であるので、半導体装置内に使用しない不要な素子が残ることがなく、コスト面で有利になる。

而して、本発明の半導体装置および電力変換装置では、インバータ回路−クランプ回路間の電流経路を短くして、この電流経路に発生する損失、電圧変動、ノイズを抑制でき、且つコスト面に優れたものになるという効果がある。

実施形態の半導体装置の構成を示す回路図である。 同上の電力変換装置の構成を示す回路図である。 同上の電力変換装置の各部の動作を示す説明図である。 同上の電力変換装置の各部の動作を示す説明図である。 同上の電流Ｉｏｎの経路を示す回路図である。 同上の還流電流Ｉｒの経路を示す回路図である。 同上のスイッチング素子の駆動電源の構成例を示す回路図である。 （ａ）（ｂ）同上のスイッチング素子およびダイオードに発生する損失の種類を示す表図である。 同上のクランプ回路の別の構成を示す回路図である。 同上のインバータ回路の別の構成を示す回路図である。 同上のクランプ回路の別の構成を示す回路図である。 同上のクランプ回路の別の構成を示す回路図である。 同上のクランプ回路の別の構成を示す回路図である。 同上のクランプ回路の別の構成を示す回路図である。 従来の構成を示す回路図である。

以下、本発明の実施の形態を図面に基づいて説明する。

（実施形態）
図１は、本実施形態の半導体装置１０の回路構成の一例を示す。この半導体装置１０は、インバータ回路１と、クランプ回路２と、導電路３ａ，３ｂとを備えており、インバータ回路１の後段に導電路３ａ，３ｂを介してクランプ回路２が設けられる。さらに、半導体装置１０は、直流端子Ｔ１，Ｔ２、交流端子Ｔ３，Ｔ４、駆動端子Ｔ１１〜Ｔ１６を備える。

そして、半導体装置１０は、インバータ回路１およびクランプ回路２を構成する各素子（スイッチング素子、ダイオード等）を基板（図示なし）上に実装して、１つのパッケージ１０ａ内に収めている。すなわち、半導体装置１０は、インバータ回路１とクランプ回路２とをモジュール化している。各素子に接続する電気的配線（導電路３ａ，３ｂを含む）は、基板上に形成した導体によって構成される。

インバータ回路１は、４組のスイッチング素子Ｑ１〜Ｑ４（第１のスイッチング素子）、４組のダイオードＤ１〜Ｄ４（第１のダイオード）を備える。

スイッチング素子Ｑ１〜Ｑ４は、ＩＧＢＴ（Insulated Gate BipolarTransistor）で構成される。スイッチング素子Ｑ１，Ｑ２の直列回路、およびスイッチング素子Ｑ３，Ｑ４の直列回路は、直流端子Ｔ１−Ｔ２間に接続している。そして、スイッチング素子Ｑ１のコレクタが直流端子Ｔ１に接続し、スイッチング素子Ｑ１のエミッタとスイッチング素子Ｑ２のコレクタとが接続し、スイッチング素子Ｑ２のエミッタが直流端子Ｔ２に接続している。さらに、スイッチング素子Ｑ３のコレクタが直流端子Ｔ１に接続し、スイッチング素子Ｑ３のエミッタとスイッチング素子Ｑ４のコレクタとが接続し、スイッチング素子Ｑ４のエミッタが直流端子Ｔ２に接続している。すなわち、スイッチング素子Ｑ１〜Ｑ４は、直流端子Ｔ１−Ｔ２間においてフルブリッジ接続している。そして、スイッチング素子Ｑ１，Ｑ２の接続点、およびスイッチング素子Ｑ３，Ｑ４の接続点が、インバータ回路１の出力となる。

ダイオードＤ１〜Ｄ４のそれぞれは、スイッチング素子Ｑ１〜Ｑ４のそれぞれに逆並列接続している。

導電路３ａの一端は、スイッチング素子Ｑ１，Ｑ２の接続点に接続し、導電路３ａの他端は、交流端子Ｔ３に接続している。また、導電路３ｂの一端は、スイッチング素子Ｑ３，Ｑ４の接続点に接続し、導電路３ｂの他端は、交流端子Ｔ４に接続している。

クランプ回路２は、スイッチング素子Ｑ５，Ｑ６（第２のスイッチング素子）、ダイオードＤ５，Ｄ６（第２のダイオード）を備える。スイッチング素子Ｑ５，Ｑ６は、ＩＧＢＴで構成される。スイッチング素子Ｑ５，Ｑ６の直列回路は、導電路３ａ−３ｂ間に接続している。スイッチング素子Ｑ５のエミッタが導電路３ａに接続し、スイッチング素子Ｑ５のコレクタとスイッチング素子Ｑ６のコレクタとが接続し、スイッチング素子Ｑ６のエミッタが導電路３ｂに接続している。ダイオードＤ５，Ｄ６のそれぞれは、スイッチング素子Ｑ５，Ｑ６のそれぞれに逆並列接続している。

そして、スイッチング素子Ｑ１〜Ｑ６の各ゲートは、駆動端子Ｔ１１〜Ｔ１６にそれぞれ接続している。スイッチング素子Ｑ１〜Ｑ６は、駆動端子Ｔ１１〜Ｔ１６から入力される各駆動信号によってオン・オフ駆動される。

図２は、半導体装置１０を用いた電力変換装置の構成を示す。

半導体装置１０の直流端子Ｔ１，Ｔ２は、直流電圧Ｖ１（例えば、ＤＣ３２０Ｖ）を出力する直流電源１１に接続している。さらに、半導体装置１０の交流端子Ｔ３は、リアクトル１２ａの一端が接続し、交流端子Ｔ４は、リアクトル１２ｂの一端が接続している。リアクトル１２ａ，１２ｂの各他端間にはコンデンサ１３が接続し、コンデンサ１３の両端電圧（出力電圧Ｖｏ）が負荷１４に印加される。

そして、駆動回路１５が、スイッチング素子Ｑ１〜Ｑ６を駆動する機能を有しており、駆動回路１５は、制御部１５ａと、６個のドライバ１５ｂとで構成される。制御部１５ａは、負荷１４に印加される出力電圧Ｖｏ、負荷１４へ供給される出力電流Ｉｏの検出値に基づいて、スイッチング素子Ｑ１〜Ｑ６をオン・オフ制御する各制御信号をドライバ１５ｂへ出力する。ドライバ１５ｂは、スイッチング素子Ｑ１〜Ｑ６をオン・オフ駆動する各駆動信号を制御信号に応じて生成する。そして、ドライバ１５ｂは、駆動端子Ｔ１１〜Ｔ１６を介してスイッチング素子Ｑ１〜Ｑ６の各ゲートへ駆動信号を出力する。

次に、電力変換装置の動作を図３、図４を用いて説明する。

図３は、電力変換装置の出力電圧Ｖｏ（５０Ｈｚ／６０Ｈｚ）の１周期分における各部の動作を示す。なお、負荷１４が商用電力系統に接続されている場合、出力電圧Ｖｏは、位相および振幅を系統電圧に同期させて出力される。

まず、スイッチング素子Ｑ１，Ｑ４がオン・オフを繰り返すＰＷＭ（Pulse Width Modulation）動作を行い、スイッチング素子Ｑ５がオン状態を維持し、スイッチング素子Ｑ２，Ｑ３，Ｑ６がオフ状態を維持することによって、出力電圧Ｖｏは正の半周期波形に制御される。また、スイッチング素子Ｑ２，Ｑ３がオン・オフを繰り返すＰＷＭ動作を行い、スイッチング素子Ｑ６がオン状態を維持し、スイッチング素子Ｑ１，Ｑ４，Ｑ５がオフ状態を維持することによって、出力電圧Ｖｏは負の半周期波形に制御される。

そして、交流端子Ｔ３−Ｔ４間の交流電圧（交番電圧）Ｖ２は、インバータ回路１の動作によって、「Ｖ１」，「０」，「−Ｖ１」の３値をとり得る。一方、一般的なバイポーラ駆動方式のインバータにおいて交流電圧Ｖ２がとり得る値は、２値となる。本実施形態では、交流電圧Ｖ２が３値をとり得るので、２値をとる場合に比べて、同一出力であれば交流電圧Ｖ２の振幅値（絶対値）を小さくできる。したがって、スイッチング素子Ｑ１〜Ｑ４のスイッチング損失、リアクトル１２ａ，１２ｂの鉄損が下がるため、回路の電力効率を高くできる。

図４は、図３中の範囲Ｘ（正の半周期の一部）の拡大波形を示す。

まず、期間Ｔａにおいて、スイッチング素子Ｑ１，Ｑ４がオン、スイッチング素子Ｑ２，Ｑ３がオフ、スイッチング素子Ｑ５がオン、スイッチング素子Ｑ６がオフしている。この期間Ｔａにおいて、直流電源１１の正極 → スイッチング素子Ｑ１ → 導電路３ａ → リアクトル１２ａ → コンデンサ１３ → リアクトル１２ｂ → 導電路３ｂ → スイッチング素子Ｑ４ → 直流電源１１の負極の経路で電流Ｉｏｎ（図５参照）が流れる。そして、スイッチング素子Ｑ１，Ｑ４ではコレクタからエミッタに向かって電流Ｉｏｎが流れるので、スイッチング素子Ｑ１，Ｑ４に導通損が発生する。一方、ダイオードＤ１〜Ｄ４には電流が流れない。また、期間Ｔａにおいて、交流電圧Ｖ２の振幅は「Ｖ１」となる
次に、期間Ｔｂにおいて、スイッチング素子Ｑ１，Ｑ４がターンオフする。スイッチング素子Ｑ１，Ｑ４がターンオフするとき、スイッチング素子Ｑ１，Ｑ４のコレクタ−エミッタ間電圧は、「略０」 → 「Ｖ１／２」に変化し、スイッチング素子Ｑ１，Ｑ４を流れる電流は、「Ｉｏｎ」 → 「０」に変化する。したがって、スイッチング素子Ｑ１，Ｑ４は、ターンオフ時にスイッチング損が発生する。また、リアクトル１２ａ，１２ｂに蓄積されたエネルギーが放出されるため、ダイオードＤ６およびスイッチング素子Ｑ５には、還流電流Ｉｒ（図６参照）が流れ始める。

次に、期間Ｔｃにおいて、ダイオードＤ６およびスイッチング素子Ｑ５には、還流電流Ｉｒが流れる。したがって、ダイオードＤ６およびスイッチング素子Ｑ５には、導通損が発生する。

次に、期間Ｔｄにおいて、スイッチング素子Ｑ１，Ｑ４がターンオンする。スイッチング素子Ｑ１，Ｑ４がターンオンするとき、スイッチング素子Ｑ１，Ｑ４のコレクタ−エミッタ間電圧は、「Ｖ１／２」 → 「略０」に変化し、スイッチング素子Ｑ１，Ｑ４を流れる電流は、「０」 → 「Ｉｏｎ」に変化する。したがって、スイッチング素子Ｑ１，Ｑ４は、ターンオン時にスイッチング損が発生する。ダイオードＤ６は、順方向バイアスから逆方向バイアスに変化するため、逆回復損（リカバリ損）が発生する。

次に、期間Ｔｅにおいて、スイッチング素子Ｑ１，Ｑ４がオン状態を維持しており、期間Ｔａと同様の動作になる。

また、導電路３ａ，３ｂを流れる電流は、還流電流Ｉｒの発生時には「０」となり、還流電流Ｉｒが発生していない時には電流Ｉｏｎとなるので、不連続な電流波形となる。すなわち、導電路３ａ，３ｂには、スイッチング素子Ｑ１，Ｑ４およびスイッチング素子Ｑ２，Ｑ３のＰＷＭ周波数（スイッチング周波数）の電流が流れる。

上述のように、半導体装置１０は、フルブリッジ接続された複数のスイッチング素子Ｑ１〜Ｑ４（第１のスイッチング素子）を含んで構成されて、スイッチング素子Ｑ１〜Ｑ４がオン・オフすることによって交流電圧を出力するインバータ回路１を備える。さらに、半導体装置１０は、インバータ回路１の出力に接続した導体からなる導電路３ａ，３ｂを備える。さらに、半導体装置１０は、スイッチング素子Ｑ５，Ｑ６（第２のスイッチング素子）を含んで構成されて、導電路３ａ，３ｂに接続され、スイッチング素子Ｑ５，Ｑ６がオンすることによって導電路３ａ−３ｂ間を導通させるクランプ回路２を備える。そして、インバータ回路１と導電路３ａ，３ｂとクランプ回路２とは、一つのパッケージ１０ａ内に収められている。

而して、インバータ回路１と導電路３ａ，３ｂとクランプ回路２とは、一つのパッケージ１０ａ内に収められるので、インバータ回路１とクランプ回路２との間に形成される導電路３ａ，３ｂの経路長を短くすることができる。したがって、導電路３ａ，３ｂのインピーダンスが削減可能になる。導電路３ａ，３ｂの抵抗成分Ｒ１ａ，Ｒ１ｂ（図２参照）の削減により、配線抵抗での損失が抑制される。また、導電路３ａ，３ｂのインダクタンス成分Ｌ１ａ，Ｌ１ｂ（図２参照）の削減により、電圧変動やノイズを抑制できる。また、半導体装置１０は、インバータ回路１およびクランプ回路２の専用の回路構成であるので、半導体装置１０内に使用しない不要な素子が残ることがなく、コスト面で有利になる。

また、電力変換装置は、半導体装置１０と、半導体装置１０のスイッチング素子Ｑ１〜Ｑ４（第１のスイッチング素子）およびスイッチング素子Ｑ５，Ｑ６（第２のスイッチング素子）を駆動する駆動回路１５とを備えることを特徴とする。

なお、抵抗成分Ｒ１ａ，Ｒ１ｂの抵抗値をＲｐ、インバータ回路１の出力電流をＩｐとした場合、導電路３ａ，３ｂにおける損失Ｐ１は、Ｐ１＝Ｉｐ^２・Ｒｐとなる。さらに、インダクタンス成分Ｌ１ａ，Ｌ１ｂのインダクタンス値をＬｐとすると、導電路３ａ，３ｂにおける電圧降下Ｖａは、Ｖａ＝Ｉｐ・Ｒｐ＋Ｌｐ｛∂Ｉｐ／∂ｔ｝となる。

また、図２において、スイッチング素子Ｑ１のエミッタ電位（駆動電圧の基準電位）と、スイッチング素子Ｑ５のエミッタ電位（駆動電圧の基準電位）とは、導電路３ａを介して接続している。さらに、スイッチング素子Ｑ３のエミッタ電位（駆動電圧の基準電位）と、スイッチング素子Ｑ６のエミッタ電位（駆動電圧の基準電位）とは、導電路３ｂを介して接続している。そして、導電路３ａ，３ｂの抵抗成分Ｒ１ａ，Ｒ１ｂおよびインダクタンス成分Ｌ１ａ，Ｌ１ｂの削減により、導電路３ａ，３ｂによる電圧降下を抑制することができる。したがって、スイッチング素子Ｑ１，Ｑ５の駆動電源を共通化でき、スイッチング素子Ｑ３，Ｑ６の駆動電源を共通化でき、スイッチング素子の駆動電源を簡易に構成することができる。

ここで、スイッチング素子Ｑ１〜Ｑ６をＩＧＢＴで構成した場合、スイッチング素子Ｑ１〜Ｑ６のオフ時において、駆動電圧は「ＩＧＢＴのエミッタ電位」となり、スイッチング素子Ｑ１〜Ｑ６のオン時において、駆動電圧は「ＩＧＢＴのエミッタ電位＋１０Ｖ」程度となる。

また、スイッチング素子Ｑ１〜Ｑ６には、ゲート−エミッタ間に印加可能な最大駆動電圧が予め決められている。しかしながら、スイッチング素子の駆動電源を共通化した場合、導電路のインピーダンスによる電圧降下によって、各スイッチング素子のエミッタ電位に差が生じ、スイッチング素子のゲートに印加される駆動電圧が最大駆動電圧を上回ってしまう可能性がある。例えば、導電路３ａの経路長が長くて、導電路３ａのインピーダンスが大きいとする。この場合、スイッチング素子Ｑ１，Ｑ５の駆動電源を共通化すると、導電路３ａのインピーダンスによる電圧降下によって、スイッチング素子Ｑ５のエミッタ電位が下がって、スイッチング素子Ｑ５の駆動電圧が最大駆動電圧を上回ってしまう可能性がある。また、導電路３ｂの経路長が長くて、導電路３ｂのインピーダンスが大きいとする。この場合、スイッチング素子Ｑ３，Ｑ６の駆動電源を共通化すると、導電路３ｂのインピーダンスによる電圧降下によって、スイッチング素子Ｑ６のエミッタ電位が下がって、スイッチング素子Ｑ６の駆動電圧が最大駆動電圧を上回ってしまう可能性がある。

しかしながら、本実施形態では、インバータ回路１と導電路３ａ，３ｂとクランプ回路２とを一つのパッケージ１０ａ内に収めて、導電路３ａ，３ｂの経路長を短くできるので、導電路３ａ，３ｂでの電圧降下を抑制可能となる。したがって、スイッチング素子Ｑ１，Ｑ５の駆動電源の共通化、およびスイッチング素子Ｑ３，Ｑ６の駆動電源の共通化を実現できる。

すなわち、導電路３ａは、スイッチング素子Ｑ１，Ｑ５の各駆動電圧が予め決められた最大駆動電圧以下になるように、スイッチング素子のＰＷＭ周波数において導電路３ａに発生する損失（例えば、電流Ｉｏｎによる電圧降下）を抑制可能な経路長に設定される。また、導電路３ｂは、スイッチング素子Ｑ３，Ｑ６の各駆動電圧が予め決められた最大駆動電圧以下になるように、スイッチング素子のＰＷＭ周波数において導電路３ｂに発生する損失（例えば、電流Ｉｏｎによる電圧降下）を抑制可能な経路長に設定される。

図７は、スイッチング素子Ｑ１〜Ｑ６の駆動電源の構成例を示す。スイッチング素子Ｑ１，Ｑ５の各ドライバ１５ｂは、駆動電源Ｅ１の電圧Ｖｓ１から駆動信号を生成しており、スイッチング素子Ｑ１，Ｑ５の駆動電源を共通化している。スイッチング素子Ｑ３，Ｑ６の各ドライバ１５ｂは、駆動電源Ｅ２の電圧Ｖｓ２から駆動信号を生成しており、スイッチング素子Ｑ３，Ｑ６の駆動電源を共通化している。

さらに、スイッチング素子Ｑ２，Ｑ４のエミッタ電位（駆動電圧の基準電位）も共通である。そこで、スイッチング素子Ｑ２，Ｑ４の各ドライバ１５ｂは、駆動電源Ｅ３の電圧Ｖｓ３から駆動信号を生成しており、スイッチング素子Ｑ２，Ｑ４の駆動電源を共通化している。

次に、図８（ａ）は、インバータ回路１およびクランプ回路２のスイッチング素子に発生する損失の種類を示す。図８（ｂ）は、インバータ回路１およびクランプ回路２のダイオードに発生する損失の種類を示す。

まず、インバータ回路１のスイッチング素子Ｑ１〜Ｑ４は、導通損とスイッチング損の両方が発生するため、コレクタ−エミッタ間電圧の低電圧化、スイッチングの高速化の両方の特性が求められる。インバータ回路１のダイオードＤ１〜Ｄ４は、電流が殆ど流れないため、導通損、逆回復損ともに殆ど発生しない、
クランプ回路２のスイッチング素子Ｑ５，Ｑ６は、導通損が発生するが、スイッチング損が殆ど発生しないため、スイッチングの高速化よりも、コレクタ−エミッタ間電圧の低電圧化が優先される。クランプ回路２のダイオードＤ５，Ｄ６は還流電流Ｉｒが流れて、導通損および逆回復損が発生するので、順方向電圧の低電圧化、逆回復時間の短時間化の両方の特性が求められる。

したがって、スイッチング素子Ｑ１〜Ｑ４は、スイッチング素子Ｑ５，Ｑ６に比べて高速スイッチングが可能な素子を用いることが好ましい。また、スイッチング素子Ｑ５，Ｑ６は、コレクタ−エミッタ間電圧が低い素子を用いることが好ましい。この場合、半導体装置１０の回路損失を低減させて、回路の電力効率を向上させることができる。また、スイッチング素子Ｑ５，Ｑ６には廉価な素子を用いることができるので、コスト削減が可能になる。

また、ダイオードＤ５，Ｄ６は、ダイオードＤ１〜Ｄ４より逆回復（リカバリ）時の損失が小さいことが好ましい。この場合、ダイオードＤ５，Ｄ６における逆回復損を削減して、回路の電力効率の向上を図ることができる。このダイオードの逆回復（リカバリ）は、ダイオードが順バイアス状態から逆バイアス状態に変化した場合、接合部の容量を充電するためにカソードからアノードに向かって逆方向電流が流れる現象である。

また、ダイオードＤ５，Ｄ６は、ダイオードＤ１〜Ｄ４より順方向電圧が低いことが好ましい。この場合、ダイオードＤ５，Ｄ６は導通損が小さくなり、回路の電力効率の向上を図ることができる。また、ダイオードＤ１〜Ｄ４には廉価な素子を用いることができるので、コスト削減が可能になる。

また図９は、クランプ回路２の別の構成を示す。図９に示すクランプ回路２は、導電路３ａにカソードを接続したダイオードＤ１１（第２のダイオード）と導電路３ｂにカソードを接続したダイオードＤ１２（第２のダイオード）との直列回路を備える。さらに、クランプ回路２は、導電路３ａにアノードを接続したダイオードＤ１３（第２のダイオード）と導電路３ｂにアノードを接続したダイオードＤ１４（第２のダイオード）との直列回路を備える。さらに、クランプ回路２は、ダイオードＤ１１，Ｄ１２の接続点とダイオードＤ１３，Ｄ１４の接続点との間に接続されたＩＧＢＴからなるスイッチング素子Ｑ１１（第１のスイッチング素子）を備える。そして、スイッチング素子Ｑ１１がオンすることによって、還流電流Ｉｒがクランプ回路２を流れる。この場合、還流電流Ｉｒが２つのダイオード（ダイオードＤ１１，Ｄ１４またはダイオードＤ１２，Ｄ１３）を通るので、ダイオードＤ１１〜Ｄ１４に順方向電圧が低い素子を用いることはより効果的になる。

また、図１０に示すように、スイッチング素子Ｑ１〜Ｑ４は、ワイドギャップ半導体で形成されることが好ましい。スイッチング素子Ｑ１〜Ｑ４にワイドギャップ半導体を用いることによって、シリコン材料を用いた場合に比べて導通損を２０〜５０％削減でき、スイッチング損を６０〜７５％削減できるため、損失低減、高効率化が可能になる。なお、ワイドギャップ半導体には、例えば炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等が用いられる。

また、スイッチング素子Ｑ１〜Ｑ４にＭＯＳＦＥＴ（Metal-Oxide-SemiconductorField-Effect Transistor）を用いてもよい。スイッチング素子Ｑ１〜Ｑ４にＭＯＳＦＥＴを用いることによって、スイッチング周波数の高周波化が容易になり、リアクトル１２ａ，１２ｂの小型化を図ることができる。また、ダイオードＤ１〜Ｄ４にはＭＯＳＦＥＴの寄生ダイオードを用いることができるので、素子数を削減できる。

また図１１に示すように、サイリスタあるいはＧＴＯ（Gate Turn Offサイリスタ）からなるスイッチング素子Ｑ２１，Ｑ２２（第２のスイッチング素子）を互いに逆方向に並列接続して、クランプ回路２を構成してもよい。この場合、ダイオードを用いないので、ＩＧＢＴを用いたクランプ回路２（図１参照）に比べてダイオードＤ５，Ｄ６の順方向電圧分だけ損失を削減できる。また、クランプ回路２に用いるスイッチング素子には、早いスイッチング速度を要求されないので、サイリスタ、ＧＴＯ等のスイッチング速度が比較的遅い素子を用いることができる。而して、クランプ回路２にサイリスタあるいはＧＴＯを用いることによって、低コスト化、大容量化を図ることができる。

また図１２に示すように、クランプ回路２のスイッチング素子Ｑ５，Ｑ６をＭＯＳＦＥＴで構成してもよい。スイッチング素子Ｑ５，Ｑ６をＩＧＢＴで構成した場合と比べて（図１参照）、一般にオン抵抗が小さいので、導通損を抑制できる。特に電流容量が小さい領域での効率向上を図ることができる。なお、ＭＯＳＦＥＴ（スイッチング素子Ｑ５，Ｑ６）の寄生ダイオードをダイオードＤ５，Ｄ６として用いた場合、逆回復損が比較的大きくなることがあるので、単体のダイオード素子を追加してダイオードＤ５，Ｄ６として用いる場合もある。

また図１３に示すように、逆阻止ＩＧＢＴからなるスイッチング素子Ｑ３１，Ｑ３２（第２のスイッチング素子）を用いてクランプ回路２を構成してもよい。図１３のクランプ回路２は、スイッチング素子Ｑ３１のコレクタをスイッチング素子Ｑ３２のエミッタに接続し、スイッチング素子Ｑ３２のコレクタをスイッチング素子Ｑ３１のエミッタに接続して、導電路３ａ−３ｂ間に設けられている。この場合、図１のクランプ回路２と比較して、逆耐圧を担うダイオードＤ５，Ｄ６が不要となるため、素子数の削減によって小型化、低コスト化を図ることができる。

図１のクランプ回路２が導通した場合、クランプ回路２の両端間の電圧は、スイッチング素子のオン電圧とダイオードの順方向電圧との和（３Ｖ程度）になる。一方、図１３のクランプ回路２が導通した場合、クランプ回路２の両端間の電圧は、スイッチング素子のオン電圧（１．５Ｖ程度）のみになり、導通損を削減することができる。

また、クランプ回路２のスイッチング素子Ｑ５，Ｑ６にワイドギャップ半導体を用いてもよい。スイッチング素子Ｑ５，Ｑ６にワイドギャップ半導体を用いることによって、シリコン材料を用いた場合に比べて逆回復損を８０％以上削減できるため、損失低減、高効率化が可能になる。

また、クランプ回路２のスイッチング素子Ｑ５，Ｑ６を図１４のように接続してもよい。この場合、スイッチング素子Ｑ５のコレクタが導電路３ａに接続し、スイッチング素子Ｑ５のエミッタとスイッチング素子Ｑ６のエミッタとが接続し、スイッチング素子Ｑ６のコレクタが導電路３ｂに接続している。ダイオードＤ５，Ｄ６のそれぞれは、スイッチング素子Ｑ５，Ｑ６のそれぞれに逆並列接続している。

すなわち、図１４のクランプ回路２は、スイッチング素子Ｑ５，Ｑ６のエミッタ電位（駆動電圧の基準電位）が共通となる。そして、スイッチング素子Ｑ５，Ｑ６のドライバ１５ｂは、駆動電源Ｅ４の電圧Ｖｓ４から駆動信号を生成しており、スイッチング素子Ｑ５，Ｑ６の駆動電源を共通化している。したがって、半導体装置１０は、回路の小型化、コストダウンを図ることができる。また、半導体装置１０は、インバータ回路１と導電路３ａ，３ｂとクランプ回路２とを一つのパッケージ１０ａ内に収めて、導電路３ａ，３ｂの経路長を短くしており、スイッチング素子の駆動電源の共通化を容易にしている。

また、半導体装置１０は、交流端子Ｔ３−Ｔ４間に入力された交流を直流に変換し、直流端子Ｔ１−Ｔ２間から直流を出力するコンバータ機能を具備してもよい。すなわち、半導体装置１０が直流電圧Ｖ１を交流電圧Ｖ２に変換して出力する第１の動作（インバータ動作）と、半導体装置１０が交流電圧Ｖ２を直流電圧Ｖ１に変換して出力する第２の動作（コンバータ動作）とを切り替え可能に構成してもよい。半導体装置１０がコンバータとして動作する場合、スイッチング素子Ｑ１〜Ｑ６の制御方法は、図３に示すインバータ動作時と略同様であり、電力の伝達方向が逆方向となる。この電力の伝達方向は、直流端子Ｔ１−Ｔ２間の直流電圧Ｖ１と、交流端子Ｔ３−Ｔ４間の交流電圧Ｖ２との大小関係によって自動的に決まる。而して、インバータ動作とコンバータ動作との切り替えをスムーズに行うことができる。また、直流電源１１を蓄電池で構成した場合、この蓄電池の充放電制御が可能になる。

１０ 半導体装置
１０ａ パッケージ
１ インバータ回路
２ クランプ回路
３ａ，３ｂ 導電路
Ｑ１〜Ｑ６ スイッチング素子
Ｄ１〜Ｄ６ ダイオード

Claims (11)

1. フルブリッジ接続された複数の第１のスイッチング素子を含んで構成されて、前記第１のスイッチング素子がオン・オフすることによって直流電圧を交流電圧に変換して出力するインバータ回路と、
   前記インバータ回路の出力に接続した導体からなる導電路と、
   第２のスイッチング素子を含んで構成されて、前記導電路に接続され、前記第２のスイッチング素子がオンすることによって前記導電路間を導通させるクランプ回路とを備え、
   前記インバータ回路と前記導電路と前記クランプ回路とは、一つのパッケージ内に収められた
   ことを特徴とする半導体装置。
2. １つ以上の前記第１のスイッチング素子の駆動電圧の基準電位と、１つ以上の前記第２のスイッチング素子の駆動電圧の基準電位とを前記導電路を介して接続して、当該第１のスイッチング素子および当該第２のスイッチング素子の駆動電源を共通化した場合、前記導電路は、前記第１のスイッチング素子および前記第２のスイッチング素子の各駆動電圧が予め決められた最大駆動電圧以下になるように、前記インバータ回路のスイッチング周波数において前記導電路に発生する損失を抑制可能な経路長に設定されることを特徴とする請求項１記載の半導体装置。
3. 前記第１のスイッチング素子は、前記第２のスイッチング素子よりも、高速スイッチングが可能な素子であることを特徴とする請求項１または２記載の半導体装置。
4. 前記第１のスイッチング素子に逆並列接続された第１のダイオードと、前記第２のスイッチング素子に逆並列接続された第２のダイオードとを備え、
   前記第２のダイオードは、前記第１のダイオードより逆回復時の損失が小さい
   ことを特徴とする請求項１乃至３いずれか記載の半導体装置。
5. 前記第１のスイッチング素子に逆並列接続された第１のダイオードと、前記第２のスイッチング素子に逆並列接続された第２のダイオードとを備え、
   前記第２のダイオードは、前記第１のダイオードより順方向電圧が低い
   ことを特徴とする請求項１乃至４いずれか記載の半導体装置。
6. 前記第１のスイッチング素子は、ワイドギャップ半導体で形成されることを特徴とする請求項１乃至５いずれか記載の半導体装置。
7. 前記第１のスイッチング素子に逆並列接続された第１のダイオードと、前記第２のスイッチング素子に逆並列接続された第２のダイオードとを備え、前記第２のダイオードは、ワイドギャップ半導体で形成されることを特徴とする請求項１乃至６いずれか記載の半導体装置。
8. 請求項１乃至７いずれか記載の半導体装置と、前記半導体装置の前記第１のスイッチング素子および前記第２のスイッチング素子を駆動する駆動回路とを備えることを特徴とする電力変換装置。
9. 前記クランプ回路は、複数の前記第２のスイッチング素子を備え、
   前記駆動回路は、共通の駆動電源を用いて複数の前記第２のスイッチング素子を駆動する
   ことを特徴とする請求項８記載の電力変換装置。
10. 前記駆動回路は、共通の駆動電源を用いて前記第１のスイッチング素子および前記第２のスイッチング素子を駆動することを特徴とする請求項８記載の電力変換装置。
11. 前記半導体装置が直流電圧を交流電圧に変換して出力する第１の動作と、前記半導体装置が交流電圧を直流電圧に変換して出力する第２の動作とを切り替え可能に構成することを特徴とする請求項８乃至１０いずれか記載の電力変換装置。

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