JP3212791B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、たとえば三相インバ
ータ回路をパッケージ内に収納してなる半導体パワーモ
ジュールなどの半導体装置に関するもので、特に電源制
御のためのコンバータ回路やインバータ回路などに用い
られるものである。
ータ回路をパッケージ内に収納してなる半導体パワーモ
ジュールなどの半導体装置に関するもので、特に電源制
御のためのコンバータ回路やインバータ回路などに用い
られるものである。
【０００２】
【従来の技術】従来より、たとえば三相インバータ回路
を１つのパッケージ内に収納してなる半導体パワーモジ
ュールが各種実用化されている。図５は、三相電源のハ
イサイド側の半導体素子とローサイド側の半導体素子と
を正方形的に配置してなる半導体パワーモジュール（第
１の従来装置）の例を示すものである。
を１つのパッケージ内に収納してなる半導体パワーモジ
ュールが各種実用化されている。図５は、三相電源のハ
イサイド側の半導体素子とローサイド側の半導体素子と
を正方形的に配置してなる半導体パワーモジュール（第
１の従来装置）の例を示すものである。
【０００３】この第１の従来装置の場合、たとえば放熱
基板１上の絶縁層２の上面において、ハイサイド側、つ
まり三相電源の正極（＋）側全相の半導体素子ｕ，ｖ，
ｗは、それぞれヒートスプレッタ（放熱ブロック）３を
介して、同一の電極回路パターンＰａ上に近接させて配
置されている。
基板１上の絶縁層２の上面において、ハイサイド側、つ
まり三相電源の正極（＋）側全相の半導体素子ｕ，ｖ，
ｗは、それぞれヒートスプレッタ（放熱ブロック）３を
介して、同一の電極回路パターンＰａ上に近接させて配
置されている。
【０００４】また、ローサイド側、つまり負極（−）側
の各相の半導体素子ｘ，ｙ，ｚは、それぞれヒートスプ
レッタ３を介して、個々の電極回路パターンＰｂ，Ｐ
ｃ，Ｐｄ上に独立させて配置されている。
の各相の半導体素子ｘ，ｙ，ｚは、それぞれヒートスプ
レッタ３を介して、個々の電極回路パターンＰｂ，Ｐ
ｃ，Ｐｄ上に独立させて配置されている。
【０００５】そして、それらＵ，Ｖ，Ｗ各相の半導体素
子ｕ，ｘ、ｖ，ｙ、ｗ，ｚが対向するようにして放熱基
板１上のほぼ中央部に集約して設けられることにより、
正方形的に配置されるようになっている。
子ｕ，ｘ、ｖ，ｙ、ｗ，ｚが対向するようにして放熱基
板１上のほぼ中央部に集約して設けられることにより、
正方形的に配置されるようになっている。
【０００６】この場合、上記電極回路パターンＰａは＋
側の半導体素子ｕ，ｖ，ｗのコレクタが共通に接続され
るために一体化されており、上記電極回路パターンＰ
ｂ，Ｐｃ，Ｐｄは−側の半導体素子ｘ，ｙ，ｚのコレク
タが個々に接続されるために独立されている。
側の半導体素子ｕ，ｖ，ｗのコレクタが共通に接続され
るために一体化されており、上記電極回路パターンＰ
ｂ，Ｐｃ，Ｐｄは−側の半導体素子ｘ，ｙ，ｚのコレク
タが個々に接続されるために独立されている。
【０００７】なお、図中のＰｅは、エミッタ接続用の電
極回路パターンである。このようなパターン配置による
半導体パワーモジュールにおいては、Ｕ，Ｖ，Ｗ各相
の、＋側の半導体素子ｕ，ｖ，ｗおよび−側の半導体素
子ｘ，ｙ，ｚの各端子（図示していない）が、ボンディ
ング・ワイヤなどにより電極回路パターンＰａ，Ｐｂ，
Ｐｃ，Ｐｄ，Ｐｅと選択的に接続され、さらに配線を介
して外部端子（図示していない）と電気的に接続される
ことで、所望のブリッジ回路が構成されるようになって
いる。
極回路パターンである。このようなパターン配置による
半導体パワーモジュールにおいては、Ｕ，Ｖ，Ｗ各相
の、＋側の半導体素子ｕ，ｖ，ｗおよび−側の半導体素
子ｘ，ｙ，ｚの各端子（図示していない）が、ボンディ
ング・ワイヤなどにより電極回路パターンＰａ，Ｐｂ，
Ｐｃ，Ｐｄ，Ｐｅと選択的に接続され、さらに配線を介
して外部端子（図示していない）と電気的に接続される
ことで、所望のブリッジ回路が構成されるようになって
いる。
【０００８】しかしながら、上記した第１の従来装置の
場合、放熱基板１上の各電極回路パターンＰａ，Ｐｂ，
Ｐｃ，Ｐｄのサイズが統一されていないため、素子発熱
（駆動）時の放熱特性が素子の位置によって異なった
り、他の素子が発する熱により受ける影響にばらつきが
あるなどの問題があった。
場合、放熱基板１上の各電極回路パターンＰａ，Ｐｂ，
Ｐｃ，Ｐｄのサイズが統一されていないため、素子発熱
（駆動）時の放熱特性が素子の位置によって異なった
り、他の素子が発する熱により受ける影響にばらつきが
あるなどの問題があった。
【０００９】たとえば、＋側の各素子ｕ，ｖ，ｗは、同
一の電極回路パターンＰａ上に近接させて配置されるよ
うになっているため、放熱特性についてはパターン面積
が大きい分だけ有利であるが、他の素子が発する熱の影
響を受けやすい。
一の電極回路パターンＰａ上に近接させて配置されるよ
うになっているため、放熱特性についてはパターン面積
が大きい分だけ有利であるが、他の素子が発する熱の影
響を受けやすい。
【００１０】一方、−側の各素子ｘ，ｙ，ｚは、電極回
路パターンＰｂ，Ｐｃ，Ｐｄが素子ごとに独立している
ために面積が小さく放熱特性については不利となるが、
他の素子が発する熱の影響を受けにくい。
路パターンＰｂ，Ｐｃ，Ｐｄが素子ごとに独立している
ために面積が小さく放熱特性については不利となるが、
他の素子が発する熱の影響を受けにくい。
【００１１】このように、ハイサイド側の半導体素子と
ローサイド側の半導体素子とで熱的アンバランスが生じ
るため、たとえば熱疲労により破壊に至る素子が発生す
る可能性が高く、製品としての寿命を損なう原因となっ
ていた。
ローサイド側の半導体素子とで熱的アンバランスが生じ
るため、たとえば熱疲労により破壊に至る素子が発生す
る可能性が高く、製品としての寿命を損なう原因となっ
ていた。
【００１２】また、第１の従来装置の場合、コンパクト
化が困難であるという問題もあった。図６は、コンパク
ト化のために、ハイサイド側の半導体素子とローサイド
側の半導体素子とを長方形的（一列）に配置してなる半
導体パワーモジュール（第２の従来装置）の例を示すも
のである。
化が困難であるという問題もあった。図６は、コンパク
ト化のために、ハイサイド側の半導体素子とローサイド
側の半導体素子とを長方形的（一列）に配置してなる半
導体パワーモジュール（第２の従来装置）の例を示すも
のである。
【００１３】すなわち、この第２の従来装置の場合、た
とえばハイサイド側の全相の半導体素子ｕ，ｖ，ｗを同
一の電極回路パターンＰａ上に近接させて配置し、ロー
サイド側の各相の半導体素子ｘ，ｙ，ｚを個々の電極回
路パターンＰｂ，Ｐｃ，Ｐｄ上に独立させて配置し、そ
れらを放熱基板１のほぼ中央部に一列に並べるように集
約して設けることにより、長方形的に配置するようにし
ている。
とえばハイサイド側の全相の半導体素子ｕ，ｖ，ｗを同
一の電極回路パターンＰａ上に近接させて配置し、ロー
サイド側の各相の半導体素子ｘ，ｙ，ｚを個々の電極回
路パターンＰｂ，Ｐｃ，Ｐｄ上に独立させて配置し、そ
れらを放熱基板１のほぼ中央部に一列に並べるように集
約して設けることにより、長方形的に配置するようにし
ている。
【００１４】しかしながら、この第２の従来装置の場
合、上記した第１の従来装置よりも多少のコンパクト化
は図れるものの、第１の従来装置の場合と同様な問題点
があるととに、加えてＵ，Ｖ，Ｗ各相の半導体素子ｕ，
ｘ、ｖ，ｙ、ｗ，ｚの位置が離されて直線的に配置され
るようになっているため、外部端子との接続のための配
線の引き回しが複雑になったり、外部端子の形状が異な
ったものになるなど、それにかかるコストが割高となっ
ていた。
合、上記した第１の従来装置よりも多少のコンパクト化
は図れるものの、第１の従来装置の場合と同様な問題点
があるととに、加えてＵ，Ｖ，Ｗ各相の半導体素子ｕ，
ｘ、ｖ，ｙ、ｗ，ｚの位置が離されて直線的に配置され
るようになっているため、外部端子との接続のための配
線の引き回しが複雑になったり、外部端子の形状が異な
ったものになるなど、それにかかるコストが割高となっ
ていた。
【００１５】これは、電源各相の＋側の半導体素子と−
側の半導体素子との外部入出力用の端子が各々共通であ
るためである（たとえば、図６の、Ｕ相の＋側の半導体
素子ｕと−側の半導体素子ｘとが外部端子（Ｕ）に、Ｖ
相の＋側の半導体素子ｖと−側の半導体素子ｙとが外部
端子（Ｖ）に、Ｗ相の＋側の半導体素子ｗと−側の半導
体素子ｚとが外部端子（Ｗ）に、それぞれ配線され
る）。この配線の複雑化などにより、成形性が悪く、そ
の分だけ大型化するなどの問題もあった。
側の半導体素子との外部入出力用の端子が各々共通であ
るためである（たとえば、図６の、Ｕ相の＋側の半導体
素子ｕと−側の半導体素子ｘとが外部端子（Ｕ）に、Ｖ
相の＋側の半導体素子ｖと−側の半導体素子ｙとが外部
端子（Ｖ）に、Ｗ相の＋側の半導体素子ｗと−側の半導
体素子ｚとが外部端子（Ｗ）に、それぞれ配線され
る）。この配線の複雑化などにより、成形性が悪く、そ
の分だけ大型化するなどの問題もあった。
【００１６】
【発明が解決しようとする課題】上記したように、従来
においては、ハイサイド側の半導体素子とローサイド側
の半導体素子とで熱的アンバランスが生じるため、製品
としての寿命を損なうのみならず、コンパクト化に不向
きであるなどの問題があった。
においては、ハイサイド側の半導体素子とローサイド側
の半導体素子とで熱的アンバランスが生じるため、製品
としての寿命を損なうのみならず、コンパクト化に不向
きであるなどの問題があった。
【００１７】そこで、この発明は、放熱特性を改善で
き、製品の長寿命化が図れるとともに、コンパクト化お
よび低廉化が可能な半導体装置を提供することを目的と
している。
き、製品の長寿命化が図れるとともに、コンパクト化お
よび低廉化が可能な半導体装置を提供することを目的と
している。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、放熱基板上の
絶縁層上に、ブリッジ回路を構成する電源各相の正極側
制御用半導体素子と負極側制御用半導体素子とを交互に
一列に配置してなる構成とされている。
めに、この発明の半導体装置にあっては、放熱基板上の
絶縁層上に、ブリッジ回路を構成する電源各相の正極側
制御用半導体素子と負極側制御用半導体素子とを交互に
一列に配置してなる構成とされている。
【００１９】また、この発明の半導体装置にあっては、
絶縁層が形成された放熱基板と、この放熱基板上の前記
絶縁層上に、電源各相の正極側制御用半導体素子と負極
側制御用半導体素子とを交互に一列に配置することによ
り構成されてなるブリッジ回路とから構成されている。
絶縁層が形成された放熱基板と、この放熱基板上の前記
絶縁層上に、電源各相の正極側制御用半導体素子と負極
側制御用半導体素子とを交互に一列に配置することによ
り構成されてなるブリッジ回路とから構成されている。
【００２０】また、この発明の半導体装置にあっては、
放熱性を有する放熱基板と、この放熱基板上に形成され
た絶縁層と、この絶縁層上に形成された電極回路パター
ンと、この電極回路パターン上に、電源各相の正極側制
御用半導体素子と負極側制御用半導体素子とを交互に一
列に配置することにより構成されてなるブリッジ回路と
から構成されている。
放熱性を有する放熱基板と、この放熱基板上に形成され
た絶縁層と、この絶縁層上に形成された電極回路パター
ンと、この電極回路パターン上に、電源各相の正極側制
御用半導体素子と負極側制御用半導体素子とを交互に一
列に配置することにより構成されてなるブリッジ回路と
から構成されている。
【００２１】また、この発明の半導体装置にあっては、
放熱性を有する放熱基板と、この放熱基板上に形成され
た絶縁層と、この絶縁層上に略同一サイズで一列に形成
された複数の電極回路パターンと、この電極回路パター
ンのそれぞれに、電源各相の正極側制御用半導体素子と
負極側制御用半導体素子とを交互に配置することにより
構成されてなるブリッジ回路とから構成されている。
放熱性を有する放熱基板と、この放熱基板上に形成され
た絶縁層と、この絶縁層上に略同一サイズで一列に形成
された複数の電極回路パターンと、この電極回路パター
ンのそれぞれに、電源各相の正極側制御用半導体素子と
負極側制御用半導体素子とを交互に配置することにより
構成されてなるブリッジ回路とから構成されている。
【００２２】さらに、この発明の半導体装置にあって
は、放熱性を有する放熱基板と、この放熱基板上に形成
された絶縁層と、この絶縁層上に、ブリッジ回路を構成
する電源各相の正極側制御用半導体素子と負極側制御用
半導体素子とを交互に一列に配列させるべく略同一サイ
ズで形成された複数の電極回路パターンと、この電極回
路パターンのそれぞれに、電源各相の正極側制御用半導
体素子と負極側制御用半導体素子とを配置することによ
り構成されてなるブリッジ回路とから構成されている。
は、放熱性を有する放熱基板と、この放熱基板上に形成
された絶縁層と、この絶縁層上に、ブリッジ回路を構成
する電源各相の正極側制御用半導体素子と負極側制御用
半導体素子とを交互に一列に配列させるべく略同一サイ
ズで形成された複数の電極回路パターンと、この電極回
路パターンのそれぞれに、電源各相の正極側制御用半導
体素子と負極側制御用半導体素子とを配置することによ
り構成されてなるブリッジ回路とから構成されている。
【００２３】
【作用】この発明は、上記した手段により、それぞれの
半導体素子の発する熱の放散性を均等化できるようにな
るため、正極側の半導体素子と負極側の半導体素子との
間で生じる熱的アンバランスを緩和することが可能とな
るものである。しかも、外部端子との接続のための配線
の引き回しなどを簡素化できるようになるなど、成形性
などを向上することが可能となるものである。
半導体素子の発する熱の放散性を均等化できるようにな
るため、正極側の半導体素子と負極側の半導体素子との
間で生じる熱的アンバランスを緩和することが可能とな
るものである。しかも、外部端子との接続のための配線
の引き回しなどを簡素化できるようになるなど、成形性
などを向上することが可能となるものである。
【００２４】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかる半導体パワー
モジュールの概略構成を示すものである。なお、同図
（ａ）はブリッジ回路を構成してなる三相インバータ回
路の構成を概略的に示す平面図であり、同図（ｂ）は同
じくＡ−Ａ´線に沿う断面図である。
照して説明する。図１は、本発明にかかる半導体パワー
モジュールの概略構成を示すものである。なお、同図
（ａ）はブリッジ回路を構成してなる三相インバータ回
路の構成を概略的に示す平面図であり、同図（ｂ）は同
じくＡ−Ａ´線に沿う断面図である。
【００２５】たとえば、三相インバータ回路をパッケー
ジ内に収納してなる半導体パワーモジュールにおいて
は、放熱性を有するアルミニウム（Ａｌ）などにより形
成される金属基板１１、この金属基板１１上に設けられ
た絶縁層１２、この絶縁層１２上に設けられたカッパ
（Ｃｕ）などにより形成される複数の電極回路パターン
Ｐｅ，Ｐｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐｚ、およびこ
の電極回路パターンＰｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐ
ｚ上にそれぞれヒートスプレッタ（放熱ブロック）１３
を介して搭載される電源各相のハイサイド側の半導体素
子ｕ，ｖ，ｗとローサイド側の半導体素子ｘ，ｙ，ｚと
からなる三相インバータ回路が、端子一体型成形の樹脂
からなるパッケージ（後述する）内に収納された構成と
されている。
ジ内に収納してなる半導体パワーモジュールにおいて
は、放熱性を有するアルミニウム（Ａｌ）などにより形
成される金属基板１１、この金属基板１１上に設けられ
た絶縁層１２、この絶縁層１２上に設けられたカッパ
（Ｃｕ）などにより形成される複数の電極回路パターン
Ｐｅ，Ｐｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐｚ、およびこ
の電極回路パターンＰｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐ
ｚ上にそれぞれヒートスプレッタ（放熱ブロック）１３
を介して搭載される電源各相のハイサイド側の半導体素
子ｕ，ｖ，ｗとローサイド側の半導体素子ｘ，ｙ，ｚと
からなる三相インバータ回路が、端子一体型成形の樹脂
からなるパッケージ（後述する）内に収納された構成と
されている。
【００２６】この場合、ハイサイド側、つまり三相電源
の正極（＋）側全相の半導体素子ｕ，ｖ，ｗは、金属基
板１１上の絶縁層１２上に一体化して設けられた電極回
路パターンＰｕ，Ｐｖ，Ｐｗ上に、それぞれヒートスプ
レッタ１３を介して搭載されるようになっている。
の正極（＋）側全相の半導体素子ｕ，ｖ，ｗは、金属基
板１１上の絶縁層１２上に一体化して設けられた電極回
路パターンＰｕ，Ｐｖ，Ｐｗ上に、それぞれヒートスプ
レッタ１３を介して搭載されるようになっている。
【００２７】一方、ローサイド側、つまり負極（−）側
の各相の半導体素子ｘ，ｙ，ｚは、同じく金属基板１１
上の絶縁層１２上に個々に独立して設けられた電極回路
パターンＰｘ，Ｐｙ，Ｐｚ上に、それぞれヒートスプレ
ッタ１３を介して搭載されるようになっている。
の各相の半導体素子ｘ，ｙ，ｚは、同じく金属基板１１
上の絶縁層１２上に個々に独立して設けられた電極回路
パターンＰｘ，Ｐｙ，Ｐｚ上に、それぞれヒートスプレ
ッタ１３を介して搭載されるようになっている。
【００２８】ここで、上記電極回路パターンＰｕ，Ｐ
ｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐｚのそれぞれはほぼ同一サイ
ズからなり、＋側の各素子ｕ，ｖ，ｗが搭載される電極
回路パターンＰｕ，Ｐｖ，Ｐｗと−側の各素子ｘ，ｙ，
ｚが搭載される電極回路パターンＰｘ，Ｐｙ，Ｐｚとが
交互に配置され、それらが金属基板１１上のほぼ中央部
に一列（長方形的）に配列されるようにして設けられて
いる。
ｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐｚのそれぞれはほぼ同一サイ
ズからなり、＋側の各素子ｕ，ｖ，ｗが搭載される電極
回路パターンＰｕ，Ｐｖ，Ｐｗと−側の各素子ｘ，ｙ，
ｚが搭載される電極回路パターンＰｘ，Ｐｙ，Ｐｚとが
交互に配置され、それらが金属基板１１上のほぼ中央部
に一列（長方形的）に配列されるようにして設けられて
いる。
【００２９】また、電極回路パターンＰｕ，Ｐｖ，Ｐｗ
は、＋側の各素子ｕ，ｖ，ｗのコレクタを共通に接続す
るために、その一部が接続されることにより一体化され
た構成となっている。
は、＋側の各素子ｕ，ｖ，ｗのコレクタを共通に接続す
るために、その一部が接続されることにより一体化され
た構成となっている。
【００３０】なお、電極回路パターンＰｅは、上記電極
回路パターンＰｖ，Ｐｙ，Ｐｗ，Ｐｚの近傍に設けられ
たエミッタ接続用の電極回路パターンである。このよう
に、Ｕ相の各素子ｕ，ｘ、Ｖ相の各素子ｖ，ｙ、および
Ｗ相の各素子ｗ，ｚが互いに隣り合うようにして配置さ
れるようにすることにより、＋側の半導体素子ｕ，ｖ，
ｗと−側の半導体素子ｘ，ｙ，ｚとの間で生じる熱的ア
ンバランスを緩和することが可能となる。
回路パターンＰｖ，Ｐｙ，Ｐｗ，Ｐｚの近傍に設けられ
たエミッタ接続用の電極回路パターンである。このよう
に、Ｕ相の各素子ｕ，ｘ、Ｖ相の各素子ｖ，ｙ、および
Ｗ相の各素子ｗ，ｚが互いに隣り合うようにして配置さ
れるようにすることにより、＋側の半導体素子ｕ，ｖ，
ｗと−側の半導体素子ｘ，ｙ，ｚとの間で生じる熱的ア
ンバランスを緩和することが可能となる。
【００３１】すなわち、＋側の半導体素子ｕ，ｖ，ｗと
−側の半導体素子ｘ，ｙ，ｚとを交互に、かつ一列に配
置することで、各素子の発する熱の集中を分散できるよ
うになるとともに、他の素子の発する熱の影響を受けに
くくできる。
−側の半導体素子ｘ，ｙ，ｚとを交互に、かつ一列に配
置することで、各素子の発する熱の集中を分散できるよ
うになるとともに、他の素子の発する熱の影響を受けに
くくできる。
【００３２】また、各素子ｕ，ｖ，ｗ，ｘ，ｙ，ｚが搭
載される電極パターンＰｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，
Ｐｚをほぼ同一サイズとすることにより、各素子の発す
る熱の放散性を均等化できるようになるため、素子の位
置にかかわらず放熱特性が略一定となる。
載される電極パターンＰｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，
Ｐｚをほぼ同一サイズとすることにより、各素子の発す
る熱の放散性を均等化できるようになるため、素子の位
置にかかわらず放熱特性が略一定となる。
【００３３】しかも、外部端子（後述する）との接続の
ための配線の引き回しが簡素になるため、パッケージン
グの際の成形性を向上でき、よりコンパクトに形成でき
るようになるとともに、同一形状の外部端子を採用でき
るようになるなど、低廉化を図ることもできる。
ための配線の引き回しが簡素になるため、パッケージン
グの際の成形性を向上でき、よりコンパクトに形成でき
るようになるとともに、同一形状の外部端子を採用でき
るようになるなど、低廉化を図ることもできる。
【００３４】このようなパターン配置による半導体パワ
ーモジュールにおいては、Ｕ，Ｖ，Ｗ各相の、＋側の半
導体素子ｕ，ｖ，ｗおよび−側の半導体素子ｘ，ｙ，ｚ
の各端子（図示していない）が、ボンディング・ワイヤ
などにより電極回路パターンＰｕ，Ｐｖ，Ｐｗ，Ｐｘ，
Ｐｙ，Ｐｚ，Ｐｅと選択的に接続され、さらに配線を介
して外部端子と電気的に接続されることで、所望のブリ
ッジ回路が構成されるようになっている。
ーモジュールにおいては、Ｕ，Ｖ，Ｗ各相の、＋側の半
導体素子ｕ，ｖ，ｗおよび−側の半導体素子ｘ，ｙ，ｚ
の各端子（図示していない）が、ボンディング・ワイヤ
などにより電極回路パターンＰｕ，Ｐｖ，Ｐｗ，Ｐｘ，
Ｐｙ，Ｐｚ，Ｐｅと選択的に接続され、さらに配線を介
して外部端子と電気的に接続されることで、所望のブリ
ッジ回路が構成されるようになっている。
【００３５】すなわち、三相インバータ回路をパッケー
ジ内に収納してなる半導体パワーモジュールにおいて
は、＋側電源の外部端子ＰにＵ，Ｖ，Ｗ各相の＋側の半
導体素子ｕ，ｖ，ｗのコレクタ（Ｃ）が共通に接続さ
れ、−側電源の外部端子ＮにＵ，Ｖ，Ｗ各相の−側の半
導体素子ｘ，ｙ，ｚのエミッタ（Ｅ）が共通に接続され
る。
ジ内に収納してなる半導体パワーモジュールにおいて
は、＋側電源の外部端子ＰにＵ，Ｖ，Ｗ各相の＋側の半
導体素子ｕ，ｖ，ｗのコレクタ（Ｃ）が共通に接続さ
れ、−側電源の外部端子ＮにＵ，Ｖ，Ｗ各相の−側の半
導体素子ｘ，ｙ，ｚのエミッタ（Ｅ）が共通に接続され
る。
【００３６】また、Ｕ相の＋側の半導体素子ｕのエミッ
タと−側の半導体素子ｘのコレクタとが外部端子Ｕに、
Ｖ相の＋側の半導体素子ｖのエミッタと−側の半導体素
子ｙのコレクタとが外部端子Ｖに、Ｗ相の＋側の半導体
素子ｗのエミッタと−側の半導体素子ｚのコレクタとが
外部端子Ｗにそれぞれ接続されることで、図２に示すよ
うなブリッジ回路が構成される。
タと−側の半導体素子ｘのコレクタとが外部端子Ｕに、
Ｖ相の＋側の半導体素子ｖのエミッタと−側の半導体素
子ｙのコレクタとが外部端子Ｖに、Ｗ相の＋側の半導体
素子ｗのエミッタと−側の半導体素子ｚのコレクタとが
外部端子Ｗにそれぞれ接続されることで、図２に示すよ
うなブリッジ回路が構成される。
【００３７】なお、Ｕ，Ｖ，Ｗ各相のそれぞれの半導体
素子ｕ，ｘ、ｖ，ｙ、ｗ，ｚとしては、通常、ＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）などが用いられる。
素子ｕ，ｘ、ｖ，ｙ、ｗ，ｚとしては、通常、ＩＧＢＴ
（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔ
ｒａｎｓｉｓｔｏｒ）などが用いられる。
【００３８】そして、Ｕ，Ｖ，Ｗ各相の＋側および−側
の半導体素子ｕ，ｘ、ｖ，ｙ、ｗ，ｚが所定の位相差を
もって交互に駆動される、つまりＵ，Ｖ，Ｗ各相の＋側
の半導体素子ｕ，ｖ，ｗとＵ，Ｖ，Ｗ各相の−側の半導
体素子ｘ，ｙ，ｚとが交互に、それぞれ所定の位相差を
もって駆動されることにより、たとえば外部端子Ｕ，
Ｖ，Ｗに接続されるモータ（図示していない）の回転の
制御が行われる。
の半導体素子ｕ，ｘ、ｖ，ｙ、ｗ，ｚが所定の位相差を
もって交互に駆動される、つまりＵ，Ｖ，Ｗ各相の＋側
の半導体素子ｕ，ｖ，ｗとＵ，Ｖ，Ｗ各相の−側の半導
体素子ｘ，ｙ，ｚとが交互に、それぞれ所定の位相差を
もって駆動されることにより、たとえば外部端子Ｕ，
Ｖ，Ｗに接続されるモータ（図示していない）の回転の
制御が行われる。
【００３９】図３は、上記した半導体パワーモジュール
のパッケージの外観を示すものである。このパッケージ
は、端子一体型成形の樹脂により形成されるもので、こ
の内部に上記ブリッジ回路により構成されてなる三相イ
ンバータ回路が収納されるようになっている。
のパッケージの外観を示すものである。このパッケージ
は、端子一体型成形の樹脂により形成されるもので、こ
の内部に上記ブリッジ回路により構成されてなる三相イ
ンバータ回路が収納されるようになっている。
【００４０】そして、このパッケージの一端側には上記
外部端子Ｐ，Ｕ，Ｖ，Ｗ，Ｎが設けられ、他端側には
Ｕ，Ｖ，Ｗ各相の＋側の半導体素子ｕ，ｖ，ｗのゲート
（Ｇ）にそれぞれ接続される駆動用のドライブＩＣ（図
示していない）をコントロールするための制御端子ｕ
´，ｖ´，ｗ´、およびＵ，Ｖ，Ｗ各相の−側の素子
ｘ，ｙ，ｚのゲートにそれぞれ接続される駆動用のドラ
イブＩＣをコントロールするための制御端子ｘ´，ｙ
´，ｚ´が設けられている。
外部端子Ｐ，Ｕ，Ｖ，Ｗ，Ｎが設けられ、他端側には
Ｕ，Ｖ，Ｗ各相の＋側の半導体素子ｕ，ｖ，ｗのゲート
（Ｇ）にそれぞれ接続される駆動用のドライブＩＣ（図
示していない）をコントロールするための制御端子ｕ
´，ｖ´，ｗ´、およびＵ，Ｖ，Ｗ各相の−側の素子
ｘ，ｙ，ｚのゲートにそれぞれ接続される駆動用のドラ
イブＩＣをコントロールするための制御端子ｘ´，ｙ
´，ｚ´が設けられている。
【００４１】この場合、Ｕ，Ｖ，Ｗ各相の＋側の半導体
素子ｕ，ｖ，ｗと−側の半導体素子ｘ，ｙ，ｚとを交互
に、かつ一列に配置することで、各外部端子Ｐ，Ｕ，
Ｖ，Ｗ，Ｎとの接続のための配線の引き回しが簡素に行
えるようになるため、パッケージの成形性を向上できる
とともに、その分だけ小型に形成できる。
素子ｕ，ｖ，ｗと−側の半導体素子ｘ，ｙ，ｚとを交互
に、かつ一列に配置することで、各外部端子Ｐ，Ｕ，
Ｖ，Ｗ，Ｎとの接続のための配線の引き回しが簡素に行
えるようになるため、パッケージの成形性を向上できる
とともに、その分だけ小型に形成できる。
【００４２】また、配線の簡素化により同一形状の外部
端子を採用できるようになるなど、低廉化も図れる。次
に、熱疲労テストを実施した際の結果について説明す
る。
端子を採用できるようになるなど、低廉化も図れる。次
に、熱疲労テストを実施した際の結果について説明す
る。
【００４３】図４は、縦軸にテスト温度ΔＴｃを、横軸
にテスト温度ΔＴｃに対しての素子破壊に至るまでのテ
スト回数（破壊サイクル）を取り、本発明装置と従来装
置（第２の従来装置）とを比較して示すものである。
にテスト温度ΔＴｃに対しての素子破壊に至るまでのテ
スト回数（破壊サイクル）を取り、本発明装置と従来装
置（第２の従来装置）とを比較して示すものである。
【００４４】ここで、テスト温度ΔＴｃは、各素子ｕ，
ｖ，ｗ，ｘ，ｙ，ｚの駆動により実際に上昇した温度で
あり、金属基板１１の裏面を測定した実測温度と金属基
板１１の初期温度との温度差（たとえば、金属基板１１
の初期温度が２５℃のとき、テスト温度ΔＴｃ１００は
実測温度で１２５℃となる）である。
ｖ，ｗ，ｘ，ｙ，ｚの駆動により実際に上昇した温度で
あり、金属基板１１の裏面を測定した実測温度と金属基
板１１の初期温度との温度差（たとえば、金属基板１１
の初期温度が２５℃のとき、テスト温度ΔＴｃ１００は
実測温度で１２５℃となる）である。
【００４５】この図からも明らかなように、いずれのテ
スト温度ΔＴｃにおいても破壊サイクルは延長され、破
壊に至る熱的不利な素子がなくなることによって、製品
としての寿命を向上できることがわかる。
スト温度ΔＴｃにおいても破壊サイクルは延長され、破
壊に至る熱的不利な素子がなくなることによって、製品
としての寿命を向上できることがわかる。
【００４６】上記したように、それぞれの半導体素子の
発する熱の放散性を均等化できるようにしている。すな
わち、各相の＋側の半導体素子と−側の半導体素子とを
交互に配置し、それらを基板上に一列に配列するように
している。これにより、各素子の発する熱の集中を分散
できるようになるため、＋側の半導体素子と−側の半導
体素子との間で生じる熱的アンバランスを緩和すること
が可能となる。したがって、局部的な熱疲労による放熱
特性の低下にともなう素子破壊を防止することができる
ようになり、製品としての寿命を延長できるようになる
ものである。
発する熱の放散性を均等化できるようにしている。すな
わち、各相の＋側の半導体素子と−側の半導体素子とを
交互に配置し、それらを基板上に一列に配列するように
している。これにより、各素子の発する熱の集中を分散
できるようになるため、＋側の半導体素子と−側の半導
体素子との間で生じる熱的アンバランスを緩和すること
が可能となる。したがって、局部的な熱疲労による放熱
特性の低下にともなう素子破壊を防止することができる
ようになり、製品としての寿命を延長できるようになる
ものである。
【００４７】また、電極回路パターンのサイズを、＋側
の半導体素子と−側の半導体素子とでほぼ同一とするこ
とで、半導体素子の位置にかかわらず、各素子の放熱特
性を略一定にできるものである。
の半導体素子と−側の半導体素子とでほぼ同一とするこ
とで、半導体素子の位置にかかわらず、各素子の放熱特
性を略一定にできるものである。
【００４８】しかも、各相の＋側の半導体素子と−側の
半導体素子とが隣り合って配置されるため、外部端子と
の接続のための配線の引き回しが簡素化できる、同一形
状の外部端子を採用できるようになるなど、パッケージ
の成形性を格段に向上することができ、よりコンパクト
で、安価な製品を実現できるものである。なお、この発
明は上記実施例に限定されるものではなく、発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
半導体素子とが隣り合って配置されるため、外部端子と
の接続のための配線の引き回しが簡素化できる、同一形
状の外部端子を採用できるようになるなど、パッケージ
の成形性を格段に向上することができ、よりコンパクト
で、安価な製品を実現できるものである。なお、この発
明は上記実施例に限定されるものではなく、発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
【００４９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、放熱特性を改善でき、製品の長寿命化が図れるとと
もに、コンパクト化および低廉化が可能な半導体装置を
提供できる。
ば、放熱特性を改善でき、製品の長寿命化が図れるとと
もに、コンパクト化および低廉化が可能な半導体装置を
提供できる。
【図１】この発明の一実施例にかかる半導体パワーモジ
ュールの要部を概略的に示す構成図。
ュールの要部を概略的に示す構成図。
【図２】同じく、半導体パワーモジュールの回路構成を
示す概略図。
示す概略図。
【図３】同じく、半導体パワーモジュールのパッケージ
の外観を示す斜視図。
の外観を示す斜視図。
【図４】同じく、半導体パワーモジュールの熱特性につ
いて説明するために示す図。
いて説明するために示す図。
【図５】従来技術とその問題点を説明するために示す半
導体パワーモジュール（第１の従来装置）の概略構成
図。
導体パワーモジュール（第１の従来装置）の概略構成
図。
【図６】同じく、半導体パワーモジュール（第２の従来
装置）の概略構成図。
装置）の概略構成図。
１１…金属基板、１２…絶縁層、１３…ヒートスプレッ
タ、ｕ，ｖ，ｗ…＋側の半導体素子、ｘ，ｙ，ｚ…−側
の半導体素子、Ｐｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐｚ…
電極回路パターン、Ｐ，Ｕ，Ｖ，Ｗ，Ｎ…外部端子。
タ、ｕ，ｖ，ｗ…＋側の半導体素子、ｘ，ｙ，ｚ…−側
の半導体素子、Ｐｕ，Ｐｖ，Ｐｗ，Ｐｘ，Ｐｙ，Ｐｚ…
電極回路パターン、Ｐ，Ｕ，Ｖ，Ｗ，Ｎ…外部端子。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04
Claims (5)
- 【請求項１】 放熱基板上の絶縁層上に、ブリッジ回路
を構成する電源各相の正極側制御用半導体素子と負極側
制御用半導体素子とを交互に一列に配置してなることを
特徴とする半導体装置。 - 【請求項２】 絶縁層が形成された放熱基板と、 この放熱基板上の前記絶縁層上に、電源各相の正極側制
御用半導体素子と負極側制御用半導体素子とを交互に一
列に配置することにより構成されてなるブリッジ回路と
を具備したことを特徴とする半導体装置。 - 【請求項３】 放熱性を有する放熱基板と、 この放熱基板上に形成された絶縁層と、 この絶縁層上に形成された電極回路パターンと、 この電極回路パターン上に、電源各相の正極側制御用半
導体素子と負極側制御用半導体素子とを交互に一列に配
置することにより構成されてなるブリッジ回路とを具備
したことを特徴とする半導体装置。 - 【請求項４】 放熱性を有する放熱基板と、 この放熱基板上に形成された絶縁層と、 この絶縁層上に略同一サイズで一列に形成された複数の
電極回路パターンと、 この電極回路パターンのそれぞれに、電源各相の正極側
制御用半導体素子と負極側制御用半導体素子とを交互に
配置することにより構成されてなるブリッジ回路とを具
備したことを特徴とする半導体装置。 - 【請求項５】 放熱性を有する放熱基板と、 この放熱基板上に形成された絶縁層と、 この絶縁層上に、ブリッジ回路を構成する電源各相の正
極側制御用半導体素子と負極側制御用半導体素子とを交
互に一列に配列させるべく略同一サイズで形成された複
数の電極回路パターンと、 この電極回路パターンのそれぞれに、電源各相の正極側
制御用半導体素子と負極側制御用半導体素子とを配置す
ることにより構成されてなるブリッジ回路とを具備した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1661694A JP3212791B2 (ja) | 1994-02-10 | 1994-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1661694A JP3212791B2 (ja) | 1994-02-10 | 1994-02-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226480A JPH07226480A (ja) | 1995-08-22 |
| JP3212791B2 true JP3212791B2 (ja) | 2001-09-25 |
Family
ID=11921271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1661694A Expired - Fee Related JP3212791B2 (ja) | 1994-02-10 | 1994-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212791B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015015721A1 (ja) | 2013-08-02 | 2015-02-05 | パナソニックＩｐマネジメント株式会社 | 半導体装置、および電力変換装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4634962B2 (ja) * | 2006-04-28 | 2011-02-16 | パナソニック株式会社 | 半導体装置 |
| JP6577146B1 (ja) * | 2018-01-26 | 2019-09-18 | 新電元工業株式会社 | 電子モジュール |
-
1994
- 1994-02-10 JP JP1661694A patent/JP3212791B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015015721A1 (ja) | 2013-08-02 | 2015-02-05 | パナソニックＩｐマネジメント株式会社 | 半導体装置、および電力変換装置 |
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|---|---|
| JPH07226480A (ja) | 1995-08-22 |
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