JP2002033446A

JP2002033446A - 半導体装置

Info

Publication number: JP2002033446A
Application number: JP2000316233A
Authority: JP
Inventors: Akihiro Hanamura; 昭宏花村
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2000-05-10
Filing date: 2000-10-17
Publication date: 2002-01-31

Abstract

(57)【要約】【課題】パワーモジュールを構成する配線電極を全体的
に低インダクタンス化すると共にインダクタンスの不均
等を解消して特性を向上させる。【解決手段】２枚の電力用半導体チップ１２ａと１３ａ
を並列接続する場合に、副電極１５を挟むように両側に
別けて１枚ずつ配置し、接続線１７が他のチップを股が
ないように配置して配線長とワイヤループの高さを低減
させ、また主電極１１と副電極から外部へ接続する引出
し電極取付け部１１’と１５’を、１２ａ、１３ａの組
と１２ｂ、１３ｂの組との間であって各組が対称となる
位置で、かつ両引出し電極取付け部が狭い間隔を隔てて
近接する位置に形成することで、両方の電流経路の長さ
が同じになるようにしてインダクタンスの不均等を解消
した。大きさが等しく逆方向の電流を狭い空間で対向さ
せるように配線を形成することにより、電流が発生する
磁界をキャンセルさせてインダクタンスを低減した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の浮遊
インダクタンスを低減する技術に関する。

【０００２】

【従来の技術】半導体装置の浮遊インダクタンスを低減
する技術に関する従来例としては、特開平６−０４５５
０９号公報に記載されたものがある。図１２および図１
３は上記従来例を示す図であり、図１２（ａ）は平面図
および側面図、（ｂ）は電流経路を示す平面図、図１３
は等価回路図である。この従来例においては、図１２
（ａ）に示すごとく、スイッチング用の半導体チップ１
ａ、１ｂと還流ダイオードチップ２ａ、２ｂとが直列に
配列され、半導体チップ１ａ、１ｂへの接続線（電力系
統の接続線）は還流ダイオードチップ２ａ、２ｂの上を
超えて副電極３（金属箔）に電気的に接続されている。

【０００３】

【発明が解決しようとする課題】上記のように還流ダイ
オードチップを超えて接続されるため、半導体チップ１
ａ、１ｂを副電極３に接続するボンディングワイヤ４が
長くなり、配線のインダクタンスも大きくなる。更に、
ボンディングワイヤ４が長くなると、応力緩和の理由な
どからワイヤループの高さを高くする必要があるため、
ボンディングワイヤ４と対向する主電極５との間隔が開
くことになるので、配線のインダクタンスが低減されに
くい。また、ボンディングワイヤ４が長くなることによ
り、製造時の不良率の増加および長期使用時の不良率の
増加などの問題が生じる。

【０００４】さらに、このような半導体素子を複数並列
接続する場合には、端部から電極を取り出す構造（引出
し電極取付け部６）としているため、図１２（ｂ）に示
すように、引出し電極取付け部６から各半導体素子まで
の電流の流れる距離が不均等になり、配線のインダクタ
ンスも不均等になる。例えば図１３の等価回路図に示す
ように、引出し電極取付け部６から半導体チップ１ａま
での配線長と半導体チップ１ｂまでの配線長が異なるの
で、配線のインダクタンスが不均等となる。また、配線
長が長くなるので、インダクタンスが大きくなり、か
つ、製造歩留りや信頼性も低い。

【０００５】なお、引き出し電極のインダクタンスが大
きい場合は、引出し電極取付け部６から半導体素子まで
の配線長のインダクタンスの差はあまり目立たないので
あるが、全体的に配線の低インダクタンス化を行い、引
き出し電極のインダクタンスを低減すると、上記の配線
長のインダクタンスの不均等が顕在化してくるため、サ
ージ電圧の不均等や特性のバラツキなどの問題が生じ
る、等の問題があった。

【０００６】本発明は、パワーモジュールを構成する配
線電極を全体的に低インダクタンス化するとともに、イ
ンダクタンスの不均等を解消して特性を向上させた半導
体装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明においては、基本
的には、大きさが等しく逆方向の電流を狭い空間で対向
させるように配線を形成することにより、電流が発生す
る磁界をキャンセルさせてインダクタンスを低減するよ
うに構成したものである。また、本発明においては、接
続線（ボンディングワイヤ）が他のチップを股がないよ
うに配置することによって配線長とワイヤループの高さ
を低減させ、さらに複数の素子を集積する場合には引出
し電極取付け部を中心に配置することによってインダク
タンスの不均等を解消している。

【０００８】すなわち、請求項１に記載の発明において
は、２枚の電力用半導体チップを並列接続する場合に
は、副電極を挟み込むように２枚の電力用半導体チップ
を副電極の両側に別けて１枚ずつ配置することにより、
接続線が他のチップを股がないように配置して配線長と
ワイヤループの高さを低減させている。また、主電極と
副電極から外部へ接続する引出し電極取付け部を、それ
ぞれの組の間であって各組が対称となる位置で、かつ、
前記両引出し電極取付け部が狭い間隔を隔てて近接する
位置に形成することにより、両方の電流経路の長さが同
じになるようにしてインダクタンスの不均等を解消して
いる。

【０００９】また、請求項２は、主電極を電気的に独立
した複数個に分割し、前記複数個の主電極に共通の１個
の前記副電極を設け、前記副電極と前記主電極との間
に、前記副電極と同一形状で前記副電極とは狭い間隔を
隔てて絶縁された第２の副電極を設け、前記複数個の主
電極を前記第２の副電極によって電気的に接続したもの
である。

【００１０】また、請求項３は、１枚の基板上に、それ
ぞれ主電極と主電極から外部へ接続する引出し電極取付
け部用電極とを設けた基板を複数枚用いた構成である。
また、請求項４は、主電極から外部へ接続する引出し電
極取付け部と副電極から外部へ接続する引出し電極取付
け部とを、それぞれの組の間であって、かつ、前記両引
出し電極取付け部が狭い間隔を隔てて近接する位置に形
成したものである。

【００１１】また、請求項５は、前記２枚の電力用半導
体チップの一方がスイッチング素子で、他方が還流ダイ
オードの場合を示している。また、請求項６では、２組
の電力用半導体チップのそれぞれのスイッチング素子の
間に、副電極と電気的に接続された電極を設け、該電極
とスイッチング素子のゲート端子への接続線とが平行に
なるように構成することにより、制御信号線のインダク
タンスを低減したものである。

【００１２】また、請求項７は、本発明をダーリントン
接続に適用したものであり、第１の制御用電極と第２の
制御用電極と主電極とがその順序で狭い間隔で対向する
ように配置し、第２の制御用電極の隣に副段の電流駆動
素子を、その次に主段の電流駆動素子を主電極上に配置
し、第２の制御用電極から接続線を介して主段の電流駆
動型素子のゲート端子と副段の電流駆動型素子のエミッ
タ端子とに接続し、第１の制御用電極から接続線を介し
て副段の電流駆動型素子のゲート端子へ接続して、か
つ、１組の２個の電流駆動型素子と他の組の２個の電流
駆動型素子との間に、副電極と電気的に接続された電極
を設け、該電極とゲート端子への接続線とが平行となる
ように構成したものである。

【００１３】また、請求項８は、本発明をインバータ回
路などに適用したものであり、請求項１〜請求項７に記
載の半導体装置を２組用い、一方の半導体装置の副電極
の引出し電極取付け部と他方の半導体装置の主電極の引
出し電極取付け部とを平板状の第１の引出し線で接続
し、該第１の引出し線の中心部から外部へ引出し、前記
一方の半導体装置の主電極の引出し電極取付け部から外
部へ平板状の第２の引き出し線で引出し、前記他方の半
導体装置の副電極の引出し電極取付け部から外部へ平板
状の第３の引き出し線で引出し、かつ、前記第１の引出
し線を中心にしてその両側に前記第２の引出し線と前記
第３の引出し線とを平板状の面が対向するように配置す
ることにより３層の電極構造としたものである。

【００１４】

【発明の効果】本発明においては、副電極を挟み込むよ
うに２枚の電力用半導体チップを副電極の両側に別けて
１枚ずつ配置したことにより、接続線が他のチップを股
がないので配線長とワイヤループの高さを低減すること
ができる。そのためインダクタンスが小さくなり、製造
の歩留まりが高くなり、信頼性が向上する等の効果が得
られる。また、主電極と副電極から外部へ接続する引出
し電極取付け部を、それぞれの組の間であって各組が対
称となる位置で、かつ、前記両引出し電極取付け部が狭
い間隔を隔てて近接する位置に形成することにより、両
方の電流経路の長さが同じになると共に短くすることが
できるので、インダクタンスが均等で、かつ、小さくな
る。

【００１５】また、主電極と副電極を流れる入力電流と
出力電流が、狭い空間を挟んで反対方向に流れる構成と
なっているため、入力電流の形成する磁界と出力電流の
形成する磁界とが互いに打ち消しあうことによってイン
ダクタンスが小さくなる。そしてインダクタンスが小さ
くなることにより、サージ電圧を低減することができ、
スナバ回路を削除したりスイッチング速度を速くするこ
とができる、等の効果が得られる。また、請求項２〜４
においては、主電極上の副電極の位置を容易に変更出来
るので、例えばスイッチング素子と還流ダイオードの大
きさに合わせて副電極の位置を設定することにより、要
求された素子の面積比に応じて任意の組み合わせが可能
となるので、汎用性が高くなり、コストを削減すること
が出来るという効果が得られる。特に、請求項３におい
ては、基板を最小単位に分割することが出来るので、主
基板の価格を低下させることが出来ると共に、主基板を
他の部材に接合する場合に、接合面積が小さいため接合
部に発生する応力を小さくすることが出来るという効果
もある。

【００１６】また、請求項６、請求項７においては、電
力線のインダクタンスのみならず、制御信号線のインダ
クタンスも減少させることができる。

【００１７】

【発明の実施の形態】図１および図２は本発明の第１の
実施例図であり、図１（ａ）は平面図および側面図、
（ｂ）は電流経路を示す平面図、図２は等価回路図であ
る。図１において、絶縁性の主基板１０の上に主電極１
１（例えば銅箔等の薄い金属板）が形成され、その上に
スイッチング用の半導体チップ１２ａ、１２ｂと還流ダ
イオードチップ１３ａ、１３ｂとが配置されている。そ
して半導体チップ１２ａ、１２ｂと還流ダイオードチッ
プ１３ａ、１３ｂとの間には、副電極１５が設けられて
いる。この副電極１５は絶縁性の副基板１４を介して主
電極１１の上に配設されている。そして、各半導体チッ
プと各還流ダイオードの一端（各チップの裏面電極）は
主電極１１に電気的に接続され、他端（各チップの表面
電極）はボンディングワイヤ１７を介して副電極１５に
電気的に接続されている。したがって、電源線から各半
導体チップと各還流ダイオードへの接続は、主電極１１
と副電極１５を介して行われる。なお、第３電極１８
は、スイッチング用の半導体チップのゲートへ接続する
信号線用の電極（詳細後述）である。また、主電極１１
の引出し電極取付け部１１’および副電極１５に設けら
れる引出し電極取付け部１５’は、半導体チップ１２ａ
および還流ダイオードチップ１３ａの組と、スイッチン
グ半導体チップ１２ｂおよび還流ダイオードチップ１３
ｂの組との間に位置するように設けられている。つま
り、それぞれの半導体チップと還流ダイオードチップは
副電極１５を挟んで対称の位置に配置され、かつ、半導
体チップと還流ダイオードチップのそれぞれの組は引出
し電極取付け部１１’と１５’を挟んで対称の位置にな
るように配置されている。

【００１８】上記のように、それぞれの半導体チップと
還流ダイオードチップは副電極１５を挟んで対称の位置
に配置されているので、各半導体チップと各還流ダイオ
ードが最短距離で副電極１５に接続されるため、配線距
離が短くなり、インダクタンスが低減でき、製造の歩留
まりおよび信頼性も向上する。また、図１（ｂ）の黒線
と白抜き線に示すように、引出し電極取付け部１１’と
引出し電極取付け部１５’から流れる入力電流と出力電
流が、狭い空間を挟んで反対方向に流れる構成となって
いるため、入力電流の形成する磁界と出力電流の形成す
る磁界とが互いに打ち消しあうことにより、さらにイン
ダクタンスが小さくなる。このようにインダクタンスが
小さくなることにより、スイッチング速度を速くするこ
とができ、かつ、サージ電圧を低減することができるの
でスナバ回路を省略することが可能になる。

【００１９】また、図１、図２に示したごとく、複数の
半導体チップと還流ダイオードチップの組を並列接続す
る場合に、半導体チップと還流ダイオードチップのそれ
ぞれの組が引出し電極取付け部１１’と１５’を挟んで
対称の位置になるように配置しているので、各チップか
らの配線が短く、かつ均等にできる。つまり図１（ｂ）
および図２に示すように、各半導体チップと還流ダイオ
ードチップの組への接続と電流経路が均等になるので、
インダクタンスも均等に小さくなる。本発明において
は、図２の等価回路に示したように、入力電流と出力電
流の経路がほとんどの部分で対向するように配線が形成
されいるので、狭い区間を挟んで逆方向に電流が流れる
ようになっており、両方の電流が形成する磁界が互いに
打ち消し合うのでインダクタンスを大幅に小さくするこ
とができる。

【００２０】これまでの説明は電力系統の配線について
行ったが、以下、ゲート電極配線（制御信号線）のイン
ダクタンス低減について説明する。ゲート配線のインダ
クタンスが大きいとゲート寄生容量の充放電の時間が長
くなり、スイッチングの遅延が生じてしまう。この遅延
を少なくしようとしてゲート電極の充放電電流ｄｉ／ｄ
ｔを大きくすると、大きなサージ電圧が発生し、ゲート
を破損する危険性がある。このため、ゲート配線のイン
ダクタンスは小さいことが望まれる。そのため本発明に
おいては次のように形成している。

【００２１】図３は、例えば電流駆動型の半導体パワー
素子を半導体チップ１２ａ、１２ｂとした場合の例を示
し、（ａ）は平面図、（ｂ）は等価回路図（スイッチン
グ用パワー素子の部分のみ）である。スイッチング素子
として電流駆動型の半導体パワー素子を用いる場合は、
信号電流として大きなゲート電流を流す必要があるた
め、前記と同様に、ゲート信号線のインダクタンスを低
減することが望ましい。図３においては、二つの半導体
チップ１２ａと１２ｂの間に、ゲート配線となる第３電
極１８と狭い間隔を隔てて対向するように、第４電極１
９を設けている。この第４電極１９は絶縁性の主基板１
０の上に形成され、かつ、副電極１５に電気的に接続さ
れている。この構成の等価回路は図３（ｂ）に示すよう
になる。すなわち、引出し電極取付け部１１’（Ｃ）か
ら主電極１１を介して半導体チップのコレクタに接続さ
れ、引出し電極取付け部１５’（Ｅ）から副電極１５を
介して半導体チップのエミッタに接続され、引出し電極
取付け部１８’（Ｇ）から第３電極１８を介して半導体
チップのゲートに接続される。そして第４電極１９の引
出し電極取付け部１９’（Ｅ１）は引出し電極取付け部
１８’（Ｇ）の近傍に存在し、かつ、第３電極１８から
半導体チップのゲートまでのボンディングワイヤ２０、
２１と第４電極１９とはほぼ平行して配置されているの
で、ゲート信号の流れは、図３（ｂ）のＧからＥ１まで
の黒太線に示すように、相互に逆方向になり、前記と同
じ理由によってインダクタンスを低減できる。

【００２２】次に、図４は電流駆動型の半導体パワー素
子をダーリントン接続した場合の例を示す図であり、
（ａ）は平面図、（ｂ）は等価回路図（スイッチング用
パワー素子の部分のみ）である。図４において、Ｑ１は
主段のパワー素子、Ｑ２は副段の制御用素子である。ま
た、第３電極１８と副段Ｑ２との間に第５電極２２を設
けている。そして第５電極２２からＱ１のゲートとＱ２
のエミッタへボンディングワイヤを介して接続し、第３
電極１８からＱ２のゲートへ接続している。この構成の
等価回路は図４（ｂ）に示すようになる。すなわち、主
段Ｑ１のゲート（Ｄ）の充放電を行なうことを考慮し
て、主段Ｑ１のゲート（Ｄ）を中心として副段Ｑ２のゲ
ート（Ｇ）および主段Ｑ１のエミッタ（Ｅ１）の３つの
電極を平板の対向配置として、主段Ｑ１および副段Ｑ２
のゲート配線のインダクタンスを低減する。上記のよう
にゲート電極配線のインダクタンスを低減することによ
り、半導体パワー素子のスイッチングに伴なうサージ電
圧の発生を低減して、スイッチング速度を速くすること
が出来る。

【００２３】次に、製造方法について説明する。まず、
絶縁性の主基板１０の上面には所定のパターンに従って
薄い銅箔等の金属箔パターン（主電極１１等）を形成
し、下面にも金属箔を形成する。また、絶縁性の副基板
１４の上面に金属箔パターン（副電極１５）を形成し、
裏面にも金属箔を形成する。そして主基板１０の上面の
金属箔（主電極１１）に、副基板１４の下面の金属箔
と、半導体チップ１２の裏面電極と、還流ダイオードチ
ップ１３の裏面電極とを半田により接合する。次に、配
線用のボンディングワイヤ４を半導体チップおよび還流
ダイオードチップの表面電極から副基板１４の上面の金
属箔（副電極１５）に接続し、さらに前記のように第３
〜第５電極からも必要な配線をボンディングワイヤによ
って行う。次に、主基板１０を金属べ一ス板（図１〜図
４では図示省略、後記図７の３０に相当）の上に半田に
より接合する。そして電力母線や出力線および制御線電
極を対応する引出し電極取付け部に半田により接続す
る。その後、ケース（図示省略）を取り付けて、半導体
チップの周辺にシリコンゲルを充填し、更に樹脂をケー
ス内に充填して熱硬化させる。

【００２４】なお、上記のように副基板１４の下面にも
金属箔を設け、それを半田によって主基板１０の上面の
金属箔に接続することにより、下記のごとき効果が得ら
れる。図５（ａ）に示すように、主基板１０と副基板１
４の間の金属箔の厚さが均一であると、抵抗値が均一と
なる。そのため、パターンに折れ曲がり部分がある場合
には、電流は流路の抵抗値が小さくなるように斜め（図
の黒太矢印）に流れてしまう。この金属箔の上空に形成
した配線ワイヤの中を流れる電流はワイヤと平行（図の
黒細矢印）に流れるため、入力電流と出力電流が逆平行
にはならず、インダクタンス低減効果が小さい。

【００２５】これに対して、図５（ｂ）に示したよう
に、副基板１４の下部の金属箔と主基板１０の上面の金
属箔を接合すると、この接合部分の金属箔断面積が２倍
となるため、抵抗値は半分となる。この接合部分を流路
（Ａ）とし、パターンの折れ曲がり部分を流路（Ｂ）と
すると、流路（Ａ）は抵抗値が小さいため電流が流れ易
く、流路（Ｂ）は相対的に抵抗値が大きく電流が流れに
くいため、流路（Ｂ）の電流は均一に分布して流れる
（図の黒太矢印）。このため、この上空に形成した配線
ワイヤに反対方向に流れる電流（黒細矢印）と逆平行に
電流が流れることになり、インダクタンスを効果的に低
減できる。

【００２６】次に、本発明をインバータ回路に適用した
場合を説明する。図６、図７はインバータ回路に適用し
た場合の一例を示す図であり、図６（ａ）は平面図、
（ｂ）は等価回路図、図７は斜視図である。インバータ
回路は高電源端子（例えばＶｃｃ）と低電源端子（例え
ば接地）との間に直列接続した２個のパワー素子を接続
し、その接続点を負荷へ接続し、２個のパワー素子を相
互に逆位相のＰＷＭ信号などでオンオフ制御することに
より、負荷へ供給する電流を制御するものである。した
がってインバータ回路の基本回路は、２個のパワー素子
と、それぞれに並列に接続された還流ダイオードからな
る。つまり、前記図１に示したものと同様の回路である
が、図６では、図１に示した集積回路（図１の主基板１
０に組み付けられた部分）を２組用いた場合を例示す
る。

【００２７】まず、主基板上にパワー半導体チップを組
付けたものを２組用意し、それらを金属ベース板３０上
に設置する。そして、一方のコレクタ側電極Ｃ１をＰ母
線電極３１（高電源端子：例えばＶｃｃ）に接続し、そ
のエミッタ側電極Ｅ１と他方のコレクタ側電極Ｃ２とを
出力線電極Ｕ３３（負荷へ接続）に接続し、他方のエミ
ッタ側電極Ｅ２をＮ母線電極３２（低電源端子：例えば
接地）に接続する。

【００２８】上記のＰ母線電極３１、出力線電極Ｕ３
３、Ｎ母線電極３２は、電極の面が対向するように近接
して配置（相互間はもちろん絶縁）し、かつ、上記のよ
うに３１、３３、３２の順序に重ねて配置する。そして
出力線電極Ｕ３３は２個の端子を接続する角アーチ型の
部分と、その中央部に設けられた引出部３３’からな
り、Ｐ母線電極３１とＮ母線電極３２は、図示のように
出力線電極Ｕ３３の角アーチ型の部分の半分および引出
部３３’の部分が同じ形状をしている。このように、出
力線電極Ｕ３３を間に挟んで、Ｐ母線電極３１とＮ母線
電極３２とを狭い間隔で対向させて引き出すようにした
ことにより、前記と同様の理由によってインダクタンス
を低減することができる。

【００２９】次に、図８〜図１１に基づいて本発明の他
の実施例について説明する。これまで説明した実施例に
おいては、図１（ｂ）に示したように、主電極１１は、
半導体チップの２組に共通の一繋がりの形状をしてい
る。そのため、主電極１１上の副電極１５の位置〔図１
（ｂ）に破線で示す位置〕は、主電極１１の形状に応じ
て一意的に定まる構造となっている。しかし、このよう
な基板を使用する場合には、スイッチング用半導体チッ
プと還流ダイオードチップの面積比が一定とは限らな
い。例えばモータ駆動回路の場合には、スイッチング素
子が大きく還流ダイオードが小さい組み合わせが適して
いるが、モータを発電機として動作させる回路において
は、スイッチング素子よりも還流ダイオードに電流が流
れる時間の方が長く、還流ダイオードの発熱量が大きく
なるので、スイッチング素子に対する還流ダイオードの
面積比を拡大することが望ましい。その点、これまで説
明した実施例では、主電極１１の形状によって副電極１
５の位置が定まり、それに応じてスイッチング用半導体
チップと還流ダイオードチップの面積比も定まってしま
うため、使用目的に応じた基板をそれぞれ用意する必要
があるので、汎用性に乏しく、コストが高くなるおそれ
がある。以下に説明する実施例は、汎用性を向上させて
コストを低減することが出来るようにしたものである。

【００３０】図８は、各組ごとに主電極を分割した実施
例を示す図であり、（ａ）は平面図および側面図、
（ｂ）は主電極と電流経路を示す平面図および側面図で
ある。図８において、絶縁性の主基板１０の上に長方形
の主電極１１ａ、１１ｂ（例えば銅箔等の薄い金属板）
がそれぞれ形成されている。主電極１１ａと１１ｂは、
それぞれ電気的に独立しており、主電極１１ａ上にはス
イッチング用の半導体チップ１２ａと還流ダイオードチ
ップ１３ａが配置され、主電極１１ｂ上には半導体チッ
プ１２ｂと還流ダイオードチップ１３ｂが配置されてい
る。そして半導体チップ１２ａ、１２ｂと還流ダイオー
ドチップ１３ａ、１３ｂとの間には、副電極１５が設け
られている。この副電極１５は絶縁性の副基板１４を介
して主電極１１の上に配設されている。絶縁性の副基板
１４の裏面（主電極側）には、第２副電極３５が設けら
れている。この第２副電極３５は副電極１５と同一形状
であり、副電極１５とは狭い間隔を隔てて対向し、副電
極１５とは電気的に絶縁されている。この第２副電極３
５を主電極１１ａと１１ｂに半田などを用いて固定する
ことにより、主電極１１ａと１１ｂを電気的に接続す
る。また、二つの主電極１１ａと１１ｂの間には、引出
し電極取付け部１１’を設ける第５電極３６と、引出し
電極取付け部１９’を設ける第４電極１９とが主電極１
１ａ、１１ｂから独立して設けられている。なお、第５
電極３６は第２副電極３５と半田などを用いて固定する
ことにより、主電極１１ａ、１１ｂと電気的に接続す
る。その他の構造は、前記図１と同様である。

【００３１】上記のように図８の構成においては、単純
な形状の二つの主電極１１ａ、１１ｂが並んで配置され
ており、第５電極３６と第４電極１９は主電極１１ａ、
１１ｂから独立した形状になっているので、副電極１５
の位置を或る程度移動〔図８（ｂ）に破線で示すように
上下方向に移動〕しても差し支えない。したがって半導
体チップ１２ａ、１２ｂと還流ダイオードチップ１３
ａ、１３ｂとの面積比に応じて副基板１４の位置を移動
させ、それに伴って副電極１５と第２副電極３５の位置
を移動させることにより、半導体チップと還流ダイオー
ドの大きさが異なった組み合わせでも１種類の基板で対
応することが出来る。

【００３２】図９は、半導体チップ１２ａ、１２ｂに対
する還流ダイオードチップ１３ａ、１３ｂの面積比を拡
大した実施例を示す図である。図９においては、副基板
１４（それに伴って副電極１５、第２副電極３５も）の
位置が図８に比べて図面の下方に下がっており、還流ダ
イオードチップの面積が大きくなっている。このように
半導体チップ１２ａ、１２ｂと還流ダイオードチップ１
３ａ、１３ｂの大きさに応じて主電極上の副基板の位置
を移動（図９の上下方向に移動）させるだけで、半導体
チップと還流ダイオードの大きさが異なった組み合わせ
でも１種類の基板で対応することが出来る。

【００３３】次に、図１０は、１枚の基板上に半導体チ
ップと還流ダイオードチップの組を３組配置した実施例
を示し、（ａ）は平面図および側面図、（ｂ）は主電極
と電流経路を示す平面図および側面図である。図１０に
おいて、１２ａ、１２ｂ、１２ｃは半導体チップ、１３
ａ、１３ｂ、１３ｃは還流ダイオードチップである。こ
の場合には副基板１４、副電極１５および第２副電極３
５は、３組の主電極１１ａ、１１ｂ、１１ｃに共通の１
個が用いられる。また、引出し電極取付け部１１’を設
ける第５電極３６ａ、３６ｂと、引出し電極取付け部１
９’を設ける第４電極１９ａ、１９ｂとは、それぞれの
組の主電極から独立して、各組の主電極の間に配置され
ている。なお、４組以上の場合も同様に可能である。

【００３４】次に、図１１は、１個の主電極を設けた基
板を複数枚用い、共通の副電極と第２副電極を設けた実
施例を示し、（ａ）は平面図および側面図、（ｂ）は主
電極と電流経路を示す平面図および側面図である。図１
１において、絶縁性の主基板１０ａの上には主電極１１
ａ、第３電極１８ａ、第４電極１９ａ、第５電極３６ａ
が設けられ、主基板１０ｂの上には主電極１１ｂ、第３
電極１８ｂ、第４電極１９ｂ、第５電極３６ｂが設けら
れている。このように１枚の基板上にそれぞれ主電極、
第３電極、第４電極および第５電極を１個ずつ設けた基
板を２枚（３枚以上でも可）用い、２枚の基板に共通の
副基板１４、副電極１５および第２副電極３５を設け
る。この場合にも２個の主電極１１ａと１１ｂおよび２
個の第５電極３６ａと３６ｂは、それぞれ第２副電極３
５を半田付けすることによって電気的に接続する。

【００３５】以下、図８〜図１１の実施例における動作
を説明する。図８（ｂ）、図１１（ｂ）に示したよう
に、引出し電極取付け部１１’から流れ込んだ電流は、
副基板１４の裏面に設けられた第２副電極３５を通って
主電極１１ａ、１１ｂに流れ込み、スイッチング用の半
導体チップ１２ａ、１２ｂを通り、ボンディングワイヤ
１７を流れ、副基板１４の表面に設けられた副電極１５
を介して、引出し電極取付け部１５’から外部に流れで
る。副基板１４の表面と裏面に設けられた副電極１５と
第２副電極３５には逆向きの電流が狭い間隔で対向して
流れ、またボンディングワイヤ１７を流れる電流は主電
極１１ａ、１１ｂに流れる電流とは逆向きで対向してい
る。したがって前記図１等で説明したように、入力電流
と出力電流が、狭い空間を挟んで反対方向に流れる構成
となっているため、入力電流の形成する磁界と出力電流
の形成する磁界とが互いに打ち消しあうことにより、イ
ンダクタンスが小さくなる。このようにインダクタンス
が小さくなることにより、スイッチング速度を速くする
ことができ、かつ、サージ電圧を低減することができる
のでスナバ回路を省略することが可能になる。

【００３６】次に、図８〜図１１の実施例の製造方法に
ついて説明する。まず、絶縁基板の上面と下面にそれぞ
れ金属箔パターンおよび金属箔を形成した主基板を作製
する。次に、絶縁基板の上面と下面に同じ金属箔パター
ンを形成した副基板を作製する。主基板の金属箔パター
ン（主電極）上に副基板、スイッチング用半導体チップ
および還流ダイオードチップを載置し、副基板の下面金
属箔（第２副電極）、スイッチング用半導体チップ、還
流ダイオードチップの裏面電極を半田によって主電極お
よび引出し電極取付け部を設ける第５電極に接合する。
アルミワイヤ配線をスイッチング用半導体チップまたは
還流ダイオードチップの上面から副基板の上面金属箔に
超音波溶接により接続する。次に主基板を金属べ一ス板
の上に半田により接合する。そして電力母線や出力線の
主電極および制御線電極を、対応する電極取付部に半田
により接続する。ケースを取り付けて、半導体素子の周
辺にシリコンゲルを充填し、更に樹脂をケース内に充填
して熱硬化させる。

【００３７】上記図８〜図１１の実施例においては、汎
用性が高く、コストを低減することが出来る。そのため
モータを駆動と発電の両方で使用する場合に効率のよい
パワーモジュールを安価に提供することが出来る。ま
た、図１１に示したように複数枚の基板を用いる構成に
おいては、基板を最小単位に分割することが出来るの
で、主基板の価格を低下させることが出来ると共に、主
基板を他の部材に接合する場合に、接合面積が小さいた
め接合部に発生する応力を小さくすることが出来るとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例図であり、図１（ａ）は
平面図および側面図、（ｂ）は電流経路を示す平面図。

【図２】図１の等価回路図。

【図３】電流駆動型の半導体パワー素子を用いた場合の
例を示し、（ａ）は平面図、（ｂ）はスイッチング素子
部の等価回路図。

【図４】ダーリントン接続の例を示し、（ａ）は平面
図、（ｂ）はスイッチング素子部の等価回路図。

【図５】金属箔の厚さの相違による電流の流れの変化を
説明する図。

【図６】本発明をインバータ回路に適用した場合の一例
を示す図であり、（ａ）は平面図、（ｂ）は等価回路
図。

【図７】図６の回路の斜視図。

【図８】各組ごとに主電極を分割した実施例を示す図で
あり、（ａ）は平面図および側面図、（ｂ）は主電極と
電流経路を示す平面図および側面図。

【図９】半導体チップ１２ａ、１２ｂに対する還流ダイ
オードチップ１３ａ、１３ｂの面積比を拡大した実施例
を示す図。

【図１０】１枚の基板上に半導体チップと還流ダイオー
ドチップの組を３組配置した実施例を示し、（ａ）は平
面図および側面図、（ｂ）は主電極と電流経路を示す平
面図および側面図。

【図１１】１個の主電極を設けた基板を複数枚用い、共
通の副電極と第２副電極を設ける実施例を示し、（ａ）
は平面図および側面図、（ｂ）は主電極と電流経路を示
す平面図および側面図。

【図１２】従来例を示す図であり、（ａ）は平面図およ
び側面図、（ｂ）は電流経路を示す平面図。

【図１３】従来例の等価回路図。

【符号の説明】１０、１０ａ、１０ｂ…主基板１１、１１ａ、１
１ｂ、１１ｃ…主電極１１’…引出し電極取付け部１２、１２ａ、１２ｂ、１２ｃ…スイッチング用半導体
チップ１３、１３ａ、１３ｂ、１３ｃ…還流ダイオードチップ１４…副基板１５…副電極１５’…引出し電極取付け部１７…ボンディ
ングワイヤ１８、１８ａ、１８ｂ…第３電極１８’…引出し
電極取付け部１９、１９ａ、１９ｂ…第４電極１９’…引出し
電極取付け部２０、２１…ボンディングワイヤ２２…第５電極３０…金属ベース板３１…Ｐ母線電
極３２…Ｎ母線電極３３…出力線電
極Ｕ３３’…引出部３５…第２副電
極３６、３６ａ、３６ｂ…第５電極

Claims

【特許請求の範囲】

【請求項１】主電極上に、該主電極と狭い間隔を隔てて
絶縁された副電極が設けられ、前記主電極上に電力用半
導体チップの裏面電極が電気的に接続され、前記電力用
半導体チップの表面電極から前記副電極に接続線を介し
て接続される半導体装置であって、２枚の電力用半導体チップを並列接続する場合に、前記
副電極を挟み込むように前記２枚の電力用半導体チップ
を前記副電極の両側に別けて１枚ずつ配置し、前記２枚
の電力用半導体チップの裏面電極は前記主電極に電気的
に接続し、前記２枚の電力用半導体チップの表面電極は
それぞれ前記副電極に接続線を介して接続し、かつ、前
記２枚の電力用半導体チップからなる組を２組用い、そ
れぞれの組の２枚の電力用半導体チップを一つの副電極
の両側に別けて１枚ずつ配置すると共に、前記主電極か
ら外部へ接続する引出し電極取付け部と前記副電極から
外部へ接続する引出し電極取付け部とを、それぞれの組
の間であって各組が対称となる位置で、かつ、前記両引
出し電極取付け部が狭い間隔を隔てて近接する位置に形
成したことを特徴とする半導体装置。
【請求項２】前記２枚の電力用半導体チップからなる組
を複数組用い、それぞれの組に対応して前記主電極を電
気的に独立した複数個に分割し、前記複数個の主電極に
共通の１個の前記副電極を設け、前記副電極と前記主電
極との間に、前記副電極と同一形状で前記副電極とは狭
い間隔を隔てて絶縁された第２の副電極を設け、前記複
数個の主電極を前記第２の副電極によって電気的に接続
したことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記主電極と前記主電極から外部へ接続す
る引出し電極取付け部用電極とを設けた基板を複数枚用
い、それら複数の基板に共通の１個の前記副電極を設
け、前記副電極と前記主電極との間に、前記副電極と同
一形状で前記副電極とは狭い間隔を隔てて絶縁された第
２の副電極を設け、各基板上の前記主電極と前記引出し
電極取付け部用電極を一括して前記第２の副電極によっ
て電気的に接続したことを特徴とする請求項１に記載の
半導体装置。
【請求項４】前記２枚の電力用半導体チップからなる組
を複数組用い、前記主電極から外部へ接続する引出し電
極取付け部と前記副電極から外部へ接続する引出し電極
取付け部とを、それぞれの組の間であって、かつ、前記
両引出し電極取付け部が狭い間隔を隔てて近接する位置
に形成したことを特徴とする請求項２または請求項３に
記載の半導体装置。
【請求項５】前記２枚の電力用半導体チップの一方がス
イッチング素子であり、他方が還流ダイオードである、
ことを特徴とする請求項１乃至請求項４の何れかに記載
の半導体装置。
【請求項６】前記２組の電力用半導体チップのそれぞれ
のスイッチング素子の外側の位置に前記主電極とは絶縁
された制御用電極を設け、該制御用電極からそれぞれの
スイッチング素子のゲート端子へ接続線を介して接続
し、かつ、前記２組の電力用半導体チップのそれぞれの
スイッチング素子の間に、前記副電極と電気的に接続さ
れた電極を設け、該電極と前記ゲート端子への接続線と
が平行となるように構成したことを特徴とする請求項５
に記載の半導体装置。
【請求項７】前記１組のスイッチング素子として主段と
副段の２個の電流駆動型素子を有し、前記主電極とは絶
縁された第１の制御用電極と第２の制御用電極を設け、
前記第１の制御用電極と前記第２の制御用電極と前記主
電極とがその順序で狭い間隔で並ぶように配置し、前記
第２の制御用電極の隣に前記副段の電流駆動素子を、そ
の次に前記主段の電流駆動素子を前記主電極上に配置
し、前記第２の制御用電極から接続線を介して前記主段
の電流駆動型素子のゲート端子と前記副段の電流駆動型
素子のエミッタ端子とに接続し、前記第１の制御用電極
から接続線を介して前記副段の電流駆動型素子のゲート
端子へ接続して、前記２個の電流駆動型素子をダーリン
トン接続とし、かつ、１組の２個の電流駆動型素子と他
の組の２個の電流駆動型素子との間に、前記副電極と電
気的に接続された電極を設け、該電極と前記ゲート端子
への接続線とが平行となるように構成したことを特徴と
する請求項５に記載の半導体装置。
【請求項８】前記の半導体装置を２組用い、一方の半導
体装置の副電極の引出し電極取付け部と他方の半導体装
置の主電極の引出し電極取付け部とを平板状の第１の引
出し線で接続し、該第１の引出し線の中心部から外部へ
引出し、前記一方の半導体装置の主電極の引出し電極取
付け部から外部へ平板状の第２の引き出し線で引出し、
前記他方の半導体装置の副電極の引出し電極取付け部か
ら外部へ平板状の第３の引き出し線で引出し、かつ、前
記第１の引出し線を中心にしてその両側に前記第２の引
出し線と前記第３の引出し線とを平板状の面が対向する
ように配置することにより３層の電極構造としたことを
特徴とする請求項１乃至請求項７の何れかに記載の半導
体装置。