JP3233539B2 - 半導体装置及び半導体回路 - Google Patents
半導体装置及び半導体回路Info
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Description
を単独、又は複数並列接続してなる半導体装置及び半導
体回路に関する。
う。)は比較的簡単な駆動回路で大きな電力を高周波で
スイッチングできるなどの理由から、負荷への電力を制
御する電力制御素子として用いられることが多い。単一
のFETチップでは所要の電力を扱えない場合には、図
4に示すように、例えば3つのFETチップ1〜3を単
一の基板上に搭載して並列接続してなるFETモジュー
ル1で負荷2への電力の制御を行う。このような一般的
なFETモジュール1は、主電流端子となるドレイン端
子Dとソース端子S,制御信号端子となるゲート端子G
とソース信号端子SG を有する。また、寄生振動を防止
するためにFETモジュール1の各FETチップ1〜3
のゲート端子Gとゲート電極(図示せず)間それぞれに
直列に抵抗RG1、RG2、RG3を備えている。各FETチ
ップのドレインは一緒にドレイン端子Dに接続され、ま
たソースは一緒にソース端子Sに接続される。実際のF
ETモジュールでは、図示していないが、各FETチッ
プのソース領域はソース電極パターン又はボンディング
ワイヤなどを通して一緒にソース端子Sに接続されてい
るので、比較的高い周波数では各ソース電流路に無視で
きない程度の浮遊インダクタンスL1 ,L2 ,L3 を有
すると共に、ソース電極間にもL4 ,L5 を有してい
る。ドレイン及びゲートについても同様であり、それぞ
れ浮遊インダクタンスを有するが、図示するのを省略し
ている。
力を扱う電力制御回路では、制御パルス発生回路3から
の制御パルス信号で駆動される駆動回路4はFETモジ
ュール1のゲート端子Gとソース信号端子SG 間に至近
距離で接続されるのに対し、ソース端子Sが接続される
外部主電流配線Xは大きな電流を扱う関係で回路配置上
長くならざるを得ず、信号配線に比べて大きな浮遊イン
ダクタンスL6 をもつ上に、ゲート電流に比べてはるか
に大きなソース電流が流れることになる。このような回
路では、駆動回路4からの駆動信号によりFETモジュ
ール1がターンオンするとき、定常状態に至るまでドレ
イン電流ID はFETモジュール1及び回路のインダク
タンスによって直線的に増大する。このときゲート電流
IG は各FETチップのゲートーソース間に形成される
キャパシタンスを充電する期間だけ流れる。そしてこの
直線的に増大するドレイン電流ID はソース電流IS と
なってソース端子Sから流れるのであるが、前記外部主
電流配線Xの浮遊インダクタンスL6 によって、そのイ
ンダクタンス値と増大するソース電流IS の時間変化分
(di/dt)とを乗じた電圧降下VL が生じる。この電圧降
下VL はゲート電流IG と信号路のインダクタンスとの
積に相当する電圧降下に比べて十分に大きく、かつ並列
に存在するので、それらの電圧降下が等しくなる程度ま
で、ソース電流からソース分流電流ISGが分流してソー
ス信号端子SG に流れる。したがって、FETモジュー
ル1の信号路を流れる電流は、そのスイッチング時に本
来の駆動電流に加えてソース電流から分流したソース分
流電流ISGも流れることになる。しかしこのソース分流
電流ISGは、ソース電流がほぼ一定の定常状態に至る
と、浮遊インダクタンスL6 による電圧降下がほぼゼロ
になるので、やはりほぼゼロになる。特に単体のFET
を並列接続した半導体回路では配線による浮遊インダク
タンスの影響が大きくなるため、このようなソース分流
電流ISGの増大が観察される。なお、5は主直流電源装
置、6は駆動用直流電源装置を示す。
されたFET1のソースとFET2のソース間には浮遊
インダクタンスL4 が存在し、並列接続されたFET2
のソースとFET3のソース間には浮遊インダクタンス
L5 が存在する。特にそれぞれ単体のFET1〜FET
3が並列接続される場合には、それらソース端子間を接
続する配線それぞれの浮遊インダクタンスL4 、L5 が
大きくなり、スイッチング時にこれら浮遊インダクタン
スL4 、L5 をソース電流が流れるためにその電圧降下
が増大し、この電圧降下が後述のような影響を与える。
に示す従来の半導体装置又は半導体回路では,FETモ
ジュール1のスイッチング時には外部主電流配線Xの浮
遊インダクタンスL6 による電圧降下のために、FET
モジュール1の信号路には本来の駆動電流に加えてソー
ス電流から分流した電流も流れることになるので、信号
路のボンディングワイヤなどが加熱されて断線したり、
電力損失が大きくなるなどの第1の課題を有する。
5 にはFET2、FET3のゲート電流が流れると同時
に、ゲート電流よりも十分に大きなソース電流も流れる
ために、ソース電流と浮遊インダクタンスL4 、L5 に
起因する電圧降下の影響を受けることになる。つまり、
FET1のソースとFET2のソースとの間には浮遊イ
ンダクタンスL4 とFET1のソース電流の時間変化分
との積にほぼ等しい電圧降下が存在し、またFET2の
ソースとFET3のソースとの間には、浮遊インダクタ
ンスL5 とFET1、FET2双方のソース電流の時間
変化分との積にほぼ等しい図示極性の電圧降下が存在す
ることになる。この結果、各FETの特性及び浮遊イン
ダクタンスL1 〜L3 がほぼ同じであるとすると、FE
T1の実質的なゲート・ソース信号間電圧VGSが最も高
くなるので、ターンオンが最も遅れが小さく、次にFE
T2で、FET3の実質的なゲート・ソース信号間電圧
VGSが最も低くなるので、ターンオンの遅れは最も大き
くなり、早くターンオンしたFET1が最も大きな電流
を分担し、FET3の分担電流が最小になるという第2
の課題があった。このような問題点はFETの並列接続
個数が多くなればなるほど助長される。
置及び半導体回路の欠点を除去し、信頼性の高い半導体
装置及び半導体回路素子をを提供することを主目的とし
ている。
め、第1の発明では、互いに並列配置された複数の電界
効果トランジスタを備え、主電流端子となるドレイン端
子とソース端子と、制御信号端子となるゲート端子とソ
ース信号端子とを有する半導体装置において、前記電界
効果トランジスタのソース電極と前記ソース信号端子と
の間に、前記ソース電極から前記ソース信号端子に分流
して流れる電流を制限するための抵抗手段を直列に備え
たことを特徴とする半導体装置を提供する。
発明では、互いに並列配置された複数の電界効果トラン
ジスタを備え、主電流端子となるドレイン端子とソース
端子と、制御信号端子となるゲート端子とソース信号端
子とを有する半導体装置、前記ゲート端子とソース信号
端子とに接続された駆動回路、及び前記ソース端子に接
続され、前記ソース信号端子にも電気的に接続された外
部主電流配線を備えた半導体回路において、前記ソース
信号端子は、前記ソース端子から前記ソース信号端子へ
分流する電流を制限するための抵抗手段を介して前記駆
動回路及び前記外部主電流配線に接続されたことを特徴
とする半導体回路を提供する。
体回路の一実施例について説明を行う。図1において、
図4に示した記号と同一の記号は相当する部材を示すも
のとする。この半導体装置及び半導体回路ではFETチ
ップ1〜3の各ソース端子とソース信号端子SG との間
に抵抗RS1,RS2,RS3をそれぞれ備えたことを特徴と
している。抵抗RS1,RS2,及びRS3は、前記第1の問
題点と第2の問題点の双方を解決するための手段であ
り、FETチップがターンオン時に流れるソース電流I
S の増大分と浮遊インダクタンスL6 との積に等しい電
圧VL によって、ソース電流から分流してソース信号端
子に流れるソース分流電流ISGを制限するばかりでな
く、ソース電流による各ゲート電圧への影響を除去する
ことを可能にしている。
クタンスL6 を有する外部主電流配線Xに対していずれ
も並列に配置されており、各ソース電流が分流してソー
ス信号端子SG に流れるのを制限する。それぞれのゲー
ト電流IG はドレイン電流又はソース電流に比べて十分
に小さいので、これら抵抗RS1,RS2,及びRS3をそれ
ぞれの信号路に接続してもそれらのゲート電流IG によ
る電圧降下は小さく、その電圧降下の影響はほぼ無視で
きる。また、FETチップ1のゲート電流IGは浮遊イ
ンダクタンスL1 と抵抗RS1を通してソース信号端子S
G に流れ、FETチップ2のゲート電流IG は浮遊イン
ダクタンスL2 と抵抗RS2を通してソース信号端子SG
に流れ、またFETチップ3のゲート電流IG は浮遊イ
ンダクタンスL3 と抵抗RS3を通してソース信号端子S
G に流れる。このようにFETチップ2、FETチップ
3それぞれのゲート電流IG は浮遊インダクタンス
L4 、L5 を通して流れることがないから、ゲート・ソ
ース信号間電圧VGSがソース電流と浮遊インダクタンス
L4 、L5 とに起因する電圧降下に実質的に影響されな
いのは明らかである。なお、抵抗RS1,RS2,及びRS3
それぞれと直列に微小な浮遊インダクタンスが存在する
が、ゲート電流IG が小さいため影響を無視できるの
で、図示するのを省略している。この技術は個別のFE
Tを導体で並列接続する場合にも全く同様に適用でき
る。
実施例について図2により説明する。同図はこの半導体
構造の一部分を示しているだけであるが、この図におい
て、図1に示した記号と同一の記号は相当する部材を示
すものとする。放熱板となる金属板7の上にはセラミッ
ク板8が張りつけられており、その上にはFETチップ
9A,9Bなどがハンダ付けされている。図示していな
いが、一般的な構造として、セラミック基板8にはそれ
ぞれのFETチップのソース電極パッドとゲート電極パ
ッドが形成されており、各FETチップのソース電極と
ゲート電極がそれぞれのボンディングワイヤでソース電
極パッドとゲート電極パッドに接続されている。L字形
の接続導体10、11は、そのようなソース電極パッド
とゲート電極パッドにそのL字形の低辺がハンダ付けさ
れている。
電気絶縁性基板12の一方の面には、ソース信号用導電
パターン13及びゲート用導電パターン14が形成され
ている。ソース信号用導電パターン13の一端にはソー
ス信号用引出し端子15を起立させ、これにハンダ付け
されるソース信号用端子部13Aが形成されている。ゲ
ート用導電パターン14の一端にはゲート用引出し端子
(図示せず)を起立させ、これにハンダ付けされる共通
ゲート用端子部14Aが形成されている。また、電気絶
縁性基板12の一方の面には、L字形の接続導体10、
11の頂部にそれぞれ接続されるソース用端子部16、
個々のゲート用端子部17が形成されている。L字形の
接続導体10、11の頂部は幅が狭くなっており、それ
ら頂部はそれぞれ個々のソース用端子部16、個々のゲ
ート用端子部17の中央部に形成された貫通孔16A,
17Aに挿入され、ハンダ付けされる。ソース信号用導
電パターン13の導電パターン部13Bと各FETチッ
プのソース用端子部16との間に抵抗器18が接続され
る。また、ゲート用導電パターン14の導電パターン部
14Bと個々のゲート用端子部17との間に抵抗器19
が接続される。ここで、FETチップ9Aが図1に示し
たFET1であるとすると、抵抗器18は抵抗RS1に相
当し、抵抗器19はゲート用抵抗RG1に相当する。同様
な構造が繰り返して形成される。
としてセラミック基板8にはそれぞれのFETチップの
ソース電極パッドとゲート電極パッドが形成されている
ので、これら各ソース電極パッドとゲート電極パッド上
に所定の抵抗値をもつ抵抗チップの一方の面をハンダ付
けし、これら抵抗チップの他方の面それぞれを各ボンデ
ィングワイヤでソース電極とゲート電極にボンディング
しても良い。
一実施例について説明すると、FETモジュール1のソ
ース信号端子SG と駆動回路4の出力端子との間に電流
制限用の抵抗RS を接続している。各FETチップ1〜
3に対して共通に抵抗RS を接続しているので、前述の
原因で流れるソース分流電流ISGを制限制限することは
できるが、FETモジュール1において浮遊インダクタ
ンスL4 、L5 をゲート電流とソース電流の双方が流れ
るために、前記第2の課題については解決できない。し
かし、単一の抵抗RS を接続するだけで良いという簡便
さは大きな効果である。なお、この実施例でも抵抗RS
をFETモジュール1内に接続しても勿論よい。
を並列接続した場合について述べたが、前記第1の課題
を解決するためならば、単一のFETチップ又はFET
の場合にも必要に応じて同様に適用できる。また、以上
の実施例ではFETチップ又はFETを3個並列接続し
た場合について述べたが、任意でよいことは勿論であ
る。
ス信号路に抵抗手段を備えたので、ソース電流の一部分
が分流してソース信号路に流れるのを大幅に制限でき、
したがって、信号路のボンディングワイヤなどが加熱さ
れて断線したり、電力損失が大きくなるなどの問題を解
決することができる。
Tのそれぞれのソース信号路に抵抗手段を備えることに
より、ソース電流と浮遊インダクタンスに起因する電圧
降下の影響を除去することにより、それら電圧降下の影
響で並列接続したFETチップ又はFETのターンオン
が不揃いになるのを防止することができる。
る。
ある。
図面である。
流電源装置 7・・・金属板 8・・・セラミッ
ク基板 9・・・FETチップ 10、11・・・接
続導体 12・・・電気絶縁基板 13・・・ソース
信号用導電パターン 14・・・ゲート用導電パターン 15・・・ソース
信号用引出し端子 16・・・ソース用端子部 17・・・ゲート
用端子部 18、19・・・抵抗器 L・・・浮遊インダクタンス R・・・抵抗
Claims (2)
- 【請求項1】 互いに並列配置された複数の電界効果ト
ランジスタを備え、 主電流端子となるドレイン端子とソース端子と、制御信
号端子となるゲート端子とソース信号端子とを有する半
導体装置において、 前記電界効果トランジスタのソース電極と前記ソース信
号端子との間に、前記ソース電極から前記ソース信号端
子に分流して流れる電流を制限するための抵抗手段を直
列に備えたことを特徴とする半導体装置。 - 【請求項2】 互いに並列配置された複数の電界効果ト
ランジスタを備え、主電流端子となるドレイン端子とソ
ース端子と、制御信号端子となるゲート端子とソース信
号端子とを有する半導体装置、前記ゲート端子とソース
信号端子とに接続された駆動回路、及び前記ソース端子
に接続され、前記ソース信号端子にも電気的に接続され
た外部主電流配線を備えた半導体回路において、 前記ソース信号端子は、前記ソース端子から前記ソース
信号端子へ分流する電流を制限するための抵抗手段を介
して前記駆動回路及び前記外部主電流配線に接続された
ことを特徴とする半導体回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33120794A JP3233539B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置及び半導体回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP33120794A JP3233539B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置及び半導体回路 |
Publications (2)
Publication Number | Publication Date |
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JPH08162935A JPH08162935A (ja) | 1996-06-21 |
JP3233539B2 true JP3233539B2 (ja) | 2001-11-26 |
Family
ID=18241100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33120794A Expired - Lifetime JP3233539B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置及び半導体回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3233539B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000040948A (ja) * | 1998-07-23 | 2000-02-08 | Toshiba Corp | 電力変換装置 |
JP2004096191A (ja) * | 2002-08-29 | 2004-03-25 | Mitsubishi Electric Corp | 半導体スイッチ素子及び半導体スイッチ装置 |
JP6868809B2 (ja) * | 2016-08-31 | 2021-05-12 | パナソニックIpマネジメント株式会社 | スイッチング回路 |
-
1994
- 1994-12-08 JP JP33120794A patent/JP3233539B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH08162935A (ja) | 1996-06-21 |
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