JPWO2017056176A1 - 半導体装置およびそれを備える半導体モジュール - Google Patents

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Abstract

本発明は、並列に搭載される半導体素子の個数を増加させ、かつ、半導体素子が搭載される絶縁基板の形状が横長になることを抑制した半導体装置およびそれを備える半導体モジュールの提供を目的とする。本発明に係る半導体装置１００は、絶縁基板１と、絶縁基板１の一方主面に接合された一続きの金属パターン２と、金属パターン２上の絶縁基板１とは反対側の面に接合された複数のスイッチング素子３１，３２，３３，４１，４２，４３と、を備え、複数のスイッチング素子は、行および列の数がそれぞれ２以上となるマトリックス状に金属パターン２上に配置される。

Description

本発明は半導体装置およびそれを備える半導体モジュールに関し、特に半導体装置に搭載するスイッチング素子の配置に関するものである。
従来より、電力制御に半導体パワーモジュールが用いられている（例えば特許文献１を参照）。半導体パワーモジュールにはパワーデバイスが用いられる。パワーデバイスの一例として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ；Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が挙げられる。ＩＧＢＴはゲート駆動信号によりオンオフの制御がなされるものであり、高電圧・大電流のスイッチングが可能である。ＩＧＢＴを含む半導体パワーモジュールは、モータ等を駆動するインバータなどに幅広く使用されている。
特開２０１３−１２５６０号公報
ＩＧＢＴモジュールに対する要求の一つに、定格電流の大容量化が挙げられる。例えば、９００Ａ定格のＩＧＢＴモジュールを使用して、定格電流１８００Ａの負荷を駆動する場合、９００Ａ定格のＩＧＢＴモジュールを２台並列に接続して使う必要がある。一方、１８００Ａ定格のＩＧＢＴモジュールであれば１台で上記負荷を駆動することができ、ＩＧＢＴモジュールを並列接続して使う必要がなくなる。
ＩＧＢＴモジュール１台当たりの定格電流を増やすには、絶縁基板上に搭載する半導体素子の並列数を増やす必要がある。例えば、１枚の絶縁基板上にＩＧＢＴ素子が横方向に３個と、ダイオード素子が横方向に３個並列に接続されている構成において、ＩＧＢＴ素子とダイオード素子それぞれを横方向６個並べる構造にすればＩＧＢＴ素子６個、ダイオード素子６個となり、定格電流も２倍にすることができる。しかしながら、この構成では、絶縁基板の形状が著しく横長になる。これに伴って、半導体モジュールの形状も著しく横長になる。絶縁基板およびモジュールの形状が横長になると、モジュール使用時の温度変化による応力の増加などにより、熱寿命が著しく短くなる等の不都合があった。
本発明は以上のような課題を解決するためになされたものであり、並列に搭載される半導体素子の個数を増加させ、かつ、半導体素子が搭載される絶縁基板の形状が横長になることを抑制した半導体装置およびそれを備える半導体モジュールの提供を目的とする。
本発明に係る半導体装置は、絶縁基板と、絶縁基板の一方主面に接合された一続きの金属パターンと、金属パターン上の絶縁基板とは反対側の面に接合された複数のスイッチング素子と、を備え、複数のスイッチング素子は、行および列の数がそれぞれ２以上となるマトリックス状に金属パターン上に配置される。
本発明に係る半導体装置によれば、絶縁基板が著しく横長になることを抑制しつつ、スイッチング素子の個数を増やして、定格電流の大きな半導体装置およびそれを備える半導体モジュールを得ることが可能となる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによってより明白となる。
実施の形態１に係る半導体装置の平面図である。 実施の形態２に係る半導体装置の平面図である。 実施の形態３に係る半導体装置の平面図である。 実施の形態４に係る半導体装置の平面図である。 実施の形態５に係る半導体装置の平面図である。 実施の形態６に係る半導体装置の平面図である。 実施の形態６に係る半導体装置の断面図である。 実施の形態７に係る半導体装置の平面図である。 実施の形態８に係る半導体装置の平面図である。 実施の形態９に係る半導体装置の平面図である。 実施の形態１０に係る半導体装置の平面図である。 実施の形態１１に係る半導体装置の平面図である。 実施の形態１２に係る半導体装置の平面図である。 前提技術に係る半導体モジュールおよび半導体装置の平面図である。
＜前提技術＞
本発明の実施形態を説明する前に、本発明の前提となる技術について説明する。図１４は前提技術における半導体モジュール３０の内部構造を示す平面図である。図１４に示すように、前提技術における半導体モジュール３０は、ベース板１９上に搭載された複数の半導体装置１０，１０Ａおよび複数の金属パターン２４，２６を備える。
ベース板１９の第１辺１９ａ側には、同一の構成の３つの半導体装置１０がＸ方向に並んで搭載されている。また、ベース板１９の第１辺１９ａと対向する第２辺１９ｂ側には、半導体装置１０と対称な構成を有する３つの半導体装置１０ＡがＸ方向に並んで搭載されている。つまり、一対となる半導体装置１０，１０Ａが３組搭載されている。
各半導体装置１０とベース板１９の第１辺１９ａとの間には、絶縁基板２３上に接合された金属パターン２４が搭載されている。また、各半導体装置１０Ａとベース板１９の第２辺１９ｂとの間には、絶縁基板２３上に接合された金属パターン２４が搭載されている。各金属パターン２４には、ゲート補助電極２７の下端部が例えばはんだにより接合されている。
また、ベース板１９上において、一対となる半導体装置１０と半導体装置１０Ａの間には絶縁基板２５上に接合された金属パターン２６が搭載されている。金属パターン２６にはエミッタ主電極２９の下端部が例えばはんだにより接合されている。
以下では、半導体装置１０について説明する。半導体装置１０において、絶縁基板１上に金属パターン２が接合されている。金属パターン２上には、３個のスイッチング素子３１，３２，３３がＸ方向（行方向）に並んで配置されている。また、各スイッチング素子のＹ方向（列方向）には、３個のダイオード素子５１，５２，５３がＸ方向に並んで配置されている。ここで、スイッチング素子３１，３２，３３は例えばＩＧＢＴ半導体素子である。
スイッチング素子３１の一方主面には第１主電極（コレクタ）が設けられ、他方主面には第２主電極（エミッタ）が設けられる。また、第２主電極と同じ面にはゲート電極も設けられる。スイッチング素子３２，３３の構成はスイッチング素子３１の構成と同じため説明を省略する。
ダイオード素子５１の一方主面にはアノード電極が設けられ、他方主面にはカソード電極が設けられる。ダイオード素子５２，５３の構成はダイオード素子５１の構成と同じため説明を省略する。
スイッチング素子３１の第１主電極（図示せず）と金属パターン２とは、例えばはんだにより接合されている。ゲート電極は金属パターン２４とゲート用ワイヤ９ａを介して電気的に接続されている。第２主電極はダイオード素子５１のアノード電極と、主電流用ワイヤ８ａを介して電気的に接合されている。ダイオード素子５１のカソード電極（図示せず）と金属パターン２とは、例えばはんだを介して接合されている。ダイオード素子５１のアノード電極と金属パターン２６とは、主電流用ワイヤ８ｃを介して電気的に接続されている。
なお、スイッチング素子３２とダイオード素子５２との接続関係およびスイッチング素子３３とダイオード素子５３との接続関係は、上述したスイッチング素子３１とダイオード素子５１との接続関係と同じため説明を省略する。
上述の従来例のＩＧＢＴモジュールでは、１枚の絶縁基板１の上にスイッチング素子が横方向に３個とダイオード素子も横方向に３個並列に接続されており、半導体モジュール全体ではスイッチング素子１８個、ダイオード素子１８個が並列に接続されている。各素子の定格電流が例えば５０Ａの場合は、半導体モジュールの定格電流は、５０Ａが１８個で９００Ａとなる。
半導体モジュールに対する要求の一つに、定格電流の大容量化が挙げられる。たとえば定格電流１８００Ａが必要なシステムの場合、９００Ａ定格の半導体モジュールでは２台を並列に接続して使う必要があるが、１８００Ａ定格の半導体モジュールでは１台で並列接続して使う必要がなくなるからである。
半導体モジュール１台当たりの定格電流を増やすには半導体素子の並列数を増やす必要がある。前提技術においては、１枚の絶縁基板１の上に、Ｘ方向に３個のスイッチング素子３１，３２，３３が並列配置され、各スイッチング素子と直列にダイオード素子５１，５２，５３が配置されている。スイッチング素子とダイオード素子それぞれを横方向６個並べる構造にすれば、定格電流も２倍にすることができる。しかしながら、絶縁基板１および半導体モジュール３０の形状が著しく横長になり、半導体モジュール３０使用時の温度の変化による応力の増加などにより、熱寿命が著しく短くなる等の不都合があった。以下の実施形態は、以上のような課題を解決するものである。
＜実施の形態１＞
図１は、本実施の形態１における半導体装置１００の平面図である。本実施の形態１における半導体装置１００は、前提技術で示した半導体装置１０，１０Ａのそれぞれに代えて半導体モジュール３０（図１４）に搭載されるものである。
半導体装置１００は、絶縁基板１と、一続きの金属パターン２と、６個のスイッチング素子３１，３２，３３，４１，４２，４３と、３個のダイオード素子５１，５２，５３とを備える。ここで、スイッチング素子３１，３２，３３，４１，４２，４３のそれぞれは例えばＩＧＢＴである。
絶縁基板１は、ＳｉＮ、ＡｌＮ等からなる。金属パターン２は銅、アルミ等からなる。
金属パターン２は、絶縁基板１上に接合されている。絶縁基板１は図示しないベース板（前提技術におけるベース板１９）上に接合されている。金属パターン２の絶縁基板１とは反対側の面には、スイッチング素子３１，３２，３３，４１，４２，４３が、Ｘ方向（行方向）に３、Ｙ方向（列方向）に２のマトリックス状に配置されている。各スイッチング素子と金属パターン２とは例えばはんだにより接合されている。
また、金属パターン２上には、Ｘ方向に一列にダイオード素子５１，５２，５３が配置されている。各ダイオード素子と金属パターン２とは例えばはんだにより接合されている。また、金属パターン２には、コレクタ主電極２８の下端部が例えばはんだにより接合されている。
スイッチング素子３１の一方主面（絶縁基板１側の面）には第１主電極（コレクタ）が設けられる。第１主電極は金属パターン２に接合されている。スイッチング素子３１の他方主面には第２主電極３１ａ（エミッタ）が設けられる。また、第２主電極３１ａと同じ面にはゲート電極３１ｂも設けられる。ゲート電極３１ｂは、スイッチング素子３１の他方主面の角に接するように設けられている。
同様に、スイッチング素子３２には、第１主電極、第２主電極３２ａ、ゲート電極３２ｂが設けられる。スイッチング素子３３には、第１主電極、第２主電極３３ａ、ゲート電極３３ｂが設けられる。スイッチング素子４１には、第１主電極、第２主電極４１ａ、ゲート電極４１ｂが設けられる。スイッチング素子４２には、第１主電極、第２主電極４２ａ、ゲート電極４２ｂが設けられる。スイッチング素子４３には、第１主電極、第２主電極４３ａ、ゲート電極４３ｂが設けられる。
ダイオード素子５１の一方主面（絶縁基板１側の面）にはカソード電極が設けられる。カソード電極は金属パターン２に接合されている。ダイオード素子５１の他方主面にはアノード電極５１ａが設けられる。同様に、ダイオード素子５２には、カソード電極とアノード電極５２ａが設けられる。ダイオード素子５３には、カソード電極とアノード電極５３ａが設けられる。
本実施の形態では、Ｙ方向（列方向）において、隣接する各素子の主電極が少なくとも１本のワイヤ（主電流用ワイヤ）により電気的に接続されている。つまり、図１に示すように、スイッチング素子３１の第２主電極３１ａと、スイッチング素子４１の第２主電極４１ａとが並列する２本の主電流用ワイヤ８ａを介して電気的に接続されている。また、スイッチング素子４１の第２主電極４１ａと、ダイオード素子５１のアノード電極５１ａとが並列する２本の主電流用ワイヤ８ｂを介して電気的に接続されている。また、ダイオード素子５１のアノード電極５１ａと、金属パターン２６とが並列する２本の主電流用ワイヤ８ｃを介して電気的に接続されている。
以上で説明したＹ方向の主電流用ワイヤ８ａ，８ｂ，８ｃの接続関係は、スイッチング素子３２，４２およびダイオード素子５２の接続関係においても同様である。また、スイッチング素子３３，４３およびダイオード素子５３の接続関係においても同様である。
図１に示すように、スイッチング素子３１のゲート電極３１ｂと金属パターン２４とが、ゲート用ワイヤ９ａを介して電気的に接続されている。また、スイッチング素子４１のゲート電極４１ｂと金属パターン２４とが、ゲート用ワイヤ９ｂを介して電気的に接続されている。以上で説明したゲート用ワイヤ９ａ，９ｂの接続関係は、スイッチング素子３２，４２およびスイッチング素子３３，４３においても同様である。
＜効果＞
本実施の形態１における半導体装置１００は、絶縁基板１と、絶縁基板１の一方主面に接合された一続きの金属パターン２と、金属パターン２上の絶縁基板１とは反対側の面に接合された複数のスイッチング素子３１，３２，３３，４１，４２，４３と、を備え、複数のスイッチング素子は、行および列の数がそれぞれ２以上となるマトリックス状に金属パターン２上に配置される。
本実施の形態１の半導体装置１００（図１）を前提技術（図１４）と比較する。本実施の形態１の半導体装置１００は、前提技術における半導体装置１０に対して、スイッチング素子を３個増やした構成である。本実施の形態１では、前提技術における半導体装置１０において絶縁基板１の長辺方向（Ｘ方向）にスイッチング素子を追加配置するのではなく、絶縁基板１の短辺方向（Ｙ方向）にスイッチング素子を追加配置する。一般に、絶縁基板１が横長になると、モジュール使用時の温度の変化により絶縁基板にかかる応力が増加して、熱寿命が著しく短くなる等の不都合が起こる。本実施の形態１では、絶縁基板１の短手方向にスイッチング素子を追加配置したので、絶縁基板１が著しく横長になることを抑制することが可能である。よって、絶縁基板１が著しく横長になることを抑制しつつ、スイッチング素子の個数を増やして、定格電流の大きな半導体装置１００を得ることが可能となる。
また、本実施の形態１における半導体装置１００において、複数のスイッチング素子３１，３２，３３，４１，４２，４３のそれぞれは、金属パターン２に接合される側の一方主面に設けられた第１主電極と、一方主面と反対側の他方主面に設けられた第２主電極３１ａ，３２ａ，３３ａ，４１ａ，４２ａ，４３ａと、他方主面に設けられた少なくとも１つのゲート電極３１ｂ，３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂと、を備え、行方向又は列方向において、隣接して配置されたスイッチング素子間の第２主電極が少なくとも１本の主電流用ワイヤ８ａ，８ｂで電気的に接続されている。
本実施の形態１では列方向（Ｙ方向）に隣接して配置されたスイッチング素子（例えばスイッチング素子３１，４１）間の第２主電極３１ａ，４１ａが、並列する２本の主電流用ワイヤ８ａで接続されている。このように、隣接して配置されたスイッチング素子の主電極を接続するようにワイヤを配置することで、主電流を流すワイヤの配線長さをより短くすることが可能である。
また、本実施の形態１における半導体モジュールは、半導体装置１００の複数と、複数の半導体装置１００が搭載されるベース板１９と、を備える。従って、半導体モジュールのサイズが著しく横長になることを抑制しつつ、スイッチング素子の個数を増やして、定格電流の大きな半導体モジュールを得ることが可能となる。なお、半導体モジュールは、半導体装置１００に代えて、後述する実施の形態２〜１２の半導体装置を搭載してもよい。
＜実施の形態２＞
図２は、本実施の形態２における半導体装置２００の平面図である。実施の形態１（図１）では、金属パターン２４から個々のスイッチング素子３１，３２，３３，４１，４２，４３のゲート電極３１ｂ，３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂに対して、ゲート用ワイヤ９ａ，９ｂが接続されていた。
本実施の形態２における半導体装置２００において、Ｙ方向（列方向）において隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合されている。つまり、図２に示すように、Ｙ方向において隣接して配置されたスイッチング素子３１，４１間のゲート電極３１ｂ，４１ｂがゲート用ワイヤ９ｂで接合されている。同様に、Ｙ方向において隣接して配置されたスイッチング素子３２，４２間のゲート電極３２ｂ，４２ｂがゲート用ワイヤ９ｂで接合されている。同様に、Ｙ方向において隣接して配置されたスイッチング素子３３，４３間のゲート電極３３ｂ，４３ｂがゲート用ワイヤ９ｂで接合されている。なお、ゲート用ワイヤ９ｂは図２のようにゲート用ワイヤ９ａと連続的にステッチボンディングしても良いし、ゲート電極３１ｂ，３２ｂ，３３ｂ上で打ち分けても良い。
半導体装置２００のその他の構成は、実施の形態１における半導体装置１００（図１）と同じであるため、説明を省略する。
＜効果＞
本実施の形態２における半導体装置２００において、行方向又は列方向において、隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合されている。
従って、本実施の形態２では、金属パターン２４に接合されたゲート用ワイヤの本数を減らすことが可能である。また、ゲート用ワイヤの配線長さを短くすることが可能である。ゲート用ワイヤの本数が減り、長さが短くなることにより、ワイヤボンディングによりゲート用ワイヤを接合する際に、配線の方向等の制約が軽減される。また、金属パターン２４に接合されたゲート用ワイヤの本数が減るので、金属パターン２４の面積を小さくすることが可能である。これにより、金属パターン２４が接合されている絶縁基板２３の面積を小さくすることが可能であり、材料コストを抑制することが可能である。
＜実施の形態３＞
図３は、本実施の形態３における半導体装置３００の平面図である。本実施の形態３では、スイッチング素子３１のゲート電極３１ｂが、主電流用ワイヤ８ａの方向（Ｙ方向）と平行な２辺からほぼ等しい距離に設けられる。つまり、ゲート電極３１ｂは、Ｘ方向と直交する２辺の中央付近に設けられている。他のスイッチング素子３２，３３，４１，４２，４３のゲート電極３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂの位置についても同様である。
本実施の形態３では、Ｙ方向（列方向）において隣接して配置されたスイッチング素子３１，４１間の第２主電極３１ａ，４１ａが並列した４本の主電流用ワイヤ８ａで接続されている。ここで、４本の主電流用ワイヤ８ａは、スイッチング素子４１のゲート電極４１ｂの＋Ｘ方向側に２本、−Ｘ方向側に２本来るように、ゲート電極４１ｂに対して対称に配置されている。
また、Ｙ方向（列方向）において隣接して配置されたスイッチング素子４１の第２主電極４１ａと、ダイオード素子５１のアノード電極５１ａとは、並列した４本の主電流用ワイヤ８ｂで接続されている。また、ダイオード素子５１のアノード電極５１ａと金属パターン２６とは、並列した４本の主電流用ワイヤ８ｃで接続されている。
以上で説明したＹ方向の主電流用ワイヤ８ａ，８ｂ，８ｃの接続関係は、スイッチング素子３２，４２およびダイオード素子５２の接続関係においても同様である。また、スイッチング素子３３，４３およびダイオード素子５３の接続関係においても同様である。
半導体装置３００のその他の構成は、実施の形態２における半導体装置２００（図２）と同じであるため、説明を省略する。
＜効果＞
本実施の形態３における半導体装置３００において、ゲート電極（例えばゲート電極３１ｂ）は、他方主面の対向する２辺から等距離の位置に設けられ、対向する２辺は、一方方向（即ち列方向（Ｙ方向））に平行な２辺である。
従って、本実施の形態３によれば、ゲート用ワイヤ９ｂに対して、主電流用ワイヤ８ａを左右同一の本数、形状で構成することが可能となる。これにより、ゲート用ワイヤ９ｂへの、主電流の導通による電磁誘導および遮断時の電流変化による電磁誘導の影響がゲート用ワイヤ９ｂの左右で相殺される。よって、各スイッチング素子のゲート電極への供給電圧の変動およびスイッチング速度のばらつきを抑制することが可能である。従って、遮断耐量の低下、短絡電流の増大による素子破壊を抑制した半導体装置３００およびこれを備えた半導体モジュールを得ることが可能である。
＜実施の形態４＞
図４は、本実施の形態４における半導体装置４００の平面図である。本実施の形態４では、スイッチング素子３１のゲート電極３１ｂが、スイッチング素子３１の他方主面のほぼ中央に設けられている。つまり、ゲート電極３１ｂが、主電流用ワイヤ８ａ，８ｂの向きに直交するスイッチング素子３１の一辺のほぼ中央領域、かつ主電流導通ワイヤの向きと平行なＩＧＢＴ素子の一辺のほぼ中央領域に設けられている。
他のスイッチング素子３２，３３，４１，４２，４３のゲート電極３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂの位置についても同様である。
半導体装置４００のその他の構成は、実施の形態３における半導体装置３００（図３）と同じであるため、説明を省略する。本実施の形態４でも、実施の形態３で説明した効果を得ることが可能である。
＜実施の形態５＞
図５は、本実施の形態５における半導体装置５００の平面図である。本実施の形態５では、スイッチング素子３１には、ゲート電極３１ｂが２つ設けられる。２つのゲート電極３１ｂは、対向する２辺のそれぞれに接して設けられる。ここで、対向する２辺とは、主電流用ワイヤ８ａ，８ｂの向き（Ｙ方向）と直交する方向（Ｘ方向）の２辺である。他のスイッチング素子３２，３３，４１，４２，４３のゲート電極３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂの構成についても同様である。
本実施の形態５では、図５に示すように、Ｙ方向（列方向）に隣接して配置されたスイッチング素子３１，４１間のゲート電極３１ｂ，４１ｂが対向している。対向するゲート電極３１ｂ，４１ｂはゲート用ワイヤ９ｂを介して電気的に接続されている。スイッチング素子３２，４２およびスイッチング素子３３，４３についても同様である。
本実施の形態５では、Ｙ方向（列方向）において隣接して配置されたスイッチング素子３１，４１間の第２主電極３１ａ，４１ａが並列した２本の主電流用ワイヤ８ａで接続されている。ここで、２本の主電流用ワイヤ８ａは、ゲート電極３１ｂおよびゲート電極４１ｂの＋Ｘ方向側に１本、−Ｘ方向側に１本来るように、ゲート電極３１ｂおよびゲート電極４１ｂに対して対称に配置されている。
＜効果＞
本実施の形態５における半導体装置５００において、各スイッチング素子に設けられるゲート電極は２個であり、それぞれのゲート電極は他方主面の対向する２辺にそれぞれ接して設けられ、行方向又は列方向の一方方向において、隣接して配置されたスイッチング素子間のゲート電極が対向するように複数のスイッチング素子が配置される。
従って、本実施の形態５では、隣接して配置されたスイッチング素子（例えばスイッチング素子３１，４１）間において、ゲート電極３１ｂ，４１ｂが対向しているため、ゲート電極３１ｂ，４１ｂを接続するゲート用ワイヤ９ｂの長さをより短くすることが可能である。
＜実施の形態６＞
図６は、本実施の形態６における半導体装置６００の平面図である。また、図７は図６の線分ＡＡにおける半導体装置６００の断面図である。
図６に示すように、半導体装置６００では、半導体装置５００（図５）の構成に加えて、スイッチング素子３１の２つのゲート電極３１ｂの間の第２主電極３１ａと、スイッチング素子４１の２つのゲート電極４１ｂの間の第２主電極４１ａとが主電流用ワイヤ８ａで接続されている。また、スイッチング素子４１の２つのゲート電極４１ｂの間の第２主電極４１ａと、ダイオード素子５１のアノード電極５１ａとが主電流用ワイヤ８ｂで接続されている。スイッチング素子３２，４２、ダイオード素子５２およびスイッチング素子３３，４３、ダイオード素子５３についても同様である。
図７に示すように、ベース板１９上に絶縁基板１の裏面側金属パターン２１がはんだ２０で接続され、表側の金属パターン２の上に、スイッチング素子３１，４１およびダイオード素子５１がはんだ２２により接合されている。図７に示すように、ゲート用ワイヤ９ｂの高さよりも主電流用ワイヤ８ａの高さが大きい。これにより、ゲート用ワイヤ９ｂと主電流用ワイヤ８ａを平面視で重なるように配置しても、ワイヤ同士が干渉することがない。
半導体装置６００のその他の構成は、実施の形態５における半導体装置５００（図５）と同じであるため、説明を省略する。
＜効果＞
本実施の形態６における半導体装置６００において、他方主面において、２つのゲート電極の間に第２主電極が配置され、その第２主電極に主電流用ワイヤ８ａと８ｂが接続される。
本実施形態６の構成をとることにより、主電流用ワイヤ８ａと８ｂの設置本数を増加させる事が可能となり、ワイヤ１本当たりの電流密度を下げることができる。よって、発熱増加によって生じるワイヤの熱寿命の低下を抑制することが可能である。
本実施の形態６における半導体装置６００において、ゲート用ワイヤ９ｂの高さよりも前記主電流用ワイヤ８ａの高さが大きい。
従って、ゲート用ワイヤ９ｂと主電流用ワイヤ８ａを平面視で重なるように配置しても、ワイヤ同士が干渉することがない。よって、より多くの主電流用ワイヤ８ａを配置することが可能となる。
＜実施の形態７＞
図８は、本実施の形態７における半導体装置７００の平面図である。本実施の形態７において、金属パターン２上に接合されたスイッチング素子３１，３２，３３，４１，４２，４３およびダイオード素子５１，５２，５３の配置は、実施の形態１〜６と同様である。本実施の形態７では、スイッチング素子のゲート電極を接続するゲート用ワイヤ９ａ，９ｂ，９ｃの方向と、スイッチング素子の第２主電極を接続する主電流用ワイヤ８ａ，８ｂ，８ｃの方向とが直交している。
つまり、図８に示すように、Ｙ方向（列方向）において、スイッチング素子３１の第２主電極３１ａと、スイッチング素子４１の第２主電極４１ａとが並列する４本の主電流用ワイヤ８ａを介して電気的に接続されている。また、スイッチング素子４１の第２主電極４１ａと、ダイオード素子５１のアノード電極５１ａとが並列する４本の主電流用ワイヤ８ｂを介して電気的に接続されている。また、ダイオード素子５１のアノード電極５１ａと、金属パターン２６とが並列する３本の主電流用ワイヤ８ｃを介して電気的に接続されている。
以上で説明したＹ方向の主電流用ワイヤ８ａ，８ｂ，８ｃの接続関係は、スイッチング素子３２，４２およびダイオード素子５２の接続関係においても同様である。また、スイッチング素子３３，４３およびダイオード素子５３の接続関係においても同様である。
図８に示すように、Ｘ方向（行方向）において、スイッチング素子３１のゲート電極３１ｂと金属パターン２４とが、ゲート用ワイヤ９ａを介して電気的に接続されている。ここで、金属パターン２４は絶縁基板１の−Ｘ方向側に配置される。また、スイッチング素子３１のゲート電極３１ｂと、スイッチング素子３２のゲート電極３２ｂとがゲート用ワイヤ９ｂを介して電気的に接続されている。また、スイッチング素子３２のゲート電極３２ｂと、スイッチング素子３３のゲート電極３３ｂとがゲート用ワイヤ９ｃを介して電気的に接続されている。
以上で説明したＸ方向のゲート用ワイヤ９ａ，９ｂ，９ｃの接続関係は、スイッチング素子４１，４２，４３においても同様である。
図８に示すように、本実施の形態７ではゲート用ワイヤ９ａ，９ｂ，９ｃと主電流用ワイヤ８ａとが立体的に交差している。これは、ゲート用ワイヤ９ａ，９ｂ，９ｃの高さよりも主電流用ワイヤ８ａの高さを大きくすることにより可能となる。
また、本実施の形態７において、図８に示すように、スイッチング素子３１のゲート電極３１ｂは、平面視で長方形である。ゲート電極３１ｂの長い方の辺が、スイッチング素子３１の他方主面のＸ方向（即ち、ゲート用ワイヤ９ａ，９ｂ，９ｃが接続される方向）に平行な１辺に接している。他のスイッチング素子３２，３３，４１，４２，４３のゲート電極３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂについても同様の構成である。
ゲート電極について上記構成を取ることにより、ゲート電極の無効領域（ゲート用ワイヤを接合できない領域）を少なくすることができる。つまり、第２主電極の領域を大きくすることができる。さらに、主電流用ワイヤ８ａ，８ｂ，８ｃの無効領域（主電流用ワイヤを接合できない領域）をも少なくすることができる。つまり、１つの第２主電極に対して接合できる主電流用ワイヤの本数を増やすことが可能である。
なお、実施の形態１〜６においては、隣接する２個のスイッチング素子間のゲート電極をゲート用ワイヤで接続する例を説明したが、本実施の形態７の様に、連続して隣接する３個またはそれ以上のスイッチング素子間のゲート電極を接続してもよい。
なお、図８においては、金属パターン２６は絶縁基板１の−Ｙ方向側に配置されているが、金属パターン２６を絶縁基板１の＋Ｙ方向側に配置してもよい。この場合、スイッチング素子３１，３２，３３の第２主電極３１ａ，３２ａ，３３ａは、金属パターン２６と主電流用ワイヤにより接続される。
＜効果＞
本実施の形態７における半導体装置７００において、行方向又は列方向の一方方向において、隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合され、行方向又は列方向の他方方向において、隣接して配置されたスイッチング素子間の第２主電極が主電流用ワイヤで接合される。
本実施の形態７では、ゲート用ワイヤ９ａ，９ｂ，９ｃが接続される方向（行方向）と、主電流用ワイヤ８ａ，８ｂ，８ｃが接続される方向（列方向）とが直交している。これにより、ゲート用ワイヤ９ａ，９ｂ，９ｃへの、主電流の導通による電磁誘導および遮断時の電流変化による電磁誘導の影響が低減される。よって、各スイッチング素子のゲート電極への供給電圧の変動およびスイッチング速度のばらつきを抑制することが可能である。従って、遮断耐量の低下、短絡電流の増大による素子破壊を抑制した半導体装置７００およびこれを備えた半導体モジュールを得ることが可能である。
また、本実施の形態７における半導体装置７００において、各スイッチング素子のゲート電極は平面視で長方形であり、ゲート電極の長い方の辺がスイッチング素子の他方主面の一辺に接する。
従って、ゲート電極の長い方の辺が延在する方向（Ｘ方向）と、ゲート用ワイヤ９ａ，９ｂ，９ｃが接続される方向（行方向）とを一致させることにより、ゲート電極の無効領域（ゲート用ワイヤを接合できない領域）を少なくすることができる。つまり、第２主電極の領域を大きくすることができる。さらに、主電流用ワイヤ８ａ，８ｂ，８ｃの無効領域（主電流用ワイヤを接合できない領域）をも少なくすることができる。つまり、１つの第２主電極に対して接合できる主電流用ワイヤの本数を増やすことが可能である。
また、本実施の形態７における半導体装置７００において、ゲート用ワイヤ９ａ，９ｂ，９ｃと主電流用ワイヤ８ａとが立体的に交差する。
従って、ゲート用ワイヤ９ａ，９ｂ，９ｃの高さよりも主電流用ワイヤ８ａの高さを大きくすることにより、ゲート用ワイヤ９ａ，９ｂ，９ｃと主電流用ワイヤ８ａとが立体的に交差する構成が可能となる。
＜実施の形態８＞
図９は、本実施の形態８における半導体装置８００の平面図である。本実施の形態８において、スイッチング素子３１のゲート電極３１ｂは、−Ｘ方向側の辺に接して設けられている。他のスイッチング素子３２，３３，４１，４２，４３のゲート電極３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂについても同様の構成である。
これにより、スイッチング素子３１のゲート電極３１ｂと金属パターン２４とを接続するゲート用ワイヤ９ａの長さをより短くすることが可能である。つまり、金属パターン２４から、最も遠いゲート電極３３ｂ，４３ｂのそれぞれまでのゲート用ワイヤ９ａ，９ｂ，９ｃの累積長さをより短くすることが可能である。よって、ゲート用ワイヤの使用量が削減されるので、ゲート用ワイヤの材料コストの低減が可能である。
なお、半導体装置８００のその他の構成は、実施の形態７における半導体装置７００（図８）と同じであるため、説明を省略する。
＜実施の形態９＞
図１０は、本実施の形態９における半導体装置９００の平面図である。実施の形態１〜８においては、３×２のマトリックス状にスイッチング素子３１，３２，３３，４１，４２，４３が配置され、さらに、列方向に３×１のマトリックス状にダイオード素子５１，５２，５３が配置されていた。一方、本実施の形態９においては、図１０に示すように、２×３のマトリックス状にスイッチング素子３１，３２，３３，４１，４２，４３が配置され、さらに、行方向に１×３のマトリックス状にダイオード素子５１，５２，５３が配置される。
図１０に示すように、Ｙ方向（列方向）において、スイッチング素子３３の第２主電極３３ａと、スイッチング素子３２の第２主電極３２ａとが並列する４本の主電流用ワイヤ８ａを介して電気的に接続されている。また、スイッチング素子３２の第２主電極３２ａと、スイッチング素子３１の第２主電極３１ａとが並列する４本の主電流用ワイヤ８ｂを介して電気的に接続されている。また、スイッチング素子３１の第２主電極３１ａと、金属パターン２６とが並列する３本の主電流用ワイヤ８ｃを介して電気的に接続されている。
以上で説明したＹ方向の主電流用ワイヤ８ａ，８ｂ，８ｃの接続関係は、スイッチング素子４１，４２，４３においても同様である。
また、Ｙ方向（列方向）において、ダイオード素子５３のアノード電極５３ａと、ダイオード素子５２のアノード電極５２ａとが並列する４本の主電流用ワイヤ８ａを介して電気的に接続されている。また、ダイオード素子５２のアノード電極５２ａと、ダイオード素子５１のアノード電極５１ａとが並列する４本の主電流用ワイヤ８ｂを介して電気的に接続されている。また、ダイオード素子５１のアノード電極５１ａと、金属パターン２６とが並列する３本の主電流用ワイヤ８ｃを介して電気的に接続されている。
図１０に示すように、Ｘ方向（行方向）において、スイッチング素子３３のゲート電極３３ｂと金属パターン２４とが、ゲート用ワイヤ９ａを介して電気的に接続されている。ここで、金属パターン２４は絶縁基板１の−Ｘ方向側に配置される。また、スイッチング素子３３のゲート電極３３ｂと、スイッチング素子４３のゲート電極４３ｂとがゲート用ワイヤ９ｂを介して電気的に接続されている。
以上で説明したＸ方向のゲート用ワイヤ９ａ，９ｂの接続関係は、スイッチング素子３２，４２およびスイッチング素子３１，４１においても同様である。
本実施の形態９では、２個の隣接したスイッチング素子のゲート電極を連続で配線する構成を、３段形成している事を特徴とする。実施の形態１〜８においては、金属パターン２４から、最も遠いゲート電極３３ｂ，４３ｂまでは、３本のゲート用ワイヤ９ａ，９ｂ，９ｃを介していた。一方、本実施の形態９においては、金属パターン２４から、最も遠いゲート電極４１ｂ，４２ｂ，４３ｂまでは、２本のゲート用ワイヤ９ａ，９ｂを介する。よって、金属パターン２４から最も遠いゲート電極までのゲート用ワイヤの累積長さが短くなるため、ゲートスイッチング時間の遅れ等の弊害が生じにくい半導体装置９００を得ることが可能である。
＜実施の形態１０＞
図１１は、本実施の形態１０における半導体装置１０００の平面図である。本実施の形態１０において、スイッチング素子３１，３２，３３，４１，４２，４３およびダイオード素子５１，５２，５３の配置は、実施の形態９（図１０）と同じである。また、本実施の形態１０において、スイッチング素子３１，３２，３３，４１，４２，４３のゲート電極３１ｂ，３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂの位置は、実施の形態８（図９）と同じである。その他の構成は、実施の形態９又は実施の形態１０と同じであるため、説明を省略する。
本実施の形態１０では、実施の形態８で述べた効果と、実施の形態９で述べた効果の両方を得ることが可能である。
＜実施の形態１１＞
図１２は、本実施の形態１１における半導体装置１１００の平面図である。本実施の形態１１において、スイッチング素子３１，３２，３３，４１，４２，４３およびダイオード素子５１，５２，５３の配置は、実施の形態３（図３）と同じである。
本実施の形態１１では、Ｙ方向（列方向）において隣接して配置されたスイッチング素子３１，４１間の第２主電極３１ａ，４１ａが並列した４本の主電流用ワイヤ８ａで接続されている。ここで、４本の主電流用ワイヤ８ａは、スイッチング素子４１のゲート電極４１ｂの＋Ｘ方向側に２本、−Ｘ方向側に２本来るように、ゲート電極４１ｂに対して対称に配置されている。
また、Ｙ方向（列方向）において隣接して配置されたスイッチング素子４１の第２主電極４１ａと、ダイオード素子５１のアノード電極５１ａとは、並列した８本の主電流用ワイヤ８ｂで接続されている。また、ダイオード素子５１のアノード電極５１ａと金属パターン２６とは、並列した１０本の主電流用ワイヤ８ｃで接続されている。
以上で説明したＹ方向の主電流用ワイヤ８ａ，８ｂ，８ｃの接続関係は、スイッチング素子３２，４２およびダイオード素子５２の接続関係においても同様である。また、スイッチング素子３３，４３およびダイオード素子５３の接続関係においても同様である。
半導体装置１１００のその他の構成は、実施の形態３における半導体装置３００（図３）と同じであるため、説明を省略する。
本実施の形態１１では、以上で述べたように、Ｙ方向（列方向）に進むほど、隣接して配置されたスイッチング素子間の第２主電極を接合する主電流用ワイヤの本数が増大する。
主電流用ワイヤ８ａはスイッチング素子３１，３２，３３のみのエミッタ電流を導通するが、主電流用ワイヤ８ｂはスイッチング素子３１，３２，３３とスイッチング素子４１，４２，４３の２素子のエミッタ電流を導通する。主電流用ワイヤ８ｃはさらに、スイッチング素子３１，３２，３３，４１，４２，４３のエミッタ電流に加えて、ダイオード素子５１，５２，５３のアノード電流も導通する。本実施の形態１１では、大きな主電流の流れる部分の主電流用ワイヤの本数を多く設置する。
＜効果＞
本実施の形態１１における半導体装置１１００において、行方向又は列方向に進むほど、隣接して配置されたスイッチング素子間の第２主電極を接合する主電流用ワイヤの本数が増大する。
本実施の形態１１における半導体装置１１００において、Ｙ方向（列方向）に進むほど、主電流用ワイヤにはより大きな主電流が流れる。よって、主電流用ワイヤ８ｂの本数を主電流用ワイヤ８ａの本数よりも多く、主電流用ワイヤ８ｃの本数を主電流用ワイヤ８ｂの本数よりも多くすることにより、全ての主電流用ワイヤ８ａ，８ｂ，８ｃ間において、電流密度を同程度にすることが可能である。つまり、発熱増加によって生じる主電流用ワイヤの熱寿命の低下を抑制することが可能である。
＜実施の形態１２＞
図１３は、本実施の形態１２における半導体装置１２００の平面図である。本実施の形態１２では、実施の形態１〜１１と異なり、金属パターン２上にスイッチング素子３１，３２，３３，４１，４２，４３のみが３×２のマトリックス状に配置されている。ここで、各スイッチング素子は、例えば逆導通機能を持ったＩＧＢＴである。逆導通機能を持ったＩＧＢＴとは、ＩＧＢＴのチップ内に還流ダイオードを内蔵した素子である。また、各スイッチング素子がＭＯＳＦＥＴである場合は、ＭＯＳＦＥＴのソース・ドレイン間に寄生ダイオード（ボディダイオード）が内蔵されている。
本実施の形態１２におけるゲート用ワイヤ９ａ，９ｂおよび主電流用ワイヤ８ａの接続関係は実施の形態３（図３）と同じである。本実施の形態１２の半導体装置１２００はダイオード素子５１，５２，５３を備えない。そのため、スイッチング素子４１の第２主電極４１ａは、ダイオード素子５１のアノード電極５１ａと接続されるのではなく、金属パターン２６と主電流用ワイヤ８ｂを介して接続される。スイッチング素子４２，４３についても同様である。
＜効果＞
本実施の形態１２における半導体装置１２００において、金属パターン２上に配置される半導体素子は、スイッチング素子３１，３２，３３，４１，４２，４３のみであり、スイッチング素子３１，３２，３３，４１，４２，４３はダイオードを内蔵している。
従って、本実施の形態１２の半導体装置１２００は、ダイオード素子を備えないため、主電流用ワイヤの長さを短くする事が可能である。よって、主電流用ワイヤ全体の抵抗が小さくなり、発熱増加によって生じる主電流用ワイヤの熱寿命の低下を抑制することが可能である。
なお、実施の形態１〜１２において、ゲート用ワイヤ９ａ，９ｂの直径が、主電流用ワイヤ８ａ，８ｂ，８ｃの直径よりも小さくてもよい。実施の形態１〜１２において、電極間を接続するワイヤ、特に主電流用ワイヤ８ａ，８ｂ，８ｃの材質、本数、形状は図示、説明したものに限定されない。主電流用ワイヤ８ａ，８ｂ，８ｃの材質はアルミ以外の例えば銅ワイヤでも良い。また、ワイヤの形状も、細板状のリボンワイヤや、平板状のワイヤでもよい。また、ゲート配線ワイヤ９ａ，９ｂは大電流を流すことはないので、主電流用ワイヤ８ａ，８ｂ，８ｃよりも直径の小さいワイヤを使う事で、ワイヤ間の干渉を避けやすくすることが可能である。
なお、実施の形態１〜１２において、ゲート電極までのゲート用ワイヤの累積の長さが互いに等しいスイッチング素子同士において、それらのスイッチング速度に影響する電気的特性が、スイッチング速度が等しくなるように設定してもよい。例えば図１において、スイッチング素子３１，３２，３３に関して、金属パターン２４からゲート電極３１ｂ，３２ｂ，３３ｂまでのワイヤの長さが等しい。同様に、スイッチング素子４１，４２，４３に関して、金属パターン２４からゲート電極３１ｂ，３２ｂ，３３ｂまでのワイヤの長さが等しい。この場合、スイッチング素子３１，３２，３３に関して、ゲート閾値電圧又は主電極間の飽和電圧の特性が互いに一致するように設定する。同様に、スイッチング素子４１，４２，４３に関して、ゲート閾値電圧又は主電極間の飽和電圧の特性が互いに一致するように設定する。また、ダイオード素子５１，５２，５３に関しては、順方向の降下電圧が一致するように設定する。
従って、ゲート用ワイヤ９ａ，９ｂの抵抗およびインダクタンス、主電流用ワイヤ８ａ，８ｂの抵抗およびインダクタンスが大きい場合であっても、ゲート電極までのゲート用ワイヤ９ａ，９ｂの累積の長さが互いに等しいスイッチング素子同士において、それらのスイッチング速度に影響する電気的特性を一致させることにより、複数のスイッチング素子間におけるスイッチングのタイミングのばらつきを抑制することが可能である。よって、破壊耐量の低下を抑制した半導体装置１００を得ることが可能である。
また、ゲート電極までのゲート用ワイヤ９ａ，９ｂの累積の長さが互いに等しいスイッチング素子同士において、ゲート閾値電圧又は主電極間の飽和電圧の特性を一致させることにより、スイッチングのタイミングのばらつきを抑制することが可能である。さらに、主電流用ワイヤの累積の長さが長いスイッチング素子（図１のスイッチング素子３１，３２，３３）の電気的特性（飽和電圧、ゲート閾値電圧）を、主電流用ワイヤの累積の長さが短いスイッチング素子（図１のスイッチング素子４１，４２，４３）の電気的特性よりも小さくすることで、半導体装置全体のスイッチングのタイミングのばらつきをさらに抑制することができる。
なお、本実施形態１〜１２において、複数のスイッチング素子を、３×２（又は２×３）のマトリックス状に配置したが、行および列の数がそれぞれ２以上であれば、スイッチング素子の個数および配置はこれらに限定されない。
また、本実施の形態１〜１１における半導体装置は、マトリックスの行または列の数と同じ個数の複数のダイオード素子５１，５２，５３を備え、複数のスイッチング素子３１，３２，３３，４１，４２，４３の他方主面の面積の合計が、複数のダイオード素子５１，５２，５３の上面の面積の合計よりも大きい。
よって、スイッチング素子の電流密度よりも、ダイオード素子の電流密度を大きくすることにより、ダイオード素子の個数をスイッチング素子の個数より少なくできる。すなわち、複数のスイッチング素子の他方主面の面積の合計を、複数のダイオード素子の上面の面積の合計よりも大きくすることができる。
なお、本実施の形態１〜１２において、スイッチング素子３１，３２，３３，４１，４２，４３はワイドバンドギャップ半導体を含んでもよい。
また、本実施の形態１〜１１において、ダイオード素子５１，５２，５３はワイドバンドギャップ半導体を含んでもよい。
一般にＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体材料から成る半導体素子は、シリコン製半導体素子よりも高耐圧化や高温環境下での使用が可能であるものの、シリコン製半導体素子よりも製造時の不良率が高く、面積の大きい素子ほど指数関数的に不良率が高くなる。本実施の形態１〜１２の構成によれば、小さい面積の半導体素子を多数個搭載することで不良率の低い半導体装置を得ることが可能である。よって、スイッチング素子３１，３２，３３，４１，４２，４３をワイドバンドギャップ半導体材料で形成する場合は、本実施の形態１〜１２は特に有効となる。また、ワイドバンドギャップ半導体材料から成るスイッチング素子は高速にスイッチングする事が可能である。つまり、スイッチング速度のばらつきによる遮断耐量の低下、主電流通電時のばらつきにより主電流導通ワイヤの高温化を抑制することが可能である本実施の形態１〜１２は、スイッチング素子３１，３２，３３，４１，４２，４３をワイドバンドギャップ半導体材料で形成する場合に特に有効であり、信頼性および寿命が向上した半導体装置を得ることが可能である。
なお、金属パターン２４，２６と絶縁基板１との位置関係に応じて、各実施形態の半導体装置の絶縁基板１をＸ、Ｙ方向に反転させる、９０度回転させるなどした配置構成としてもよい。
また、上述の各実施形態の説明では、スイッチング素子３１，３２，３３，４１，４２，４３がマトリックス状に配置される一続きの金属パターン２が、単純な長方形の場合を説明した。しかしながら、金属パターン２の形状はこれに限定されない。つまり、金属パターン２は、スイッチング素子３１，３２，３３，４１，４２，４３がマトリックス状に配置される領域において一続きであればよく、金属パターン２のその他の領域の形状は、各実施形態に限定されない。
また、実施の形態４を除く各実施形態の説明（図１〜３、図５、図６、図８〜１３）において、ゲート電極３１ｂ，３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂはスイッチング素子３１，３２，３３，４１，４２，４３のある辺に接するように設けられると説明され、図面においても、ゲート電極３１ｂ，３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂがスイッチング素子３１，３２，３３，４１，４２，４３の外周の一部に平面視で接するように描かれている。これはゲート電極の配置を簡便に説明したものであり、実際のスイッチング素子の外周部には耐圧を得るための終端構造領域が存在し、その内側にゲート電極が設けられるのは言うまでもない。
さらに、各実施形態では、スイッチング素子３１，３２，３３，４１，４２，４３がマトリックス状に配置される場合について説明したが、ダイオード側の低い電圧降下が望まれる用途では、複数のダイオード素子をマトリックス状に配置してもよい。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１，２３，２５ 絶縁基板、２，２４，２６ 金属パターン、８ａ，８ｂ，８ｃ 主電流用ワイヤ、９ａ，９ｂ ゲート用ワイヤ、２７ ゲート補助電極、２８ コレクタ主電極、２９ エミッタ主電極、３０ 半導体モジュール、３１，３２，３３，４１，４２，４３ スイッチング素子、３１ａ，３２ａ，３３ａ，４１ａ，４２ａ，４３ａ 第２主電極、３１ｂ，３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂ ゲート電極、５１，５２，５３ ダイオード素子、５１ａ，５２ａ，５３ａ アノード電極、１０，１０Ａ，１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００，１１００，１２００ 半導体装置。
本発明に係る半導体装置は、絶縁基板と、絶縁基板の一方主面に接合された一続きの金属パターンと、金属パターン上の絶縁基板とは反対側の面に接合された複数のスイッチング素子と、を備え、複数のスイッチング素子は、行および列の数がそれぞれ２以上となるマトリックス状に金属パターン上に配置される。複数のスイッチング素子のそれぞれは、金属パターンに接合される側の一方主面に設けられた第１主電極と、一方主面と反対側の他方主面に設けられた第２主電極と、他方主面に設けられた少なくとも１つのゲート電極と、を備え、行方向又は列方向の一方方向において、隣接して配置されたスイッチング素子間の第２主電極が少なくとも１本の主電流用ワイヤで電気的に接続されている。

＜実施の形態１０＞
図１１は、本実施の形態１０における半導体装置１０００の平面図である。本実施の形態１０において、スイッチング素子３１，３２，３３，４１，４２，４３およびダイオード素子５１，５２，５３の配置は、実施の形態９（図１０）と同じである。また、本実施の形態１０において、スイッチング素子３１，３２，３３，４１，４２，４３のゲート電極３１ｂ，３２ｂ，３３ｂ，４１ｂ，４２ｂ，４３ｂの位置は、実施の形態８（図９）と同じである。その他の構成は、実施の形態８又は実施の形態９と同じであるため、説明を省略する。
なお、実施の形態１〜１２において、ゲート電極までのゲート用ワイヤの累積の長さが互いに等しいスイッチング素子同士において、それらのスイッチング速度に影響する電気的特性が、スイッチング速度が等しくなるように設定してもよい。例えば図１において、スイッチング素子３１，３２，３３に関して、金属パターン２４からゲート電極３１ｂ，３２ｂ，３３ｂまでのワイヤの長さが等しい。同様に、スイッチング素子４１，４２，４３に関して、金属パターン２４からゲート電極４１ｂ，４２ｂ，４３ｂまでのワイヤの長さが等しい。この場合、スイッチング素子３１，３２，３３に関して、ゲート閾値電圧又は主電極間の飽和電圧の特性が互いに一致するように設定する。同様に、スイッチング素子４１，４２，４３に関して、ゲート閾値電圧又は主電極間の飽和電圧の特性が互いに一致するように設定する。また、ダイオード素子５１，５２，５３に関しては、順方向の降下電圧が一致するように設定する。

Claims (19)

  1. 絶縁基板と、
    前記絶縁基板の一方主面に接合された一続きの金属パターンと、
    前記金属パターン上の前記絶縁基板とは反対側の面に接合された複数のスイッチング素子と、
    を備え、
    前記複数のスイッチング素子は、行および列の数がそれぞれ２以上となるマトリックス状に前記金属パターン上に配置される、
    半導体装置。
  2. 前記複数のスイッチング素子のそれぞれは、
    前記金属パターンに接合される側の一方主面に設けられた第１主電極と、
    前記一方主面と反対側の他方主面に設けられた第２主電極と、
    前記他方主面に設けられた少なくとも１つのゲート電極と、
    を備え、
    行方向又は列方向の一方方向において、隣接して配置された前記スイッチング素子間の前記第２主電極が少なくとも１本の主電流用ワイヤで電気的に接続されている、
    請求項１に記載の半導体装置。
  3. 行方向又は列方向の一方方向において、隣接して配置された前記スイッチング素子間の前記ゲート電極がゲート用ワイヤで接合されている、
    請求項２に記載の半導体装置。
  4. 前記ゲート電極は、前記他方主面の対向する２辺から等距離の位置に設けられ、
    前記対向する２辺は、前記一方方向に平行な２辺である、
    請求項２に記載の半導体装置。
  5. 前記少なくとも１つのゲート電極は２個であり、それぞれの前記ゲート電極は前記他方主面の対向する２辺にそれぞれ接して設けられ、
    行方向又は列方向の一方方向において、隣接して配置された前記スイッチング素子間の前記ゲート電極が対向するように前記複数のスイッチング素子が配置される、
    請求項３に記載の半導体装置。
  6. 前記他方主面において、２つの前記ゲート電極の間に前記第２主電極が配置され、その前記第２主電極に前記主電流用ワイヤが接続される、
    請求項５に記載の半導体装置。
  7. 前記ゲート用ワイヤの高さよりも前記主電流用ワイヤの高さが大きい、
    請求項６に記載の半導体装置。
  8. 行方向又は列方向の一方方向において、隣接して配置された前記スイッチング素子間の前記ゲート電極がゲート用ワイヤで接合され、
    行方向又は列方向の他方方向において、隣接して配置された前記スイッチング素子間の前記第２主電極が主電流用ワイヤで接合される、
    請求項３に記載の半導体装置。
  9. 前記ゲート電極は平面視で長方形であり、
    前記ゲート電極の長い方の辺が前記他方主面の一辺に接する、
    請求項３に記載の半導体装置。
  10. 前記ゲート用ワイヤと前記主電流用ワイヤとが立体的に交差する、
    請求項８に記載の半導体装置。
  11. 複数の前記スイッチング素子のうち、前記ゲート電極までの前記ゲート用ワイヤの累積の長さが互いに等しい前記スイッチング素子同士において、それらのスイッチング速度に影響する電気的特性が、前記スイッチング速度が等しくなるように設定されている、
    請求項３に記載の半導体装置。
  12. 前記電気的特性は、ゲート閾値電圧又は主電極間の飽和電圧である、
    請求項１１に記載の半導体装置。
  13. 行方向又は列方向に進むほど、隣接して配置された前記スイッチング素子間の前記第２主電極を接合する前記主電流用ワイヤの本数が増大する、
    請求項３に記載の半導体装置。
  14. 前記ゲート用ワイヤの直径が、前記主電流用ワイヤの直径よりも小さい、
    請求項３に記載の半導体装置。
  15. 前記マトリックスの行または列の数と同じ個数の複数のダイオード素子をさらに備え、
    前記複数のスイッチング素子の前記他方主面の面積の合計が、前記複数のダイオード素子の上面の面積の合計よりも大きい、
    請求項１に記載の半導体装置。
  16. 前記金属パターン上に配置される半導体素子は、前記スイッチング素子のみであり、
    前記スイッチング素子はダイオードを内蔵している、
    請求項１に記載の半導体装置。
  17. 前記スイッチング素子はワイドバンドギャップ半導体を含む、
    請求項１に記載の半導体装置。
  18. 前記ダイオード素子はワイドバンドギャップ半導体を含む、
    請求項１５に記載の半導体装置。
  19. 請求項１に記載の半導体装置の複数と、
    複数の前記半導体が搭載されるベース板と、
    を備える、
    半導体モジュール。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6502263B2 (ja) 2013-11-20 2019-04-17 ローム株式会社 スイッチングデバイスおよび電子回路
DE102016224631B4 (de) * 2016-12-09 2020-06-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Elektrisch leitende Verbindung zwischen mindestens zwei elektrischen Komponenten an einem mit elektronischen und/oder elektrischen Bauelementen bestücktem Träger, die mit einem Bonddraht ausgebildet ist
WO2018220721A1 (ja) * 2017-05-30 2018-12-06 三菱電機株式会社 半導体パワーモジュール
WO2019181198A1 (ja) * 2018-03-20 2019-09-26 富士電機株式会社 半導体装置
JP7139799B2 (ja) * 2018-09-03 2022-09-21 株式会社デンソー 半導体装置
US11688722B2 (en) 2018-09-20 2023-06-27 Fuji Electric Co., Ltd. Semiconductor device
JP7060104B2 (ja) * 2018-09-20 2022-04-26 富士電機株式会社 半導体装置
DE102020107288A1 (de) * 2019-12-10 2021-06-10 X-Fab Semiconductor Foundries Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08298788A (ja) * 1996-05-31 1996-11-12 Hitachi Ltd ダイオード及びｉｇｂｔとの並列回路とそのモジュール及びそれを用いた電力変換装置
JP2002033446A (ja) * 2000-05-10 2002-01-31 Nissan Motor Co Ltd 半導体装置
JP2010232576A (ja) * 2009-03-30 2010-10-14 Hitachi Ltd パワー半導体装置
JP2013021107A (ja) * 2011-07-11 2013-01-31 Hitachi Ltd 半導体パワーモジュール
WO2013140928A1 (ja) * 2012-03-21 2013-09-26 住友電気工業株式会社 半導体デバイス
JP2015142059A (ja) * 2014-01-30 2015-08-03 株式会社日立製作所 パワー半導体モジュール

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7230273B2 (en) 2002-06-13 2007-06-12 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a plurality of semiconductor elements each including a wide band-gap semiconductor
JP5790039B2 (ja) * 2010-07-23 2015-10-07 富士電機株式会社 半導体装置
JP5637944B2 (ja) 2011-06-29 2014-12-10 株式会社 日立パワーデバイス パワー半導体モジュール
CN104160502A (zh) 2012-03-09 2014-11-19 三菱电机株式会社 半导体模块

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08298788A (ja) * 1996-05-31 1996-11-12 Hitachi Ltd ダイオード及びｉｇｂｔとの並列回路とそのモジュール及びそれを用いた電力変換装置
JP2002033446A (ja) * 2000-05-10 2002-01-31 Nissan Motor Co Ltd 半導体装置
JP2010232576A (ja) * 2009-03-30 2010-10-14 Hitachi Ltd パワー半導体装置
JP2013021107A (ja) * 2011-07-11 2013-01-31 Hitachi Ltd 半導体パワーモジュール
WO2013140928A1 (ja) * 2012-03-21 2013-09-26 住友電気工業株式会社 半導体デバイス
JP2015142059A (ja) * 2014-01-30 2015-08-03 株式会社日立製作所 パワー半導体モジュール

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