JP2002359377A - 半導体装置 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 44
- 230000002093 peripheral effect Effects 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 2
- 238000005259 measurement Methods 0.000 abstract description 8
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- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
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- 239000000969 carrier Substances 0.000 description 1
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- 238000000691 measurement method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】 低電流による順方向電圧降下特性の良好な測
定精度を実現する半導体装置を提供する。 【解決手段】 第１導電型の半導体基板と、該半導体基
板の下側に設けられ、その下面にカソード電極が形成さ
れた第１導電型のカソード領域と、該半導体基板の上面
の一部をなすように設けられ、その上面にアノード電極
が形成された第２導電型の第１アノード領域と、該第１
アノード領域を取り囲むように設けられた、所定以上の
耐圧特性を確保するための外周領域と、更に外周領域を
取り囲むように設けられた終端領域とを有する半導体装
置において、上記第１アノード領域内に、少なくとも１
つの第２アノード領域を該第１アノード領域と電気的に
分離して設け、該第２アノード領域の上面には、第１ア
ノード領域上のアノード電極から独立した電極を形成す
る。
定精度を実現する半導体装置を提供する。 【解決手段】 第１導電型の半導体基板と、該半導体基
板の下側に設けられ、その下面にカソード電極が形成さ
れた第１導電型のカソード領域と、該半導体基板の上面
の一部をなすように設けられ、その上面にアノード電極
が形成された第２導電型の第１アノード領域と、該第１
アノード領域を取り囲むように設けられた、所定以上の
耐圧特性を確保するための外周領域と、更に外周領域を
取り囲むように設けられた終端領域とを有する半導体装
置において、上記第１アノード領域内に、少なくとも１
つの第２アノード領域を該第１アノード領域と電気的に
分離して設け、該第２アノード領域の上面には、第１ア
ノード領域上のアノード電極から独立した電極を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＩＧＢＴ等
の電界効果型の半導体装置に関する。
の電界効果型の半導体装置に関する。
【０００２】
【従来の技術】近年、産業機器や家電機器では、省エネ
ルギーの要求からインバータ化が進んでいる。このニー
ズに応えるべく、絶縁ゲート型バイポーラトランジスタ
（Insulated Gate Bipolar Transistor；以下、ＩＧＢ
Ｔと表記する）が急速に普及している。このＩＧＢＴ
は、ＭＯＳＦＥＴ(ＭＯＳ型電界効果トランジスタ)の一
種であり、ＭＯＳＦＥＴのドレインにｐ層を付加し、こ
こから少数キャリアを注入し、より低オン抵抗化を図っ
たデバイスである。すなわち、ＭＯＳＦＥＴの利点であ
るゲート電圧駆動，高速スイッチング特性，破壊しにく
い等の長所を備えた有用なパワーデバイスである。
ルギーの要求からインバータ化が進んでいる。このニー
ズに応えるべく、絶縁ゲート型バイポーラトランジスタ
（Insulated Gate Bipolar Transistor；以下、ＩＧＢ
Ｔと表記する）が急速に普及している。このＩＧＢＴ
は、ＭＯＳＦＥＴ(ＭＯＳ型電界効果トランジスタ)の一
種であり、ＭＯＳＦＥＴのドレインにｐ層を付加し、こ
こから少数キャリアを注入し、より低オン抵抗化を図っ
たデバイスである。すなわち、ＭＯＳＦＥＴの利点であ
るゲート電圧駆動，高速スイッチング特性，破壊しにく
い等の長所を備えた有用なパワーデバイスである。
【０００３】
【発明が解決しようとする課題】ところで、通常、半導
体ウエハの製造が完了した後に、ウエハ状態でその性能
がチェックされるが、例えばＩＧＢＴの順方向電圧降下
を測定する場合、測定技術の関係上、流すことができる
電流には制約がある。そのため、実際には、ＩＧＢＴの
順方向電圧降下の測定は比較的低い電流で行なわれ、実
使用電流領域での順方向電圧降下を予測することにな
り、測定精度が落ちることを回避し得なかった。
体ウエハの製造が完了した後に、ウエハ状態でその性能
がチェックされるが、例えばＩＧＢＴの順方向電圧降下
を測定する場合、測定技術の関係上、流すことができる
電流には制約がある。そのため、実際には、ＩＧＢＴの
順方向電圧降下の測定は比較的低い電流で行なわれ、実
使用電流領域での順方向電圧降下を予測することにな
り、測定精度が落ちることを回避し得なかった。
【０００４】また、ＩＧＢＴを使用する場合には、還流
ダイオードを用いる必要があるが、還流ダイオードにお
ける順方向電圧降下は、ダイオード性能に大きくかかわ
るため、ウエハ状態での性能を把握することや製造工程
へのフィードバックは非常に重要である。複数個の素子
を並列接続する場合に、なるべく順方向電圧降下を均一
にしておくことが望ましいことからも、ウエハ状態で性
能を把握することは重要であるといえる。
ダイオードを用いる必要があるが、還流ダイオードにお
ける順方向電圧降下は、ダイオード性能に大きくかかわ
るため、ウエハ状態での性能を把握することや製造工程
へのフィードバックは非常に重要である。複数個の素子
を並列接続する場合に、なるべく順方向電圧降下を均一
にしておくことが望ましいことからも、ウエハ状態で性
能を把握することは重要であるといえる。
【０００５】本発明は、上記技術的課題に鑑みてなされ
たもので、比較的低電流による順方向電圧降下特性の良
好な測定精度を実現する半導体装置を提供することを目
的とする。
たもので、比較的低電流による順方向電圧降下特性の良
好な測定精度を実現する半導体装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本願の第１の発明は、第
１導電型の半導体基板と、該半導体基板の下側に設けら
れ、その下面にカソード電極が形成された第１導電型の
カソード領域と、該半導体基板の上面の一部をなすよう
に設けられ、その上面にアノード電極が形成された第２
導電型の第１アノード領域と、該第１アノード領域を取
り囲むように設けられた、所定以上の耐圧特性を確保す
るための外周領域と、更に外周領域を取り囲むように設
けられた終端領域とを有する半導体装置において、上記
第１アノード領域内に、少なくとも１つの第２アノード
領域が、該第１アノード領域とは電気的に分離して設け
られており、該第２アノード領域の上面には、第１アノ
ード領域上のアノード電極から独立した電極が設けられ
ていることを特徴としたものである。
１導電型の半導体基板と、該半導体基板の下側に設けら
れ、その下面にカソード電極が形成された第１導電型の
カソード領域と、該半導体基板の上面の一部をなすよう
に設けられ、その上面にアノード電極が形成された第２
導電型の第１アノード領域と、該第１アノード領域を取
り囲むように設けられた、所定以上の耐圧特性を確保す
るための外周領域と、更に外周領域を取り囲むように設
けられた終端領域とを有する半導体装置において、上記
第１アノード領域内に、少なくとも１つの第２アノード
領域が、該第１アノード領域とは電気的に分離して設け
られており、該第２アノード領域の上面には、第１アノ
ード領域上のアノード電極から独立した電極が設けられ
ていることを特徴としたものである。
【０００７】また、本願の第２の発明は、第１の発明に
おいて、上記第１アノード領域の上面面積ＳＡ１と、第
２アノード領域の上面面積ＳＡ２との間に、ＳＡ１＞Ｓ
Ａ２の関係があることを特徴としたものである。
おいて、上記第１アノード領域の上面面積ＳＡ１と、第
２アノード領域の上面面積ＳＡ２との間に、ＳＡ１＞Ｓ
Ａ２の関係があることを特徴としたものである。
【０００８】更に、本願の第３の発明は、第１又は２の
発明において、上記第２アノード領域の上面形状が、そ
のコーナー部にて１０μｍ以上の曲率半径を有している
ことを特徴としたものである。
発明において、上記第２アノード領域の上面形状が、そ
のコーナー部にて１０μｍ以上の曲率半径を有している
ことを特徴としたものである。
【０００９】また、更に、本願の第４の発明は、第１〜
３の発明のいずれか一において、上記第１アノード領域
と第２アノード領域との間の間隔が、５μｍ以上に設定
されていることを特徴としたものである。
３の発明のいずれか一において、上記第１アノード領域
と第２アノード領域との間の間隔が、５μｍ以上に設定
されていることを特徴としたものである。
【００１０】また、更に、本願の第５の発明は、第１〜
４の発明のいずれか一において、上記第２アノード領域
が、該第１アノード領域のほぼ中央に配置されているこ
とを特徴としたものである。
４の発明のいずれか一において、上記第２アノード領域
が、該第１アノード領域のほぼ中央に配置されているこ
とを特徴としたものである。
【００１１】また、更に、本願の第６の発明は、第１〜
４の発明のいずれか一において、上記第１アノードの領
域内に、該第２アノード領域が複数設けられており、各
第２アノード領域が、第１アノード領域における異なる
コーナー部に配置されていることを特徴としたものであ
る。
４の発明のいずれか一において、上記第１アノードの領
域内に、該第２アノード領域が複数設けられており、各
第２アノード領域が、第１アノード領域における異なる
コーナー部に配置されていることを特徴としたものであ
る。
【００１２】また、更に、本願の第７の発明は、第１導
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記外周
領域内に配置され、上記第１アノード領域を取り囲むほ
ぼ環状の第２導電型の半導体層が設けられており、該半
導体層の上面には、第１アノード領域上のアノード電極
から独立した電極が形成されていることを特徴としたも
のである。
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記外周
領域内に配置され、上記第１アノード領域を取り囲むほ
ぼ環状の第２導電型の半導体層が設けられており、該半
導体層の上面には、第１アノード領域上のアノード電極
から独立した電極が形成されていることを特徴としたも
のである。
【００１３】また、更に、本願の第８の発明は、第１導
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記終端
領域内に配置され、上記第１アノード領域を取り囲むほ
ぼ環状の第２導電型の半導体層が設けられており、該半
導体層の上面には、第１アノード領域上のアノード電極
から独立した電極が形成されていることを特徴としたも
のである。
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記終端
領域内に配置され、上記第１アノード領域を取り囲むほ
ぼ環状の第２導電型の半導体層が設けられており、該半
導体層の上面には、第１アノード領域上のアノード電極
から独立した電極が形成されていることを特徴としたも
のである。
【００１４】また、更に、本願の第９の発明は、第１導
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記終端
領域内に、上記第１アノード領域を取り囲むほぼ環状の
第１又は第２導電型の半導体層が設けられるとともに、
該半導体層と本体コーナー部とで囲まれた領域内には、
上記第１又は第２導電型の半導体層と電気的に分離した
第２アノード領域が設けられ、該第２アノード領域の上
面には、第１アノード領域上のアノード電極から独立し
た電極が形成されていることを特徴としたものである。
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記終端
領域内に、上記第１アノード領域を取り囲むほぼ環状の
第１又は第２導電型の半導体層が設けられるとともに、
該半導体層と本体コーナー部とで囲まれた領域内には、
上記第１又は第２導電型の半導体層と電気的に分離した
第２アノード領域が設けられ、該第２アノード領域の上
面には、第１アノード領域上のアノード電極から独立し
た電極が形成されていることを特徴としたものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照しながら説明する。 実施の形態１．図１及び図２は、それぞれ、本発明の実
施の形態１に係る半導体ダイオードの断面説明図および
平面図である。この半導体ダイオード１０は、第１導電
型の半導体基板１と、半導体基板１の下側に設けられ、
その下面にカソード電極３が形成された第１導電型のカ
ソード領域２と、半導体基板１の上面の一部をなすよう
に設けられ、その上面にアノード電極５が形成された第
２導電型の第１アノード領域Ａ１とを有している。ま
た、この半導体ダイオード１０では、半導体基板１にお
いて、所定以上の耐圧特性を確保するために、第１アノ
ード領域Ａ１を取り囲む外周領域８が規定されるととも
に、更に外周領域８を取り囲む終端領域９が規定されて
いる。
て、添付図面を参照しながら説明する。 実施の形態１．図１及び図２は、それぞれ、本発明の実
施の形態１に係る半導体ダイオードの断面説明図および
平面図である。この半導体ダイオード１０は、第１導電
型の半導体基板１と、半導体基板１の下側に設けられ、
その下面にカソード電極３が形成された第１導電型のカ
ソード領域２と、半導体基板１の上面の一部をなすよう
に設けられ、その上面にアノード電極５が形成された第
２導電型の第１アノード領域Ａ１とを有している。ま
た、この半導体ダイオード１０では、半導体基板１にお
いて、所定以上の耐圧特性を確保するために、第１アノ
ード領域Ａ１を取り囲む外周領域８が規定されるととも
に、更に外周領域８を取り囲む終端領域９が規定されて
いる。
【００１６】この実施の形態１では、第１アノード領域
Ａ１内に、第２アノード領域Ａ２が設けられ、その上面
には、アノード電極７が形成されている。第２アノード
領域Ａ２は、第１アノード領域Ａ１と電気的に分離して
おり、また、その上面に形成されたアノード電極７は、
第１アノード領域Ａ１の上面に形成されたアノード電極
５から独立している。
Ａ１内に、第２アノード領域Ａ２が設けられ、その上面
には、アノード電極７が形成されている。第２アノード
領域Ａ２は、第１アノード領域Ａ１と電気的に分離して
おり、また、その上面に形成されたアノード電極７は、
第１アノード領域Ａ１の上面に形成されたアノード電極
５から独立している。
【００１７】ここで、第１アノード領域Ａ１の上面面積
をＳＡ１とし、第２アノード領域Ａ２の上面面積をＳＡ
２とすると、両者は、 ＳＡ１＞ＳＡ２ の関係に設定されている。第２アノード領域Ａ２の上面
面積ＳＡ１は、測定可能な範囲内で出来るだけ小さい方
が、ダイオード電流密度が大きくなる。すなわち、所定
以上のダイオード電流密度を得るのに必要な印加電流が
小さくなる。
をＳＡ１とし、第２アノード領域Ａ２の上面面積をＳＡ
２とすると、両者は、 ＳＡ１＞ＳＡ２ の関係に設定されている。第２アノード領域Ａ２の上面
面積ＳＡ１は、測定可能な範囲内で出来るだけ小さい方
が、ダイオード電流密度が大きくなる。すなわち、所定
以上のダイオード電流密度を得るのに必要な印加電流が
小さくなる。
【００１８】また、図３は、第１アノード領域Ａ１〜第
２アノード領域Ａ２間に設けられた間隔をあらわす説明
図である。ここでは、第１アノード領域Ａ１と第２アノ
ード領域Ａ２との間の間隔（図中Ｌで示す）は、５μｍ
以上に設定されることが好ましい。第１アノード領域Ａ
１と第２アノード領域Ａ２とをかかる間隔を隔てて配置
することにより、両者は電気的に分離させられる。
２アノード領域Ａ２間に設けられた間隔をあらわす説明
図である。ここでは、第１アノード領域Ａ１と第２アノ
ード領域Ａ２との間の間隔（図中Ｌで示す）は、５μｍ
以上に設定されることが好ましい。第１アノード領域Ａ
１と第２アノード領域Ａ２とをかかる間隔を隔てて配置
することにより、両者は電気的に分離させられる。
【００１９】上記のような第２アノード領域Ａ２を備え
た半導体ダイオード１０では、低い印加電流であって
も、定格電流と同等の又はそれに近い電流密度での測定
が可能となる。その結果、大電流容量チップの性能を、
実使用電流領域で精度良く把握することができ、ウエハ
製造工程へのフィードバックや並列接続時のチップ選定
に効果的に対応することが可能となる。
た半導体ダイオード１０では、低い印加電流であって
も、定格電流と同等の又はそれに近い電流密度での測定
が可能となる。その結果、大電流容量チップの性能を、
実使用電流領域で精度良く把握することができ、ウエハ
製造工程へのフィードバックや並列接続時のチップ選定
に効果的に対応することが可能となる。
【００２０】なお、第２アノード領域Ａ２の上面形状
は、図２に示したような四角形に限定されるものではな
い。例えば、図４の（ａ）に示すように、それは円形で
あってもよく、また、図４の（ｂ）に示すように、その
コーナー部Ｒが所定以上の曲率半径を有するものであっ
てもよい。ここでは、第２アノード領域Ａ２に均等に電
流が流れる、すなわち電流が一部分に集中しないよう
に、第２アノード領域Ａ２の上面形状が、そのコーナー
部Ｒにて１０μｍ以上の曲率半径を有していることが好
ましい。
は、図２に示したような四角形に限定されるものではな
い。例えば、図４の（ａ）に示すように、それは円形で
あってもよく、また、図４の（ｂ）に示すように、その
コーナー部Ｒが所定以上の曲率半径を有するものであっ
てもよい。ここでは、第２アノード領域Ａ２に均等に電
流が流れる、すなわち電流が一部分に集中しないよう
に、第２アノード領域Ａ２の上面形状が、そのコーナー
部Ｒにて１０μｍ以上の曲率半径を有していることが好
ましい。
【００２１】次に、本発明の他の実施の形態について説
明する。なお、以下では、上記実施の形態１における場
合と同じものには、同一の符号を付し、それ以上の説明
を省略する。 実施の形態２．図５及び６は、それぞれ、本発明の実施
の形態２に係る半導体ダイオードの断面説明図および平
面図である。半導体ダイオード２０は、実施の形態１に
係る半導体ダイオード１０と同じ構成を有するもので、
実施の形態１における場合と同様に、低い印加電流であ
っても、定格電流と同等の又はそれに近い電流密度での
測定が可能となる。
明する。なお、以下では、上記実施の形態１における場
合と同じものには、同一の符号を付し、それ以上の説明
を省略する。 実施の形態２．図５及び６は、それぞれ、本発明の実施
の形態２に係る半導体ダイオードの断面説明図および平
面図である。半導体ダイオード２０は、実施の形態１に
係る半導体ダイオード１０と同じ構成を有するもので、
実施の形態１における場合と同様に、低い印加電流であ
っても、定格電流と同等の又はそれに近い電流密度での
測定が可能となる。
【００２２】更に、この実施の形態２では、図６からよ
く分かるように、第２アノード領域Ａ２が、第１アノー
ド領域Ａ１の中央に配置されている。これにより、第２
アノード領域Ａ２が邪魔になることがなく、例えばワイ
ヤボンド等の装置の組立作業を良好に行なうことができ
る。
く分かるように、第２アノード領域Ａ２が、第１アノー
ド領域Ａ１の中央に配置されている。これにより、第２
アノード領域Ａ２が邪魔になることがなく、例えばワイ
ヤボンド等の装置の組立作業を良好に行なうことができ
る。
【００２３】実施の形態３．図７は、本発明の実施の形
態３に係る半導体ダイオードの平面図である。この実施
の形態３では、第１アノード領域Ａ１内に、複数の（４
つの）第２アノード領域Ａ２が設けられており、各第２
アノード領域Ａ２が、第１アノード領域Ａ１の上面にお
ける異なるコーナー部に設けられている。
態３に係る半導体ダイオードの平面図である。この実施
の形態３では、第１アノード領域Ａ１内に、複数の（４
つの）第２アノード領域Ａ２が設けられており、各第２
アノード領域Ａ２が、第１アノード領域Ａ１の上面にお
ける異なるコーナー部に設けられている。
【００２４】この場合にも、実施の形態２における場合
と同様に、第２アノード領域Ａ２が邪魔になることがな
く、例えばワイヤボンド等の装置の組立作業を良好に行
なうことができる。
と同様に、第２アノード領域Ａ２が邪魔になることがな
く、例えばワイヤボンド等の装置の組立作業を良好に行
なうことができる。
【００２５】実施の形態４．図８及び９は、それぞれ、
本発明の実施の形態４に係る半導体ダイオードの断面説
明図及び平面図である。この半導体ダイオード３０は、
第１アノード領域Ａ１内に設けられる第２アノード領域
Ａ２を有しておらず、外周領域８内に配置され、第１ア
ノード領域Ａ１を取り囲むほぼ環状の第２導電型の半導
体層３１を有している。そして、半導体層３１の上面に
は、電極３２が形成されている。この半導体層３１は、
第１アノード領域Ａ１と電気的に分離しており、また、
その上面に形成された電極３２は、第１アノード領域Ａ
１の上面に形成されたアノード電極５から独立してい
る。
本発明の実施の形態４に係る半導体ダイオードの断面説
明図及び平面図である。この半導体ダイオード３０は、
第１アノード領域Ａ１内に設けられる第２アノード領域
Ａ２を有しておらず、外周領域８内に配置され、第１ア
ノード領域Ａ１を取り囲むほぼ環状の第２導電型の半導
体層３１を有している。そして、半導体層３１の上面に
は、電極３２が形成されている。この半導体層３１は、
第１アノード領域Ａ１と電気的に分離しており、また、
その上面に形成された電極３２は、第１アノード領域Ａ
１の上面に形成されたアノード電極５から独立してい
る。
【００２６】このような半導体層３１を備えた半導体ダ
イオード３０では、実施の形態１における場合と同様
に、低い印加電流であっても、定格電流と同等の又はそ
れに近い電流密度での測定が可能となる。また、この実
施の形態４では、半導体層３１を外周領域８に設けるこ
とにより、第１アノード領域Ａ１を変更する必要がな
く、既存の第１アノード領域の構造を利用して、上記の
効果が得られる。
イオード３０では、実施の形態１における場合と同様
に、低い印加電流であっても、定格電流と同等の又はそ
れに近い電流密度での測定が可能となる。また、この実
施の形態４では、半導体層３１を外周領域８に設けるこ
とにより、第１アノード領域Ａ１を変更する必要がな
く、既存の第１アノード領域の構造を利用して、上記の
効果が得られる。
【００２７】実施の形態５．図１０及び１１は、それぞ
れ、本発明の実施の形態５に係る半導体ダイオードの断
面説明図及び平面図である。半導体ダイオード４０は、
実施の形態４に係る半導体ダイオード３０と同じ構成を
有するもので、この実施の形態５では、終端領域９内に
配置され、第１アノード領域Ａ１を取り囲むほぼ環状の
第２導電型の半導体層４１が設けられている。また、半
導体層４１の上面には、電極４２が形成されている。
れ、本発明の実施の形態５に係る半導体ダイオードの断
面説明図及び平面図である。半導体ダイオード４０は、
実施の形態４に係る半導体ダイオード３０と同じ構成を
有するもので、この実施の形態５では、終端領域９内に
配置され、第１アノード領域Ａ１を取り囲むほぼ環状の
第２導電型の半導体層４１が設けられている。また、半
導体層４１の上面には、電極４２が形成されている。
【００２８】この場合にも、実施の形態４における場合
と同様に、第１アノード領域Ａ１を変更する必要がな
く、既存の第１アノード領域の構造を利用して、低い印
加電流であっても、定格電流と同等の又はそれに近い電
流密度での測定が可能となる。
と同様に、第１アノード領域Ａ１を変更する必要がな
く、既存の第１アノード領域の構造を利用して、低い印
加電流であっても、定格電流と同等の又はそれに近い電
流密度での測定が可能となる。
【００２９】実施の形態６．図１２は、本発明の実施の
形態６に係る半導体ダイオードの平面図である。この半
導体ダイオード５０は、第１アノード領域Ａ１を取り囲
むほぼ環状の第１又は第２導電型の半導体層５１を、終
端領域９内に有している。また、半導体ダイオード５０
は、第１又は第２導電型の半導体層５１と各本体コーナ
ー部とで囲まれた領域（この実施の形態６では４つの領
域）内に、第１又は第２導電型の半導体層５１と電気的
に分離した第２アノード領域Ａ２を有している。
形態６に係る半導体ダイオードの平面図である。この半
導体ダイオード５０は、第１アノード領域Ａ１を取り囲
むほぼ環状の第１又は第２導電型の半導体層５１を、終
端領域９内に有している。また、半導体ダイオード５０
は、第１又は第２導電型の半導体層５１と各本体コーナ
ー部とで囲まれた領域（この実施の形態６では４つの領
域）内に、第１又は第２導電型の半導体層５１と電気的
に分離した第２アノード領域Ａ２を有している。
【００３０】図１３に、１つの第２アノード領域Ａ２を
拡大して示す。第２アノード領域Ａ２は、第１又は第２
導電型の半導体層５１の外周に沿って形成され、その内
周および外周側でそれぞれ所定の曲率半径で湾曲する形
状をなしている。第２アノード領域Ａ２の上面には、第
１アノード領域Ａ１上のアノード電極５から独立した電
極７が形成されている。
拡大して示す。第２アノード領域Ａ２は、第１又は第２
導電型の半導体層５１の外周に沿って形成され、その内
周および外周側でそれぞれ所定の曲率半径で湾曲する形
状をなしている。第２アノード領域Ａ２の上面には、第
１アノード領域Ａ１上のアノード電極５から独立した電
極７が形成されている。
【００３１】かかる第２アノード領域Ａ２は無効領域で
あるため、これを有効活用することにより、例えばＶＦ
モニタ用の領域を新たに設ける必要がなくなる。その結
果、チップサイズの増大も回避することができる。ま
た、この場合、第１アノード領域Ａ１を変更する必要が
なく、既存の第１アノード領域Ａ１の構造を利用するこ
とができる。
あるため、これを有効活用することにより、例えばＶＦ
モニタ用の領域を新たに設ける必要がなくなる。その結
果、チップサイズの増大も回避することができる。ま
た、この場合、第１アノード領域Ａ１を変更する必要が
なく、既存の第１アノード領域Ａ１の構造を利用するこ
とができる。
【００３２】この実施の形態６では、第１又は第２導電
型の半導体層５１と各本体コーナー部とで囲まれてなる
４つの領域に、それぞれ、第２アノード領域Ａ２が設け
られた例を取り上げたが、これに限定されることなく、
第２アノード領域Ａ２が、少なくとも１つの上記領域に
設けられてもよい。
型の半導体層５１と各本体コーナー部とで囲まれてなる
４つの領域に、それぞれ、第２アノード領域Ａ２が設け
られた例を取り上げたが、これに限定されることなく、
第２アノード領域Ａ２が、少なくとも１つの上記領域に
設けられてもよい。
【００３３】なお、本発明は、例示された実施の形態に
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
限定されるものでなく、本発明の要旨を逸脱しない範囲
において、種々の改良及び設計上の変更が可能であるこ
とは言うまでもない。
【００３４】
【発明の効果】本願の請求項１の発明によれば、第１導
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記第１
アノード領域内に、少なくとも１つの第２アノード領域
が、該第１アノード領域と電気的に分離して設けられて
おり、該第２アノード領域の上面には、第１アノード領
域上のアノード電極から独立した電極が形成されている
ため、比較的低い電流で定格電流と同等又はそれに近い
電流密度での測定が可能となり、その結果、大電流容量
チップの性能を、実使用電流領域で精度良く把握するこ
とができ、ウエハ製造工程へのフィードバックや並列接
続時のチップ選定に対応することが可能である。
電型の半導体基板と、該半導体基板の下側に設けられ、
その下面にカソード電極が形成された第１導電型のカソ
ード領域と、該半導体基板の上面の一部をなすように設
けられ、その上面にアノード電極が形成された第２導電
型の第１アノード領域と、該第１アノード領域を取り囲
むように設けられた、所定以上の耐圧特性を確保するた
めの外周領域と、更に外周領域を取り囲むように設けら
れた終端領域とを有する半導体装置において、上記第１
アノード領域内に、少なくとも１つの第２アノード領域
が、該第１アノード領域と電気的に分離して設けられて
おり、該第２アノード領域の上面には、第１アノード領
域上のアノード電極から独立した電極が形成されている
ため、比較的低い電流で定格電流と同等又はそれに近い
電流密度での測定が可能となり、その結果、大電流容量
チップの性能を、実使用電流領域で精度良く把握するこ
とができ、ウエハ製造工程へのフィードバックや並列接
続時のチップ選定に対応することが可能である。
【００３５】また、本願の請求項２の発明によれば、上
記第１アノード領域の上面面積ＳＡ１と、第２アノード
領域の上面面積ＳＡ２との間に、ＳＡ１＞ＳＡ２の関係
があり、大きなダイオード電流密度が得られる。その結
果、所定以上のダイオード電流密度を得るのに必要な印
加電流が小さくて済む。
記第１アノード領域の上面面積ＳＡ１と、第２アノード
領域の上面面積ＳＡ２との間に、ＳＡ１＞ＳＡ２の関係
があり、大きなダイオード電流密度が得られる。その結
果、所定以上のダイオード電流密度を得るのに必要な印
加電流が小さくて済む。
【００３６】更に、本願の請求項３の発明によれば、上
記第２アノード領域の上面形状が、そのコーナー部にて
１０μｍ以上の曲率半径を有しているので、第２アノー
ド領域にできるだけ均等に電流を流すことができる。
記第２アノード領域の上面形状が、そのコーナー部にて
１０μｍ以上の曲率半径を有しているので、第２アノー
ド領域にできるだけ均等に電流を流すことができる。
【００３７】また、更に、本願の請求項４の発明によれ
ば、上記第１アノード領域と第２アノード領域との間の
間隔が、５μｍ以上に設定されているので、第１アノー
ド領域と第２アノード領域とを電気的に完全に分離させ
ることができる。
ば、上記第１アノード領域と第２アノード領域との間の
間隔が、５μｍ以上に設定されているので、第１アノー
ド領域と第２アノード領域とを電気的に完全に分離させ
ることができる。
【００３８】また、更に、本願の請求項５の発明によれ
ば、上記第２アノード領域が、該第１アノード領域のほ
ぼ中央に配置されているので、第２アノード領域が邪魔
になることがなく、ワイヤボンド等の装置の組立作業を
良好に行なうことができる。
ば、上記第２アノード領域が、該第１アノード領域のほ
ぼ中央に配置されているので、第２アノード領域が邪魔
になることがなく、ワイヤボンド等の装置の組立作業を
良好に行なうことができる。
【００３９】また、更に、本願の請求項６の発明によれ
ば、上記第１アノードの領域内に、該第２アノード領域
が複数設けられており、各第２アノード領域が、第１ア
ノード領域における異なるコーナー部に配置されている
ので、第２アノード領域が邪魔になることがなく、ワイ
ヤボンド等の装置の組立作業を良好に行なうことができ
る。
ば、上記第１アノードの領域内に、該第２アノード領域
が複数設けられており、各第２アノード領域が、第１ア
ノード領域における異なるコーナー部に配置されている
ので、第２アノード領域が邪魔になることがなく、ワイ
ヤボンド等の装置の組立作業を良好に行なうことができ
る。
【００４０】また、更に、本願の請求項７の発明によれ
ば、第１導電型の半導体基板と、該半導体基板の下側に
設けられ、その下面にカソード電極が形成された第１導
電型のカソード領域と、該半導体基板の上面の一部をな
すように設けられ、その上面にアノード電極が形成され
た第２導電型の第１アノード領域と、該第１アノード領
域を取り囲むように設けられた、所定以上の耐圧特性を
確保するための外周領域と、更に外周領域を取り囲むよ
うに設けられた終端領域とを有する半導体装置におい
て、上記外周領域内に配置され、上記第１アノード領域
を取り囲むほぼ環状の第２導電型の半導体層が設けられ
ており、該半導体層の上面には、第１アノード領域上の
アノード電極から独立した電極が形成されているので、
比較的低い電流で定格電流と同等又はそれに近い電流密
度での測定が可能となり、その結果、大電流容量チップ
の性能を、実使用電流領域で精度良く把握することがで
き、ウエハ製造工程へのフィードバックや並列接続時の
チップ選定に対応することが可能である。また、この発
明によれば、半導体層を外周領域に設けることで、第１
アノード領域を変更する必要がなく、既存の第１アノー
ド領域の構造を利用することができる。
ば、第１導電型の半導体基板と、該半導体基板の下側に
設けられ、その下面にカソード電極が形成された第１導
電型のカソード領域と、該半導体基板の上面の一部をな
すように設けられ、その上面にアノード電極が形成され
た第２導電型の第１アノード領域と、該第１アノード領
域を取り囲むように設けられた、所定以上の耐圧特性を
確保するための外周領域と、更に外周領域を取り囲むよ
うに設けられた終端領域とを有する半導体装置におい
て、上記外周領域内に配置され、上記第１アノード領域
を取り囲むほぼ環状の第２導電型の半導体層が設けられ
ており、該半導体層の上面には、第１アノード領域上の
アノード電極から独立した電極が形成されているので、
比較的低い電流で定格電流と同等又はそれに近い電流密
度での測定が可能となり、その結果、大電流容量チップ
の性能を、実使用電流領域で精度良く把握することがで
き、ウエハ製造工程へのフィードバックや並列接続時の
チップ選定に対応することが可能である。また、この発
明によれば、半導体層を外周領域に設けることで、第１
アノード領域を変更する必要がなく、既存の第１アノー
ド領域の構造を利用することができる。
【００４１】また、更に、本願の請求項８の発明によれ
ば、第１導電型の半導体基板と、該半導体基板の下側に
設けられ、その下面にカソード電極が形成された第１導
電型のカソード領域と、該半導体基板の上面の一部をな
すように設けられ、その上面にアノード電極が形成され
た第２導電型の第１アノード領域と、該第１アノード領
域を取り囲むように設けられた、所定以上の耐圧特性を
確保するための外周領域と、更に外周領域を取り囲むよ
うに設けられた終端領域とを有する半導体装置におい
て、上記終端領域内に配置され、上記第１アノード領域
を取り囲むほぼ環状の第２導電型の半導体層が設けられ
ており、該半導体層の上面には、第１アノード領域上の
アノード電極から独立した電極が形成されているので、
比較的低い電流で定格電流と同等又はそれに近い電流密
度での測定が可能となり、その結果、大電流容量チップ
の性能を、実使用電流領域で精度良く把握することがで
き、ウエハ製造工程へのフィードバックや並列接続時の
チップ選定に対応することが可能である。また、この発
明によれば、半導体層を終端領域に設けることで、第１
アノード領域を変更する必要がなく、既存の第１アノー
ド領域の構造を利用することができる。
ば、第１導電型の半導体基板と、該半導体基板の下側に
設けられ、その下面にカソード電極が形成された第１導
電型のカソード領域と、該半導体基板の上面の一部をな
すように設けられ、その上面にアノード電極が形成され
た第２導電型の第１アノード領域と、該第１アノード領
域を取り囲むように設けられた、所定以上の耐圧特性を
確保するための外周領域と、更に外周領域を取り囲むよ
うに設けられた終端領域とを有する半導体装置におい
て、上記終端領域内に配置され、上記第１アノード領域
を取り囲むほぼ環状の第２導電型の半導体層が設けられ
ており、該半導体層の上面には、第１アノード領域上の
アノード電極から独立した電極が形成されているので、
比較的低い電流で定格電流と同等又はそれに近い電流密
度での測定が可能となり、その結果、大電流容量チップ
の性能を、実使用電流領域で精度良く把握することがで
き、ウエハ製造工程へのフィードバックや並列接続時の
チップ選定に対応することが可能である。また、この発
明によれば、半導体層を終端領域に設けることで、第１
アノード領域を変更する必要がなく、既存の第１アノー
ド領域の構造を利用することができる。
【００４２】また、更に、本願の請求項９の発明によれ
ば、第１導電型の半導体基板と、該半導体基板の下側に
設けられ、その下面にカソード電極が形成された第１導
電型のカソード領域と、該半導体基板の上面の一部をな
すように設けられ、その上面にアノード電極が形成され
た第２導電型の第１アノード領域と、該第１アノード領
域を取り囲むように設けられた、所定以上の耐圧特性を
確保するための外周領域と、更に外周領域を取り囲むよ
うに設けられた終端領域とを有する半導体装置におい
て、上記終端領域内に、上記第１アノード領域を取り囲
むほぼ環状の第１又は第２導電型の半導体層が設けられ
るとともに、該半導体層と本体コーナー部とで囲まれた
領域内には、上記第１又は第２導電型の半導体層と電気
的に分離した第２アノード領域が設けられ、該第２アノ
ード領域の上面には、第１アノード領域上のアノード電
極から独立した電極が形成されているので、比較的低い
電流で定格電流と同等又はそれに近い電流密度での測定
が可能となり、その結果、大電流容量チップの性能を、
実使用電流領域で精度良く把握することができ、ウエハ
製造工程へのフィードバックや並列接続時のチップ選定
に対応することが可能である。また、この発明によれ
ば、半導体層を外周領域に設けることで、第１アノード
領域を変更する必要がなく、既存の第１アノード領域の
構造を利用することができる。
ば、第１導電型の半導体基板と、該半導体基板の下側に
設けられ、その下面にカソード電極が形成された第１導
電型のカソード領域と、該半導体基板の上面の一部をな
すように設けられ、その上面にアノード電極が形成され
た第２導電型の第１アノード領域と、該第１アノード領
域を取り囲むように設けられた、所定以上の耐圧特性を
確保するための外周領域と、更に外周領域を取り囲むよ
うに設けられた終端領域とを有する半導体装置におい
て、上記終端領域内に、上記第１アノード領域を取り囲
むほぼ環状の第１又は第２導電型の半導体層が設けられ
るとともに、該半導体層と本体コーナー部とで囲まれた
領域内には、上記第１又は第２導電型の半導体層と電気
的に分離した第２アノード領域が設けられ、該第２アノ
ード領域の上面には、第１アノード領域上のアノード電
極から独立した電極が形成されているので、比較的低い
電流で定格電流と同等又はそれに近い電流密度での測定
が可能となり、その結果、大電流容量チップの性能を、
実使用電流領域で精度良く把握することができ、ウエハ
製造工程へのフィードバックや並列接続時のチップ選定
に対応することが可能である。また、この発明によれ
ば、半導体層を外周領域に設けることで、第１アノード
領域を変更する必要がなく、既存の第１アノード領域の
構造を利用することができる。
【図１】 本発明の実施の形態１に係る半導体ダイオー
ドの縦断面説明図である。
ドの縦断面説明図である。
【図２】 上記実施の形態１に係る半導体ダイオードの
平面図である。
平面図である。
【図３】 上記本発明の実施の形態１に係る半導体ダイ
オードにおける各アノード領域間の間隔をあらわす説明
図である。
オードにおける各アノード領域間の間隔をあらわす説明
図である。
【図４】 上記実施の形態１の変形例としての、補助ア
ノード領域の各種形状を示す平面図である。
ノード領域の各種形状を示す平面図である。
【図５】 本発明の実施の形態２に係る半導体ダイオー
ドの縦断面説明図である。
ドの縦断面説明図である。
【図６】 上記実施の形態２に係る半導体ダイオードの
平面図である。
平面図である。
【図７】 本発明の実施の形態３に係る半導体ダイオー
ドの平面図である。
ドの平面図である。
【図８】 本発明の実施の形態４に係る半導体ダイオー
ドの縦断面説明図である。
ドの縦断面説明図である。
【図９】 上記実施の形態４に係る半導体ダイオードの
平面図である。
平面図である。
【図１０】 本発明の実施の形態５に係る半導体ダイオ
ードの縦断面説明図である。
ードの縦断面説明図である。
【図１１】 上記実施の形態５に係る半導体ダイオード
の平面図である。
の平面図である。
【図１２】 本発明の実施の形態６に係る半導体ダイオ
ードの平面図である。
ードの平面図である。
【図１３】 上記実施の形態６に係る半導体ダイオード
に設けられた１つの第２アノード領域を拡大して示す図
である。
に設けられた１つの第２アノード領域を拡大して示す図
である。
１ 半導体基板，２ カソード領域，３ カソード電
極，５，７ アノード電極，８ 外周領域，９ 終端領
域，１０，２０，３０，４０ 半導体ダイオード，３
１，４１ 第２導電型の半導体層，３２，４２ 電極，
５１ Ａ１ 第１アノード領域，Ａ２ 第２アノード領
域，Ｌ 第１アノード領域〜第２アノード領域間の間隔
極，５，７ アノード電極，８ 外周領域，９ 終端領
域，１０，２０，３０，４０ 半導体ダイオード，３
１，４１ 第２導電型の半導体層，３２，４２ 電極，
５１ Ａ１ 第１アノード領域，Ａ２ 第２アノード領
域，Ｌ 第１アノード領域〜第２アノード領域間の間隔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 望月 浩一 福岡県福岡市西区今宿東一丁目１番１号 福菱セミコンエンジニアリング株式会社内
Claims (9)
- 【請求項１】 第１導電型の半導体基板と、該半導体基
板の下側に設けられ、その下面にカソード電極が形成さ
れた第１導電型のカソード領域と、該半導体基板の上面
の一部をなすように設けられ、その上面にアノード電極
が形成された第２導電型の第１アノード領域と、該第１
アノード領域を取り囲むように設けられた、所定以上の
耐圧特性を確保するための外周領域と、更に外周領域を
取り囲むように設けられた終端領域とを有する半導体装
置において、 上記第１アノード領域内に、少なくとも１つの第２アノ
ード領域が、該第１アノード領域とは電気的に分離して
設けられており、該第２アノード領域の上面には、第１
アノード領域上のアノード電極から独立した電極が形成
されていることを特徴とする半導体装置。 - 【請求項２】 上記第１アノード領域の上面面積ＳＡ１
と、第２アノード領域の上面面積ＳＡ２との間に、 ＳＡ１ ＞ ＳＡ２ の関係があることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 上記第２アノード領域の上面形状が、そ
のコーナー部にて１０μｍ以上の曲率半径を有している
ことを特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 上記第１アノード領域と第２アノード領
域との間の間隔が、５μｍ以上に設定されていることを
特徴とする請求項１〜３のいずれか一に記載の半導体装
置。 - 【請求項５】 上記第２アノード領域が、該第１アノー
ド領域のほぼ中央に配置されていることを特徴とする請
求項１〜４のいずれか一に記載の半導体装置。 - 【請求項６】 上記第１アノードの領域内に、該第２ア
ノード領域が複数設けられており、各第２アノード領域
が、第１アノード領域における異なるコーナー部に配置
されていることを特徴とする請求項１〜４のいずれか一
に記載の半導体装置。 - 【請求項７】 第１導電型の半導体基板と、該半導体基
板の下側に設けられ、その下面にカソード電極が形成さ
れた第１導電型のカソード領域と、該半導体基板の上面
の一部をなすように設けられ、その上面にアノード電極
が形成された第２導電型の第１アノード領域と、該第１
アノード領域を取り囲むように設けられた、所定以上の
耐圧特性を確保するための外周領域と、更に外周領域を
取り囲むように設けられた終端領域とを有する半導体装
置において、 上記外周領域内に配置され、上記第１アノード領域を取
り囲むほぼ環状の第２導電型の半導体層が設けられてお
り、該半導体層の上面には、第１アノード領域上のアノ
ード電極から独立した電極が形成されていることを特徴
とする半導体装置。 - 【請求項８】 第１導電型の半導体基板と、該半導体基
板の下側に設けられ、その下面にカソード電極が形成さ
れた第１導電型のカソード領域と、該半導体基板の上面
の一部をなすように設けられ、その上面にアノード電極
が形成された第２導電型の第１アノード領域と、該第１
アノード領域を取り囲むように設けられた、所定以上の
耐圧特性を確保するための外周領域と、更に外周領域を
取り囲むように設けられた終端領域とを有する半導体装
置において、 上記終端領域内に配置され、上記第１アノード領域を取
り囲むほぼ環状の第２導電型の半導体層が設けられてお
り、該半導体層の上面には、第１アノード領域上のアノ
ード電極から独立した電極が形成されていることを特徴
とする半導体装置。 - 【請求項９】 第１導電型の半導体基板と、該半導体基
板の下側に設けられ、その下面にカソード電極が形成さ
れた第１導電型のカソード領域と、該半導体基板の上面
の一部をなすように設けられ、その上面にアノード電極
が形成された第２導電型の第１アノード領域と、該第１
アノード領域を取り囲むように設けられた、所定以上の
耐圧特性を確保するための外周領域と、更に外周領域を
取り囲むように設けられた終端領域とを有する半導体装
置において、 上記終端領域内に、上記第１アノード領域を取り囲むほ
ぼ環状の第１又は第２導電型の半導体層が設けられると
ともに、該半導体層と本体コーナー部とで囲まれた領域
内には、上記第１又は第２導電型の半導体層と電気的に
分離した第２アノード領域が設けられ、該第２アノード
領域の上面には、第１アノード領域上のアノード電極か
ら独立した電極が形成されていることを特徴とする半導
体装置。
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