KR20020077106A - 반도체장치 - Google Patents

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KR20020077106A
KR20020077106A KR1020020016430A KR20020016430A KR20020077106A KR 20020077106 A KR20020077106 A KR 20020077106A KR 1020020016430 A KR1020020016430 A KR 1020020016430A KR 20020016430 A KR20020016430 A KR 20020016430A KR 20020077106 A KR20020077106 A KR 20020077106A
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미쓰비시덴키 가부시키가이샤
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Abstract

저전류에 의한 순방향 전압강하 특성이 양호한 측정정밀도를 실현하는 반도체장치를 제공한다. 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서, 상기 제 1 애노드 영역 내부에, 적어도 1개의 제 2 애노드 영역을 이 제 1 애노드 영역과 전기적으로 분리하여 설치하고, 이 제 2 애노드 영역의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극을 형성한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 예를 들면 IGBT 등의 전계 효과형의 반도체장치에 관한 것이다.
최근, 산업기기나 가전기기에서는, 에너지 절약의 요구에서 인버터화가 진행되고 있다. 이 요구에 응하도록, 절연게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하, IGBT로 표기한다)가 급속히 보급되고 있다. 이 IGBT는, M0SFET(M0S형 전계효과 트랜지스터)의 일종으로, M0SFET의 드레인에 p층을 부가하고, 여기에서 소수의 캐리어를 주입하여, 더욱 낮은 ON 저항화를 도모한 디바이스이다. 즉, M0SFET의 이점인 게이트전압 구동, 고속 스위칭 특성, 파괴되기 어려움 등의 장점을 구비한 유용한 파워 디바이스이다.
그런데, 통상적으로, 반도체 웨이퍼의 제조가 완료된 후에, 웨이퍼 상태에서 그것의 성능이 체크되지만, 예를 들면 IGBT의 순방향 전압강하를 측정하는 경우, 측정기술의 관계상, 흘릴 수 있는 전류에는 제약이 있다. 그 때문에, 실제로는, IGBT의 순방향 전압강하의 측정은 비교적 낮은 전류에서 행해져, 실사용 전류영역에서의 순방향 전압강하를 예측하는 것이 되어, 측정 정밀도가 떨어지는 것을 회피할 수 없었다.
또한, IGBT을 사용하는 경우에는, 환류 다이오드를 사용할 필요가 있지만, 환류 다이오드에 있어서의 순방향 전압강하는, 다이오드 성능에 크게 관계되기 때문에, 웨이퍼 상태에서의 성능을 파악하는 것이나 제조공정으로의 피드백은 대단히 중요하다. 복수개의 소자를 병렬접속하는 경우에, 가능한한 순방향 전압강하를 균일하게 하여 두는 것이 바람직한 점에서도, 웨이퍼 상태에서 성능을 파악하는 것은 중요하다고 할 수 있다.
본 발명은, 상기한 기술적과제를 감안하여 이루어진 것으로, 비교적 저전류에 의한 순방향 전압강하 특성이 양호한 측정 정밀도를 실현하는 반도체장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 관한 반도체 다이오드의 종단면 설명도이다.
도 2는 상기 실시예 1에 관한 반도체 다이오드의 평면도이다.
도 3은 상기한 본 발명의 실시예 1에 관한 반도체 다이오드에 있어서 각 애노드 영역 사이의 간격을 나타낸 설명도이다.
도 4는 상기 실시예 1의 변형예로서의, 보조 애노드 영역의 각종 형상을 나타낸 평면도이다.
도 5는 본 발명의 실시예 2에 관한 반도체 다이오드의 종단면 설명도이다.
도 6은 상기 실시예 2에 관한 반도체 다이오드의 평면도이다.
도 7은 본 발명의 실시예 3에 관한 반도체 다이오드의 평면도이다.
도 8은 본 발명의 실시예 4에 관한 반도체 다이오드의 종단면 설명도이다.
도 9는 상기 실시예 4에 관한 반도체 다이오드의 평면도이다.
도 10은 본 발명의 실시예 5에 관한 반도체 다이오드의 종단면 설명도이다.
도 11은 상기 실시예 5에 관한 반도체 다이오드의 평면도이다.
도 12는 본 발명의 실시예 6에 관한 반도체 다이오드의 평면도이다.
도 13은 상기 실시예 6에 관한 반도체 다이오드에 설치된 1개의 제 2 애노드영역을 확대하여 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 반도체 기판2: 캐소드 영역
3: 캐소드 전극5, 7: 애노드 전극
8: 외주영역9: 종단영역
10, 20, 30, 40: 반도체 다이오드
31, 41, 51: 제 2 도전형의 반도체층
32, 42: 전극A1: 제 1 애노드 영역
A2: 제 2 애노드 영역
L: 제 1 애노드 영역∼제 2 애노드 영역 사이의 간격
본원의 제 1 발명은, 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서, 상기 제 1 애노드 영역 내부에, 적어도 1개의 제 2 애노드 영역이, 이 제 1 애노드 영역과는 전기적으로 분리되어 설치되고 있고, 이 제 2 애노드 영역의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 설치되어 있는 것을 특징으로 한 것이다.
또한, 본원의 제 2 발명은, 제 1 발명에 있어서, 상기 제 1 애노드 영역의 상면 면적 SA1과, 제 2 애노드 영역의 상면 면적 SA2 사이에, SA1>SA2의 관계가 있는 것을 특징으로 한 것이다.
더구나, 본원의 제 3 발명은, 제 1 또는 제 2 발명에 있어서, 상기 제 2 애노드 영역의 상면 형상이, 그것의 코너부에서 10㎛ 이상의 곡률반경을 갖고 있는 것을 특징으로 한 것이다.
더구나, 본원의 제 4 발명은, 제 1∼제 3 발명 중에서 어느 한개에 있어서, 상기 제 1 애노드 영역과 제 2 애노드 영역 사이의 간격이, 5㎛ 이상으로 설정되어 있는 것을 특징으로 한 것이다.
또한, 본원의 제 5 발명은, 제 1∼제 4 발명 중에서 어느 한개에 있어서, 상기 제 2 애노드 영역이, 이 제 1 애노드 영역의 거의 중앙에 배치되어 있는 것을 특징으로 한 것이다.
더구나, 본원의 제 6 발명은, 제 1∼제 4 발명 중에서 어느 한개에 있어서, 상기 제 1 애노드의 영역 내에, 이 제 2 애노드 영역이 복수개 설치되고 있고, 각 제 2 애노드 영역이, 제 1 애노드 영역에서 서로 다른 코너부에 배치되어 있는 것을 특징으로 한 것이다.
또한, 본원의 제 7 발명은, 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서,
상기 외주영역 내부에 배치되고, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 2 도전형의 반도체층이 설치되고 있고, 이 반도체층의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있는 것을 특징으로 한 것이다.
더구나, 본원의 제 8 발명은, 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서,
상기 종단영역 내부에 배치되고, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 2 도전형의 반도체층이 설치되어 있고, 이 반도체층의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있는 것을 특징으로 한 것이다.
더구나, 본원의 제 9 발명은, 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서,
상기 종단영역 내부에, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 1 또는 제 2 도전형의 반도체층이 설치되는 동시에, 이 반도체층과 본체 코너부로 둘러싸인 영역 내부에는, 상기 제 1 또는 제 2 도전형의 반도체층과 전기적으로 분리된 제 2 애노드 영역이 설치되고, 이 제 2 애노드 영역의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있는 것을 특징으로 한 것이다.
(실시예)
이하, 본 발명의 실시예에 관해, 첨부도면을 참조하면서 설명한다.
실시예 1:
도 1 및 도 2는, 각각, 본 발명의 실시예 1에 관한 반도체 다이오드의 단면 설명도 및 평면도이다. 이 반도체 다이오드(10)는, 제 1 도전형의 반도체 기판(1)과, 반도체 기판(1)의 하측에 설치되고, 그것의 하면에 캐소드 전극(3)이 형성된 제 1 도전형의 캐소드 영역(2)과, 반도체 기판(1)의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극(5)이 형성된 제 2 도전형의 제 1 애노드 영역 A1을 갖고 있다. 또한, 이 반도체 다이오드(10)에서는, 반도체 기판(1)에 있어서, 소정 이상의 내압특성을 확보하기 위해, 제 1 애노드 영역 A1를 둘러싸는 외주영역(8)이 규정되는 동시에, 다시 외주영역(8)을 둘러싸는 종단영역(9)이 규정되어 있다.
본 실시예 1에서는, 제 1 애노드 영역 A1 내부에, 제 2 애노드 영역 A2가 설치되고, 그것의 상면에는, 애노드 전극(7)이 형성되어 있다. 제 2 애노드 영역 A2는, 제 1 애노드 영역 A1과 전기적으로 분리되어 있고, 또한, 그것의 상면에 형성된 애노드 전극(7)은, 제 1 애노드 영역 A1의 상면에 형성된 애노드 전극(5)으로부터 독립되어 있다.
여기서, 제 1 애노드 영역 A1의 상면 면적을 SA1으로 하고, 제 2 애노드 영역 A2의 상면 면적을 SA2로 하면, 양자는,
SA1>SA2
의 관계로 설정되어 있다. 제 2 애노드 영역 A2의 상면 면적 SA1은, 측정가능한 범위 내에서 가능한한 작은 쪽이, 다이오드 전류밀도가 커진다. 즉, 소정 이상의 다이오드 전류밀도를 얻는데 필요한 인가전류가 작아진다.
또한, 도 3은, 제 1 애노드 영역 A1∼제 2 애노드 영역 A2 사이에 설치된 간격을 나타낸 설명도이다. 여기서는, 제 1 애노드 영역 A1과 제 2 애노드 영역 A 사이의 간격(도면 중에 L로 나타낸다)은, 5㎛ 이상으로 설정되는 것이 바람직하다. 제 1 애노드 영역 A1과 제 2 애노드 영역 A2를 이러한 간격을 두어 배치함으로써, 양자는 전기적으로 분리된다.
상기한 것과 같은 제 2 애노드 영역 A2를 구비한 반도체 다이오드(10)에서는, 낮은 인가전류로도, 정격전류와 동등한 또는 그것에 가까운 전류밀도에서의 측정이 가능해진다. 그 결과, 대전류용량칩의 성능을, 실사용 전류영역에서 우수한 정밀도로 파악할 수 있어, 웨이퍼 제조공정으로의 피드백이나 병렬접속시의 칩 선정에 효과적으로 대응하는 것이 가능해진다.
이때, 제 2 애노드 영역 A2의 상면 형상은, 도 2에 나타낸 것과 같은 사각형에 한정되는 것은 아니다. 예를 들면, 도 4a에 나타낸 것과 같이, 그것은 원형이어도 되며, 도 4b에 나타낸 것과 같이, 그것의 코너부 R이 소정 이상의 곡률반경을 갖는 것이라도 좋다. 여기서는, 제 2 애노드 영역 A2에 균등에 전류가 흐르는, 즉 전류가 일부분에 집중하지 않도록, 제 2 애노드 영역 A2의 상면 형상이, 그것의 코너부 R에서 10㎛ 이상의 곡률반경을 갖고 있는 것이 바람직하다.
다음에, 본 발명의 다른 실시예에 관해 설명한다. 이때, 이하에서는, 상기실시예 1에 있어서의 경우와 동일한 것에는, 동일한 부호를 부착하고, 그 이상의 설명을 생략한다.
실시예 2:
도 5 및 도 6은, 각각, 본 발명의 실시예 2에 관한 반도체 다이오드의 단면 설명도 및 평면도이다. 반도체 다이오드(20)는, 실시예 1에 관한 반도체 다이오드(10)와 동일한 구성을 갖는 것으로, 실시예 1에서의 경우와 마찬가지로, 낮은 인가전류로도, 정격전류와 동등한 또는 그것에 가까운 전류밀도에서의 측정이 가능해진다.
더구나, 본 실시예 2에서는, 도 6으로부터 잘 알 수 있는 것과 같이, 제 2 애노드 영역 A2가, 제 1 애노드 영역 A1의 중앙에 배치되어 있다. 이에 따라, 제 2 애노드 영역 A2가 방해되는 일이 없어, 예를 들면 와이어본드 등의 장치의 조립작업을 양호하게 행할 수 있다.
실시예 3:
도 7은, 본 발명의 실시예 3에 관한 반도체 다이오드의 평면도이다. 본 실시예 3에서는, 제 1 애노드 영역 A1 내부에, 복수의(4개의) 제 2 애노드 영역 A2가 설치되고 있고, 각 제 2 애노드 영역 A2가, 제 1 애노드 영역 A1의 상면에 있어서 서로 다른 코너부에 설치된다.
이 경우에도, 실시예 2에 있어서의 경우와 동일하게, 제 2 애노드 영역 A2가방해되는 일이 없어, 예를 들면 와이어본드 등의 장치의 조립작업을 양호하게 행할 수 있다.
실시예 4:
도 8 및 도 9는, 각각, 본 발명의 실시예 4에 관한 반도체 다이오드의 단면 설명도 및 평면도이다. 이 반도체 다이오드(30)는, 제 1 애노드 영역 A1 내부에 설치되는 제 2 애노드 영역 A2를 갖지 않고, 외주영역(8) 내부에 배치되고, 제 1 애노드 영역 A1을 둘러싸는 거의 고리 형상의 제 2 도전형의 반도체층(31)을 갖고 있다. 그리고, 반도체층(31)의 상면에는, 전극(32)이 형성되어 있다. 이 반도체층(31)은, 제 1 애노드 영역 A1과 전기적으로 분리되어 있고, 또한, 그것의 상면에 형성된 전극(32)은, 제 1 애노드 영역 A1의 상면에 형성된 애노드 전극(5)으로부터 독립되어 있다.
이러한 반도체층(31)을 구비한 반도체 다이오드(30)에서는, 실시예 1에서의 경우와 마찬가지로, 낮은 인가전류로도, 정격전류와 동등한 또는 그것에 가까운 전류밀도에서의 측정이 가능해진다. 또한, 본 실시예 4에서는, 반도체층(31)을 외주영역(8)에 설치하는 것에 의해, 제 1 애노드 영역 A1을 변경할 필요가 없어, 기존의 제 1 애노드 영역의 구조를 이용하여, 상기한 효과를 얻을 수 있다.
실시예 5:
도 10 및 도 11은, 각각, 본 발명의 실시예 5에 관한 반도체 다이오드의 단면 설명도 및 평면도이다. 반도체 다이오드(40)는, 실시예 4에 관한 반도체 다이오드(30)와 동일한 구성을 갖는 것으로, 본 실시예 5에서는, 종단영역(9) 내부에 배치되고, 제 1 애노드 영역 A1을 둘러싸는 거의 고리 형상의 제 2 도전형의 반도체층(41)이 설치되어 있다. 또한, 반도체층(41)의 상면에는, 전극(42)이 형성되어 있다.
이 경우에도, 실시예 4에서의 경우와 마찬가지로, 제 1 애노드 영역 A1을 변경할 필요가 없어, 기존의 제 1 애노드 영역의 구조를 이용하여, 낮은 인가전류로도, 정격전류와 동등한 또는 그것에 가까운 전류밀도에서의 측정이 가능해진다.
실시예 6:
도 12는, 본 발명의 실시예 6에 관한 반도체 다이오드의 평면도이다. 이 반도체 다이오드(50)는, 제 1 애노드 영역 A1을 둘러싸는 거의 고리 형상의 제 1 또는 제 2 도전형의 반도체층(51)을, 종단영역(9) 내부에 갖고 있다. 또한, 반도체 다이오드(50)는, 제 1 또는 제 2 도전형의 반도체층(51)과 각 본체 코너부로 둘러싸인 영역(본 실시예 6에서는 4개의 영역) 내부에, 제 1 또는 제 2 도전형의 반도체층(51)과 전기적으로 분리된 제 2 애노드 영역 A2를 갖고 있다.
도 13에, 1개의 제 2 애노드 영역 A2를 확대하여 나타낸다. 제 2 애노드 영역 A2는, 제 1 또는 제 2 도전형의 반도체층(51)의 외주를 따라 형성되고, 그것의 내부 및 외주측에서 각각 소정의 곡률반경으로 만곡되는 형상을 이루고 있다. 제 2 애노드 영역 A2의 상면에는, 제 1 애노드 영역 A1 상의 애노드 전극(5)으로부터 독립된 전극(7)이 형성되어 있다.
이러한 제 2 애노드 영역 A2는 무효영역이기 때문에, 이것을 유효하게 활용하는 것에 의해, 예를 들면 VF 모니터용의 영역을 새롭게 설치할 필요가 없어진다. 그 결과, 칩 사이즈의 증대도 회피할 수 있다. 또한, 이 경우, 제 1 애노드 영역 A1을 변경할 필요가 없어, 기존의 제 1 애노드 영역 A1의 구조를 이용할 수 있다.
본 실시예 6에서는, 제 1 또는 제 2 도전형의 반도체층(51)과 각 본체 코너부로 둘러싸여 이루어진 4개의 영역에, 각각, 제 2 애노드 영역 A2가 설치된 예를 들었지만, 이것에 한정되지 않고, 제 2 애노드 영역 A2가, 적어도 1개의 상기 영역에 설치되어도 된다.
이때, 본 발명은, 예시된 실시예에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 개량 및 설계상의 변경이 가능하다는 것은 말할 필요도 없다.
본원의 청구항 1의 발명에 따르면, 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서, 상기 제 1 애노드영역 내부에, 적어도 1개의 제 2 애노드 영역이, 이 제 1 애노드 영역과 전기적으로 분리되어 설치되고 있고, 이 제 2 애노드 영역의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있기 때문에, 비교적 낮은 전류로 정격전류와 동등한 또는 그것에 가까운 전류밀도에서의 측정이 가능해지고, 그 결과, 대전류용량칩의 성능을, 실사용 전류영역에서 우수한 정밀도로 파악할 수 있어, 웨이퍼 제조공정으로의 피드백이나 병렬접속시의 칩 선정에 대응하는 것이 가능하다.
또한, 본원의 청구항 2의 발명에 따르면, 상기 제 1 애노드 영역의 상면 면적 SA1과, 제 2 애노드 영역의 상면 면적 SA2 사이에, SA1>SA2의 관계가 있어, 큰 다이오드 전류밀도를 얻을 수 있다. 그 결과, 소정 이상의 다이오드 전류밀도를 얻는데 필요한 인가전류가 작아져 버린다.
더구나, 본원의 청구항 3의 발명에 따르면, 상기 제 2 애노드 영역의 상면 형상이, 그것의 코너부에서 10㎛ 이상의 곡률반경을 갖고 있기 때문에, 제 2 애노드 영역에 가능한한 균등하게 전류를 흘릴 수 있다.
또한, 본원의 청구항 4의 발명에 따르면, 상기 제 1 애노드 영역과 제 2 애노드 영역 사이의 간격이, 5㎛ 이상으로 설정되어 있기 때문에, 제 1 애노드 영역과 제 2 애노드 영역을 전기적으로 완전히 분리시킬 수 있다.
더구나, 본원의 청구항 5의 발명에 따르면, 상기 제 2 애노드 영역이, 상기 제 1 애노드 영역의 거의 중앙에 배치되어 있기 때문에, 제 2 애노드 영역이 방해되는 일이 없어, 와이어본드 등의 장치의 조립작업을 양호하게 행할 수 있다.
또한, 본원의 청구항 6의 발명에 따르면, 상기 제 1 애노드의 영역 내부에, 이 제 2 애노드 영역이 복수개 설치되고 있고, 각 제 2 애노드 영역이, 제 1 애노드 영역에서의 서로 다른 코너부에 배치되어 있기 때문에, 제 2 애노드 영역이 방해되는 일이 없어, 와이어본드 등의 장치의 조립작업을 양호하게 행할 수 있다.
더구나, 본원의 청구항 7의 발명에 따르면, 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서, 상기 외주영역 내부에 배치되고, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 2 도전형의 반도체층이 설치되어 있고, 이 반도체층의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있기 때문에, 비교적 낮은 전류로 정격전류와 동등 또는 그것에 가까운 전류밀도에서의 측정이 가능해지고, 그 결과, 대전류용량칩의 성능을, 실사용 전류영역에서 우수한 정밀도로 파악할 수 있어, 웨이퍼 제조공정으로의 피드백이나 병렬접속시의 칩 선정에 대응하는 것이 가능하다. 또한, 본 발명에 따르면, 반도체층을 외주영역에 설치함으로써, 제 1 애노드 영역을 변경할 필요가 없어, 기존의 제 1 애노드 영역의 구조를 이용할 수 있다.
또한, 본원의 청구항 8의 발명에 따르면, 제 1 도전형의 반도체 기판과, 이반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서, 상기 종단영역 내부에 배치되고, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 2 도전형의 반도체층이 설치되어 있고, 이 반도체층의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있기 때문에, 비교적 낮은 전류로 정격전류와 동등 또는 그것에 가까운 전류밀도에서의 측정이 가능해지고, 그 결과, 대전류용량칩의 성능을, 실사용 전류영역에서 우수한 정밀도로 파악할 수 있어, 웨이퍼 제조공정으로의 피드백이나 병렬접속시의 칩 선정에 대응하는 것이 가능하다. 또한, 본 발명에 따르면, 반도체층을 종단영역에 설치함으로써, 제 1 애노드 영역을 변경할 필요가 없어, 기존의 제 1 애노드 영역의 구조를 이용할 수 있다.
더구나, 본원의 청구항 9의 발명에 따르면, 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서, 상기 종단영역 내부에, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 1 또는제 2 도전형의 반도체층이 설치되는 동시에, 이 반도체층과 본체 코너부로 둘러싸인 영역 내부에는, 상기 제 1 또는 제 2 도전형의 반도체층과 전기적으로 분리된 제 2 애노드 영역이 설치되고, 이 제 2 애노드 영역의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있기 때문에, 비교적 낮은 전류로 정격전류와 동등 또는 그것에 가까운 전류밀도에서의 측정이 가능해지고, 그 결과, 대전류용량칩의 성능을, 실사용 전류영역에서 우수한 정밀도로 파악할 수 있어, 웨이퍼 제조공정으로의 피드백이나 병렬접속시의 칩 선정에 대응하는 것이 가능하다. 또한, 본 발명에 따르면, 반도체층을 외주영역에 설치함으로써, 제 1 애노드 영역을 변경할 필요가 없어, 기존의 제 1 애노드 영역의 구조를 이용할 수 있다.

Claims (3)

  1. 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서,
    상기 제 1 애노드 영역 내부에, 적어도 1개의 제 2 애노드 영역이, 이 제 1 애노드 영역과는 전기적으로 분리되어 설치되고 있고, 이 제 2 애노드 영역의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서,
    상기 외주영역 내부에 배치되고, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 2 도전형의 반도체층이 설치되고 있고, 이 반도체층의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 도전형의 반도체 기판과, 이 반도체 기판의 하측에 설치되고, 그것의 하면에 캐소드 전극이 형성된 제 1 도전형의 캐소드 영역과, 이 반도체 기판의 상면의 일부를 이루도록 설치되고, 그것의 상면에 애노드 전극이 형성된 제 2 도전형의 제 1 애노드 영역과, 이 제 1 애노드 영역을 둘러싸도록 설치된, 소정 이상의 내압특성을 확보하기 위한 외주영역과, 다시 외주영역을 둘러싸도록 설치된 종단영역을 갖는 반도체장치에 있어서,
    상기 종단영역 내부에, 상기 제 1 애노드 영역을 둘러싸는 거의 고리 형상의 제 1 또는 제 2 도전형의 반도체층이 설치되는 동시에, 이 반도체층과 본체 코너부로 둘러싸인 영역 내부에는, 상기 제 1 또는 제 2 도전형의 반도체층과 전기적으로 분리된 제 2 애노드 영역이 설치되고, 이 제 2 애노드 영역의 상면에는, 제 1 애노드 영역 상의 애노드 전극으로부터 독립된 전극이 형성되어 있는 것을 특징으로 하는 반도체장치.
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